JPH05182477A - プログラマブルリードオンリメモリ - Google Patents

Abstract

(57)【要約】 【目的】本発明は、プログラマブルリードオンリメモリ
について読出し動作を改善しようとするものである。 【構成】フローテイングゲート及びコントロールゲート
を有しかつビツト線に共通に接続されたＭＯＳトランジ
スタをもつ複数のセルにおいて、読出し動作時コントロ
ールゲート電圧によつてフローテイングゲートに過剰消
去により生じた電荷を中和させることにより、セルの記
憶データを誤つて読み出さないようにすることができ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプログラマブルリードオ
ンリメモリに関し、特に一括電気的消去型プログラマブ
ルリードオンリメモリ（flash electrically erasable
programableread only memory、フラツシユＥＥＰＲＯ
Ｍ）から記憶データを読み出す場合に適用して好適なも
のである。

【０００２】

【従来の技術】従来この種のフラツシユＥＥＰＲＯＭ１
は、図５に示すように、１本のビツト線Ｌ_B にフローテ
イングゲートを有する例えばｎチヤネルＭＯＳトランジ
スタでなる複数のセルＣＬ１、ＣＬ２、……のドレイン
を共通に接続し、各セルＣＬ１、ＣＬ２、……のトラン
ジスタのゲートをそれぞれワード線Ｌ_W1、Ｌ_W2、……に
接続した構成のいわゆる１セル１トランジスタ形式のフ
ラツシユＥＥＰＲＯＭが提案されている。

【０００３】セルＣＬ１、ＣＬ２、……のうちデータ消
去状態のセルのＭＯＳトランジスタは、図６及び図７に
示すように、フローテイングゲートＦＧに電荷を保持し
ていないのに対して、データ記憶状態のセルのＭＯＳト
ランジスタは図８及び図９に示すように、フローテイン
グゲートＦＧに注入電荷を保持している。

【０００４】読出しモード時、フラツシユＥＥＰＲＯＭ
１のビツト線Ｌ_B には、ビツト線電圧Ｖ_BTとして正電圧
が供給される。これと共に、ワード線Ｌ_W1、Ｌ_W2、……
のうち記憶データを読み出すべきセル、すなわち選択セ
ルのコントロールゲートＣＧに接続されたワード線例え
ばＬ_W2に正電圧でなるワード線電圧Ｖ_WD2 がコントロー
ルゲート電圧Ｖ_CGとして供給される（図７又は図９）。
これに対してセルＣＬ１、ＣＬ２、……のうち選択セル
以外のセル（記憶データを読み出さないセル）のコント
ロールゲートＣＧに接続されたワード線すなわちＬ_W1、
Ｌ_W3、……には０〔Ｖ〕のワード線電圧Ｖ_WD1 、
Ｖ_WD3 、……がコントロールゲート電圧Ｖ_CGとして供給
される（図６又は図８）。

【０００５】またすべてのセルＣＬ１、ＣＬ２、……の
トランジスタのソースは接地電位（＝０〔Ｖ〕）が供給
される。

【０００６】かくして読出しモード時、データ消去状態
のセルのフローテイングゲートＦＧは注入電荷を保持し
ていないことにより、選択セルにおいて図７に示すよう
に、コントロールゲートＣＧに与えられている正電圧に
基づく静電作用によつて正電荷が誘起され、これにより
フローテイングゲートＦＧが正に帯電するので、ドレイ
ンＤ及びソースＳ間の電流Ｉ_DSが流れる。これに対して
データ記憶状態のセルのフローテイングゲートＦＧには
注入電荷を保持していることにより、図９に示すよう
に、コントロールゲートＣＧに与えられる正電圧に基づ
く静電作用によつて正電荷が誘起されてもフローテイン
グゲートＦＧが正に帯電しないので、ドレインＤ及びソ
ースＳ間の電流Ｉ_DSが流れない状態になる。

【０００７】これに対して非選択セルにおいては、コン
トロールゲートＣＧには０〔Ｖ〕のコントロールゲート
電圧が供給され、これによりコントロールゲートＣＧに
注入電荷を保持しているセル（図６）及び保持していな
いセル（図８）のいずれにおいても、フローテイングゲ
ートＦＧが正に帯電しないので、ドレインＤ及びソース
Ｓ間の電流Ｉ_DSが流れない。

【０００８】かくしてフラツシユＥＥＰＲＯＭ１は全体
として、選択セルからビツト線Ｌ_B に電流が流れ出さな
いか（図９の状態）又はビツト線Ｌ_B に電流が流れ出す
か（図７の状態）を判定することにより、選択セルに書
き込まれているデータの論理レベルを読み取ることがで
きる。

【０００９】

【発明が解決しようとする課題】ところが、かかる構成
のフラツシユＥＥＰＲＯＭにおいて、データ記憶状態に
あるセルをデータ消去の状態に書き換えるにはＭＯＳト
ランジスタのフローテイングゲートＦＧに保持されてい
る注入電荷をソースＳから引き抜く処理をし、またデー
タ消去状態にあるセルをデータ記憶状態に書き換えるに
はＭＯＳトランジスタのフローテイングゲートＦＧにド
レインＤから電荷を注入する処理をする。

【００１０】しかしながら実際上、このような書き換え
処理時にフローテイングゲートＦＧから引き抜かれ又は
注入される電荷量は、フラツシユＥＥＰＲＯＭの製造工
程におけるばらつきに基づいてばらつくことを避け得
ず、特に引き抜く電荷の電荷量が過剰になつたとき当該
セルから読み出すデータの論理レベルを誤るおそれがあ
る。

【００１１】すなわち、データ記憶状態にあるセルをデ
ータ消去状態に書き換えたとき引き抜いた電荷が過剰に
なつて図１０に示すようにフローテイングゲートＦＧが
正に帯電すると、当該セルのＭＯＳトランジスタがデイ
プレツシヨン化することによりたとえ非選択動作状態で
あつてもドレインＤ及びソースＳ間にリーク電流Ｉ_D が
流れ（例えば図５のセルＣＬ１において）、このとき当
該セルがデータ記憶状態にあると誤判定されるおそれが
ある。

【００１２】本発明は以上の点を考慮してなされたもの
で、１セル１トランジスタ形式のフラツシユＥＥＰＲＯ
Ｍの各セルのデータ書換え時にたとえ過剰に電荷が引き
抜かれたセルがあつたとしても、当該セルの書換え後の
データの読出し結果に誤判定を生じさせないようにした
プログラマブルリードオンリメモリを提案しようとする
ものである。

【００１３】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、それぞれフローテイングゲートＦ
Ｇ及びコントロールゲートＣＧを有する複数の消去型Ｍ
ＯＳトランジスタを共通のビツト線Ｌ_B に接続すること
により複数のセルＣＬ１、ＣＬ２……を形成し、複数の
ＭＯＳトランジスタのコントロールゲートＣＧにそれぞ
れ接続されたワード線Ｌ_W1、Ｌ_W2……を通じて選択電圧
を印加することによりフローテイングゲートＦＧに注入
された電荷の保持状態に対応する記憶データを各セルか
ら読み出すようになされたプログラマブルリードオンリ
メモリにおいて、読出し動作時、選択電圧を印加した第
１のセル以外の第２のセルのコントロールゲートＣＧに
ワード線Ｌ_W1、Ｌ_W2……を通じて、当該第２のセルを過
剰消去することによりフローテイングゲートに生じた電
荷を打ち消すような電荷を誘起させる電圧を印加する。

【００１４】

【作用】読出し時に非選択セルのゲートに負電圧を印加
することによりドレインターンオンリーク電流の発生を
抑制する。かくして一段と誤動作するおそれが少ないフ
ラツシユＥＥＰＲＯＭを得ることができる。

【００１５】

【実施例】以下図面について、本発明の一実施例を詳述
する。

【００１６】図５との対応部分に同一符号を付して示す
図１において、フラツシユＥＥＰＲＯＭ１０は図５のフ
ラツシユＥＥＰＲＯＭ１において読出し動作時の非選択
セルＣＬ１のコントロールゲート電圧Ｖ_WD1 として負電
圧（例えば−１〔Ｖ〕以内程度の値）を印加するように
したことを除いて図５の場合と同様の構成を有する。

【００１７】以上の構成において、図１のセルＣＬ１、
ＣＬ２……のうち、セルＣＬ２が選択セルとして選択さ
れ、かつそれ以外のセルＣＬ１が非選択セルとして選択
されていないとき、ビツト線Ｌ_B に正のビツト線電圧Ｖ
_BTが印加されかつワード線Ｌ_W2に正のワード線電圧Ｖ
_WD2 が印加されることによりセルＣＬ２が選択されると
共に、当該選択セルＣＬ２以外の非選択セルＣＬ１、Ｃ
Ｌ３……のワード線Ｌ_W1、Ｌ_W3……に負のワード線電圧
Ｖ_WD1 、Ｖ_WD3 ……が印加される。

【００１８】ここでセルＣＬ１、ＣＬ２……に過剰消去
状態のセルがあると、当該セルのフローテイングゲート
ＦＧには図２に示すように、過剰に引き抜かれた電荷の
分だけ正電荷が残ることにより正に帯電、結局ＭＯＳト
ランジスタがデイプレツシヨン化された状態になつてい
る。

【００１９】選択セルＣＬ２が過剰消去状態にあれば、
図３に示すように、コントロールゲートＣＧに正電圧が
印加されることにより、フローテイングゲートＦＧに正
電荷が誘起されて正に帯電され、これによりドレインＤ
及びソースＳ間に読出し電流Ｉ_DSが流れる。

【００２０】これに対して非選択セルが過剰消去状態に
あれば、図４に示すように、コントロールゲートＣＧに
負の電圧が印加されていることにより負の電荷がフロー
テイングゲートＦＧに誘起され、これによりフローテイ
ングゲートＦＧに残つている正の過剰電荷が中和されて
フローテイングゲートＦＧが非帯電状態になる。その結
果、ドレインＤ及びソースＳ間にドレインターンオンリ
ーク電流Ｉ_D を流させない状態になる。

【００２１】従つて、非選択状態にあるセルＣＬ１から
は読出し電流が流れ出さないことにより、選択セルＣＬ
２の判定結果を誤判定させるおそれを生じさせない状態
になる。

【００２２】以上の構成によれば、読出し動作時に、フ
ローテイングゲートに過剰消去に基づく電荷が残つてい
たとしても、これにより誤判定を生じさせるおそれを有
効に回避し得る１セル１トランジスタ形式のフラツシユ
ＥＥＰＲＯＭを得ることができる。

【００２３】因に、非選択動作中のセルについて過剰消
去によつてフローテイングゲートに発生する電圧の影響
を回避する方法として、非選択動作中のＭＯＳトランジ
スタをビツト線から切り離す他のトランジスタを設ける
ようにすることも考えられるが、このようにすれば１セ
ル内のトランジスタの数が２倍になり、この分フラツシ
ユＥＥＰＲＯＭの構成が複雑になると共に各セルの特性
のばらつきが大きくなるが、上述の構成によればかかる
不都合を生じさせないようにできる。

【００２４】なお上述の実施例においては、本発明をｎ
チヤネルＭＯＳトランジスタを用いたフラツシユＥＥＰ
ＲＯＭに適用した場合について述べたが、伝導形式が異
なるトランジスタを用いた場合にも、同様にして適用で
きる。

【００２５】

【発明の効果】上述のように本発明によれば、読出し時
に非選択セルのゲートに負電圧を印加することによりド
レインターンオンリーク電流の発生を抑制するようにし
たことにより、一段と誤動作するおそれが少ないフラツ
シユＥＥＰＲＯＭを得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例によるフラツシユＥＥＰＲＯ
Ｍの等価回路を示す接続図である。

【図２】過剰消去状態のセルの説明に供する略線図であ
る。

【図３】過剰消去状態のセルの選択時の動作の説明に供
する略線図である。

【図４】過剰消去状態のセルの非選択時の動作の説明に
供する略線図である。

【図５】従来のフラツシユＥＥＰＲＯＭの等価回路を示
す接続図である。

【図６】データ消去状態のセルの非選択時の動作の説明
に供する略線図である。

【図７】データ消去状態のセルの選択時の動作の説明に
供する略線図である。

【図８】データ記憶状態のセルの非選択時の動作の説明
に供する略線図である。

【図９】データ記憶状態のセルの選択時の動作の説明に
供する略線図である。

【図１０】過剰なデータ消去状態のセルの非選択時の動
作の説明に供する略線図である。

【符号の説明】

１、１０……フラツシユＥＥＰＲＯＭ、ＣＬ１、ＣＬ２
……セル、Ｌ_B ……ビツト線、Ｌ_W1、Ｌ_W2……ワード
線。

Claims (1)

【特許請求の範囲】
1. 【請求項１】それぞれフローテイングゲート及びコント
   ロールゲートを有する複数の消去型ＭＯＳトランジスタ
   を共通のビツト線に接続することにより複数のセルを形
   成し、上記複数のＭＯＳトランジスタのコントロールゲ
   ートにそれぞれ接続されたワード線を通じて選択電圧を
   印加することにより上記フローテイングゲートに注入さ
   れた電荷の保持状態に対応する記憶データを上記各セル
   から読み出すようになされたプログラマブルリードオン
   リメモリにおいて、 読出し動作時、上記選択電圧を印加した第１のセル以外
   の第２のセルの上記コントロールゲートに上記ワード線
   を通じて、当該第２のセルを過剰消去することにより上
   記フローテイングゲートに生じた電荷を打ち消すような
   電荷を誘起させる電圧を印加することを特徴とするプロ
   グラマブルリードオンリメモリ。