JPH05182500A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 半導体記憶装置において、不良のメモリセル
を検出するのに要する煩雑な作業および時間を削減す
る。 【構成】 試験回路３０４は、試験動作時に列デコーダ
１０３を非活性化させる。すると、列デコーダ１０３は
全てのワード線Ｗ１〜ＷＮに非読み出し電圧を印加す
る。このとき、メモリセル１１〜Ｎ１を構成するフロー
ティングゲート型電界効果トランジスタ（ＮＦＥＴ）が
エンハンスメントタイプであれば、該ＮＦＥＴはオフ状
態となり、デジット線Ｄ１はハイインピーダンスとな
る。メモリセル１１〜Ｎ１のいずれかが不良であり、Ｎ
ＦＥＴがディプレッションタイプであれば、デジット線
Ｄ１はロウインピーダンスとなる。このように、各デジ
ット線毎に、ワード線Ｗ１〜ＷＮを切り換えることな
く、不良のメモリセルを発見することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置、詳しく
はフローティングゲート型電界効果トランジスタを有す
る不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】従来の半導体記憶装置は、図３の回路図
に示される構成となっている。この半導体記憶装置は、
例えば紫外線消去型のＥＰＲＯＭである。それぞれのメ
モリセル１１〜ＮＭはＮチャンネル型のフローティング
ゲート型電界効果トランジスタ（以下、単にＮＦＥＴと
呼ぶ）から構成されている。紫外線がＮＦＥＴに照射さ
れろと、該ＮＦＥＴの閾値電圧が低下し、消去状態とな
るものである。また、ＮＦＥＴに所定のデータビットが
書き込まれると、その閾値電圧は上昇するものである。

【０００３】センスアンプ３０１は、差動増幅器により
構成されており、デジット線Ｄ１〜ＤＭを流れる電流量
とデジット線ＤＴを流れる電流量との差にしたがい、所
定の電圧を出力するものである。行デコーダ３０２は、
行アドレスデータにしたがい、Ｎチャンネル型電界効果
トランジスタ（以下、ＦＥＴという）１０〜Ｍ０のいず
れかを選択的に活性化させる。すると、デジット線Ｄ１
〜ＤＭのいずれかが選択的にセンスアンプ３０１の入力
端子Ｋに電気的に接続される構成となっている。基準用
デジット線ＤＴに接続されたメモリセル１Ｔ〜ＮＴは、
基準用メモリセルである。これらの、基準用メモリセル
１Ｔ〜ＮＴは、メモリセル１１〜ＮＭの消去／書き込み
状態を判断するための基準となるものである。基準用メ
モリセル１Ｔ〜ＮＴを構成するＮＦＥＴは、通常は消去
状態となっている。

【０００４】列デコーダ３０３は、列アドレスに従いワ
ード線Ｗ１〜ＷＮのうちのいずれかを選択する。選択さ
れたデジット線にはハイレベルの読み出し電圧が印加さ
れ、選択されない他のデジット線にはロウレベルの非読
み出し電圧が印加される構成となっている。読み出し電
圧は、消去状態であるＮＦＥＴの閾値電圧よりも高く、
書き込み状態であるＮＦＥＴの閾値電圧よりも低く設定
されている。また、非読み出し電圧は、消去状態のＮＦ
ＥＴの閾値電圧よりも低く設定されている。したがっ
て、書き込み状態のＮＦＥＴのゲートに読み出し電圧お
よび非読み出し電圧を印加しても、該ＮＦＥＴはオフの
ままである。消去状態のＮＦＥＴのゲートに非読み出し
電圧を印加しても、該ＮＦＥＴはオフであるが、読み出
し電圧を印加すると、該ＮＦＥＴはオンとなる。

【０００５】次に、この半導体記憶装置における読み出
し時の動作について説明する。例えば、メモリセル１１
に対して読み出し動作を行うとする。行デコーダ３０２
は、ＦＥＴ１０のみをオン状態にして、デジット線Ｄ１
のみを選択する。列デコーダ３０３は、ワード線Ｗ１の
みに読み出し電圧であるハイレベルの電圧を印加する。
他のワード線Ｗ２〜ＷＮには、列デコータは非読み出し
電圧であるロウレベルの電圧を印加する。

【０００６】メモリセル１１に所定のデータビットが書
き込まれているとする。この場合、該メモリセル１１を
構成するＮＦＥＴの閾値電圧は読み出し電圧よりも高い
電圧に上昇している。したがって、メモリセル１１を構
成するＮＦＥＴのゲートに読み出し電圧を印加しても、
該ＮＦＥＴはオフ状態となる。一方、デジット線Ｄ１に
接続された他のメモリセル２１〜Ｎ２を構成するＮＦＥ
Ｔのゲートには非読み出し電圧が印加されている。これ
らのＮＦＥＴが消去／書き込み状態であるとにかかわら
ず、これらのＮＦＥＴはオフ状態となる。したがって、
メモリセル１１〜Ｎ１が接続されたデジット線Ｄ１はハ
イインピーダンスとなる。このため、該デジット線Ｄ１
には、ほとんど電流が流れない。

【０００７】このとき、基準用メモリセル１Ｔを構成す
るＮＦＥＴのゲートにも、ワード線Ｗ１を介して読み出
し電圧が印加されている。このＮＦＥＴは消去状態であ
るため、該ＮＦＥＴはオンとなる。したがって、基準用
デジット線ＤＴはロウインピーダンスとなり、基準用デ
ジット線ＤＴには、所定の電流が流れる。

【０００８】センスアンプ３０１は、上記デジット線Ｄ
１を流れる電流量と基準用デジット線ＤＴを流れる電流
量との差に従い、所定の電圧を出力する。

【０００９】ところで、メモリセルアレイの高集積度化
にともない、それぞれのメモリセルのトランジスタサイ
ズが縮小し、メモリセルの不良が発生することが多くな
った。メモリセルの不良は、例えば、該メモリセルを構
成するＮＦＥＴがディプレッションタイプとなってしま
う、という現象として発生する。

【００１０】ディプレッションタイプのＮＦＥＴの閾値
電圧は負の値である。よって、ＮＦＥＴがディプレッシ
ョンタイプとなると、該ＮＦＥＴのゲートにロウレベル
である非読み出し電圧を印加しても、該ＮＦＥＴはオン
状態となってしまう。例えば、メモリセル２１を構成す
るＮＦＥＴがディプレッションタイプであるとする。ワ
ード線Ｗ１における電圧が、読み出し電圧または非読み
出し電圧であるとにかかわらず、メモリセル２１を構成
するＮＦＥＴは常にオンとなる。すると、デジット線Ｄ
１は常にロウインピーダンスとなってしまう。このこと
は、デジット線Ｄ１に接続された他のメモリセル１１、
３１〜Ｎ１におけるデータビットを正しく読み出すこと
が不可能になることを意味している。したがって、半導
体記憶装置の製造工程において、ディプレッションタイ
プのＮＦＥＴを有する半導体記憶装置を除去する必要が
ある。

【００１１】従来の半導体記憶装置において、ディプレ
ッションタイプのメモリセルの検出は、以下のように行
われていた。まず、すべてのメモリセルを構成するＮＦ
ＥＴに紫外線を照射し、これらのＮＦＥＴを消去状態に
する。続いて、所定の列アドレスデーダを列デコーダ３
０３に与え、任意のワード線を選択する。列デコーダ３
０３は、例えばワード線Ｗ２を選択し、該ワード線Ｗ２
に読み出し電圧を印加する。他のワード線Ｗ１、Ｗ３〜
ＷＮには、非読み出し電圧を印加する。仮に、メモリセ
ル２１のＮＦＥＴがディプレッションタイプであるとす
る。この場合、このＮＦＥＴのゲートには、読み出し電
圧が印加されているため、該ＮＦＥＴはオンとなる。す
ると、デジット線Ｄ１に流れる電流量が増大し、センス
アンプ３０１から所定の電圧が出力される。

【００１２】ところが、メモリセル２１を構成するＮＦ
ＥＴがエンハンスメントタイプであって、かつ、消去状
態である場合にも、該ＮＦＥＴはオンとなる。したがっ
て、ワード線Ｗ２が選択されている状態のままでは、メ
モリセル２１のＮＦＥＴがディプレッションタイプか否
かは、判断できない。該判断を行うには、ワード線Ｗ２
を非選択状態に切り替え、メモリセル２１を構成するＮ
ＦＥＴのゲートに非読み出し電圧を印加する必要があ
る。次に、このＮＦＥＴのゲートに非読み出し電圧を印
加した場合に、該ＮＦＥＴがオンであれば該ＮＦＥＴは
ディプレッションタイプであると判断できる。すなわ
ち、デジット線Ｄ１にディプレッションタイプのＮＦＥ
Ｔが存在するか否かの判断を行うには、少なくとも一
回、ワード線Ｗ１〜ＷＮの選択状態切り換える必要があ
る。

【００１３】このように、各デジット線Ｄ１〜ＤＭ毎
に、ディプレッションタイプのＮＦＥＴが存在するかど
うかを判断する。メモリセル１１〜ＮＭを構成するＮＦ
ＥＴのうち、一個がディプレッションタイプのＮＦＥＴ
であったとしても、該半導体記憶装置は製造工程におい
て除去される。

【００１４】

【発明が解決しようとする課題】しかしながら、従来の
半導体記憶装置においては、不良のメモリセルを検出す
る際に、各デジット線毎にワード線の選択状態を、少な
くとも一回、切り換える必要がある。ワード線の選択状
態を切り換えるには、列デコーダ３０３に、再度アドレ
スデータを与えなければならない。したがって、従来の
半導体記憶装置において、不良のメモリセルを検出する
には、煩雑な作業と長時間を必要とするという問題があ
った。

【００１５】

【発明の目的】そこで、本発明は半導体記憶装置におい
て、不良のメモリセルを検出するのに要する煩雑な作業
および時間を削減することをその目的としている。

【００１６】

【課題を解決するための手段】請求項１に記載の発明に
係る半導体記憶装置は、フローティングゲート型電界効
果トランジスタを備えた複数のメモリセルを含むメモリ
セルアレイと、それぞれが、該メモリセルアレイにおけ
る各行のフローティングゲート型電界効果トランジスタ
のドレインに接続された複数のデジット線と、該複数の
デジット線を駆動する行デコーダと、それぞれが、上記
メモリセルアレイにおける各列のフローティングゲート
型電界効果トランジスタのゲートに接続された複数のワ
ード線と、該複数のワード線のいずれかに選択的に読み
出し電圧を印加し、他のワード線には非読み出し電圧を
印加する列デコーダと、上記各デジット線を流れる電流
量を検出する差動増幅器と、を備えた半導体記憶装置に
おいて、所定の信号が入力されると上記複数のワード線
のすべてに非読み出し電圧を印加するよう上記列デコー
ダに指示を与える試験回路を有することを特徴とする。

【００１７】請求項２に記載の発明に係る半導体記憶装
置は、上記試験回路が上記複数のワード線のすべてに非
読み出し電圧を印加する際のみ読み出し電圧が印加され
る基準用ワード線と、それぞれのゲートが、上記各ワー
ド線および基準用ワード線に接続された複数の基準用フ
ローティングゲート型電界効果トランジスタと、該複数
の基準用フローティングゲート型電界効果トランジスタ
のドレインに接続された基準用デジット線と、を有し、
上記差動増幅器は、該基準用デジット線を流れる電流量
と上記各デジット線を流れる電流量との差を検出するこ
とを特徴とする請求項１記載の半導体記憶装置である。

【００１８】請求項３に記載の発明に係る半導体記憶装
置は、単一の基準用フローティングゲート型電界効果ト
ランジスタと、該基準用フローティングゲート型電界効
果トランジスタのドレインが接続された基準用デジット
線と、上記差動増幅器は、該基準用デジット線を流れる
電流量と上記各デジット線を流れる電流量との差を検出
することを特徴とする請求項１記載の半導体記憶装置で
ある。

【００１９】

【作用】請求項１記載の発明に係る半導体記憶装置にお
いて、不良のメモリセル、例えばディプレッションタイ
プのフローティングゲート型電界効果トランジスタを検
出するとする。まず、試験回路に所定の信号を与える。
試験回路は、列デコーダに所定の指示を与え、ワード線
のすべてに非読み出し電圧を印加させる。あるデジット
線に接続されたすべてのメモリセルを構成するフローテ
ィングゲート型電界効果トランジスタがディプレッショ
ンタイプでない場合には、各フローティングゲート型電
界効果トランジスタはオフとなる。よって、該デジット
線にはほとんど電流が流れない。よって、差動増幅器
は、該デジット線に流れる電流量に従い所定の信号を出
力する。この出力信号に基づき、該デジット線に接続さ
れたメモリセルは正常であると判断することができる。

【００２０】次に、行デコーダは他のデジット線を選択
する。該デジット線に接続されたメモリセルのうちの一
つを構成するフローティングゲート型電界効果トランジ
スタがディプレッションタイプであるとする。すると、
該フローティングゲート型電界効果トランジスタはオン
となり、該デジット線に所定の電流が流れる。差動増幅
器は該デジット線に流れる電流量を検出し、所定の信号
を出力する。したがって、該デジット線に接続されたメ
モリセルのうちの一つを構成するフローティングゲート
型電界効果トランジスタがデプレッションタイプである
ことが判断可能である。このようにして、ワード線を、
選択あるいは非選択状態に切り換えることなく、ディプ
レッションタイプのフローティングゲート型電界効果ト
ランジスタをデジット線毎に検出することができる。

【００２１】請求項２記載の発明において、上記差動増
幅器には、基準用フローティングゲート型電界効果トラ
ンジスタが接続された基準用デジット線が入力される。
差動増幅器は、上記各デジット線を流れる電流量と該基
準用デジット線を流れる電流量との差を検出する。すな
わち、基準用フローティングゲート型電界効果トランジ
スタと、各デジット線におけるフローティングゲート型
電界効果トランジスタとの比較が可能となる。したがっ
て、判断の基準となる基準要フローティングゲート型電
界効果トランジスタとの比較により、試験すべきフロー
ティングゲート型電界効果トランジスタがディプレッシ
ョンタイプか否かををより正確に行うことが可能とな
る。

【００２２】請求項３の記載の発明において、上記基準
用デジット線には単一の基準用フローティングゲート型
電界効果トランジスタが接続されている。したがって、
請求項２に記載の発明の効果を維持しながら、該半導体
記憶装置を構成する素子数を減少させることが可能とな
る。

【００２３】

【実施例】以下に、本発明の実施例を図面を参照しなが
ら説明する。

【００２４】図１は本発明の第１実施例に係る半導体記
憶装置の回路図である。この半導体記憶装置は、例えば
紫外線消去型のＥＰＲＯＭを構成している。この図にお
いて、モリセル１１〜ＮＭ、センスアンプ３０１、行デ
コーダ３０２は、上記従来技術の半導体記憶装置におけ
るそれらと同一に構成されている。したがって、本実施
例に係る半導体記憶装置において、従来の半導体記憶装
置と異なる構成部分を中心に、以下に説明する。

【００２５】試験回路３０４は、製造工程において本半
導体記憶装置内の不良メモリセルを検出する際に動作す
る回路である。この試験回路３０４は、所定の信号が入
力されると、試験信号３０７を出力するものである。イ
ンバータ３０６は、試験信号３０７の論理レベルを反転
し、反転試験信号３０８を列デコーダ１０３に出力する
ものである。

【００２６】列デコーダ１０３は、反転試験信号３０８
が入力されると、全てのワード線Ｗ１〜ＷＮを非選択状
態にする構成となっている。すると、非選択状態のワー
ド線Ｗ１〜ＷＮには、非読み出し電圧が印加される。通
常の動作時においては、ワード線Ｗ１〜ＷＮの中からい
ずれかのワード線を選択状態にし、該ワード線に読み出
し電圧を印加するものである。なお、読み出し電圧は、
従来技術において述べたように、消去状態のＮＦＥＴの
閾値電圧よりも高く、書き込み状態のＮＦＥＴの閾値電
圧よりも低く設定されている。また、非読み出し電圧
は、消去状態のＮＦＥＴの閾値電圧よりも低く設定され
ている。したがって、書き込み状態のＮＦＥＴのゲート
に読み出し電圧および非読み出し電圧を印加しても、該
ＮＦＥＴはオフ状態のままである。消去状態のＮＦＥＴ
のゲートに非読み出し電圧を印加すると、該ＮＦＥＴは
オフ状態であるが、読み出し電圧を印加すると、該ＮＦ
ＥＴはオン状態となる。

【００２７】バッファ３０５は、試験信号３０７を所定
の信号レベルに変換するものである。すなわち、試験信
号３０７がハイレベルである場合には、基準用ワード線
ＷＴに読み出し電圧を印加するものである。一方、試験
信号３０７がロウレベルである場合には、基準用ワード
線ＷＴに非読み出し電圧を印加するよう構成されてい
る。

【００２８】基準用デジット線ＤＴには、基準用ＮＦＥ
Ｔ１Ｔ〜ＮＴ、（Ｎ＋１）Ｔのドレインが接続されてい
る。これらの基準用ＮＦＥＴは、通常消去状態のままで
あり、これらの閾値は十分に低下している。したがっ
て、基準用ＮＦＥＴ１Ｔ〜ＮＴ、（Ｎ＋１）Ｔのゲート
に非読み出し電圧が印加されると、基準用ＮＦＥＴ１Ｔ
〜ＮＴ、（Ｎ＋１）Ｔはオフ状態となる。但し、読み出
し電圧が印加された場合には、基準用ＮＦＥＴ１Ｔ〜Ｎ
Ｔ、（Ｎ＋１）Ｔはオン状態となる。

【００２９】次に、本半導体記憶装置の動作を説明す
る。通常の読み出し動作時においては、試験回路３０４
は非活性状態であり、試験信号３０７はロウレベルのま
まである。バッファ３０５は、この試験信号３０７を非
読み出し電圧に変換して、基準用ワード線ＷＴに非読み
出し電圧を印加する。基準用用ＮＦＥＴ（Ｎ＋１）Ｔの
ゲートには、非読み出し電圧が印加され、該基準用ＮＦ
ＥＴ（Ｎ＋１）Ｔはオフ状態となる。

【００３０】列デコーダ１０３には、ハイレベルの反転
試験信号３０８が入力される。すると、列デコーダ１０
３は通常の読み出し動作を行う。列アドレスデータが列
デコーダ１０３に入力されると、列デコーダ１０３はワ
ード線Ｗ１〜ＷＮのいずれかを選択状態にする。

【００３１】例えば、半導体記憶装置がメモリセル１１
に対して読み出し動作を行うとする。行デコーダ３０２
は、ＦＥＴ１０のみをオンとし、デジット線Ｄ１を選択
する。すると、デジット線Ｄ１とセンスアンプ３０１の
入力端子Ｋとが電気的に導通する。列デコーダ１０３
は、ワード線Ｗ１のみに読み出し電圧であるハイレベル
の電圧を印加する。他のワード線Ｗ２〜ＷＮには、列デ
コータ１０３は非読み出し電圧であるロウレベルの電圧
を印加する。

【００３２】メモリセル１１が書き込み状態であるとす
る。この場合、該メモリセル１１を構成するＮＦＥＴの
閾値電圧は読み出し電圧よりも高い電圧に上昇してい
る。したがって、メモリセル１１を構成するＮＦＥＴの
ゲートに読み出し電圧を印加しても、該ＮＦＥＴはオフ
状態となる。一方、デジット線Ｄ１に接続された他のメ
モリセル２１〜Ｎ２を構成するＮＦＥＴのゲートには非
読み出し電圧が印加されているため、これらのＮＦＥＴ
はオフ状態のままである。したがって、メモリセル１１
〜Ｎ１が接続されたデジット線Ｄ１はハイインピーダン
スとなるため、該デジット線Ｄ１には、ほとんど電流が
流れない。

【００３３】このとき、基準用メモリセル１Ｔを構成す
るＮＦＥＴのゲートにも、ワード線Ｗ１を介して読み出
し電圧が印加されている。このＮＦＥＴは消去状態であ
るため、該ＮＦＥＴはオン状態となる。したがって、基
準用デジット線ＤＴはロウインピーダンスとなり、基準
用デジット線ＤＴには所定の電流が流れる。

【００３４】センスアンプ３０１は、上記デジット線Ｄ
１を流れる電流量と基準用デジット線ＤＴを流れる電流
量との差に従い、所定の電圧を出力する。

【００３５】次に、本半導体記憶装置の試験動作、すな
わち、製造工程における不良のメモリセルを検出する際
の動作について説明する。

【００３６】試験動作時においては、まず、本半導体記
憶装置を構成するＮＦＥＴに１０〜ＮＭ、１Ｔ〜（Ｎ＋
１）Ｔに紫外線を照射し、これらの閾値を十分に低下さ
せておく。続いて、試験回路３０４に所定の信号を入力
し、該試験回路３０４を活性化にする。すると、試験回
路３０４は、ハイレベルの試験信号３０７を出力する。
さらに、ロウレベルの反転試験信号３０８が、列デコー
ダ１０３に入力され、レ列デコーダ１０３は非活性化す
る。列デコーダ１０３は、すべてのワード線Ｗ１〜ＷＮ
を非選択状態にし、これらのワード線Ｗ１〜ＷＮに非読
み出し電圧を印加する。したがって、全てのメモリセル
１１〜ＮＭを構成するＮＦＥＴのゲートには非読み出し
電圧が印加される。

【００３７】デジット線Ｄ１に接続されたメモリセル１
１〜Ｎ１を構成するＮＦＥＴがすべて正常であるとす
る。この場合、メモリセル１１〜Ｎ１を構成するＮＦＥ
Ｔの閾値電圧は正の値である。したがって、これらのＮ
ＦＥＴのゲートにロウレベルである非読み出し電圧を印
加すると、これらのＮＦＥＴはすべてオフ状態になる。
すなわち、デジット線Ｄ１はハイインピーダンスとな
る。

【００３８】このとき、行デコーダ３０２に所定の行ア
ドレスデータを与え、例えばデジット線Ｄ１を選択す
る。するとＦＥＴ１０はオン状態になり、デジット線Ｄ
１とセンスアンプ３０１の一方の入力端子Ｋとは電気的
に接続される。すると、センスアンプ３０１内の定電流
源がデジット線Ｄ１に接続される。しかし、デジット線
Ｄ１はハイインピーダンスであるため、該デジット線Ｄ
１にはほとんど電流が流れない。

【００３９】基準用デジット線においては、この基準用
デジット線ＤＴに接続された基準用ＮＦＥＴ１Ｔ〜Ｎ
Ｔ、（Ｎ＋１）Ｔのうち、基準用ＮＦＥＴ（Ｎ＋１）Ｔ
のみが選択状態である。この基準用ＮＦＥＴ（Ｎ＋１）
Ｔはエンハンスメントタイプであり、かつ、消去状態で
あるため、該基準用ＮＦＥＴ（Ｎ＋１）Ｔはオフ状態と
なる。したがって、基準用デジット線ＤＴはハイインピ
ーダンスとなり、該基準デジット線ＤＴにも電流はほと
んど流れない。

【００４０】センスアンプ３０１は、デジット線Ｄ１に
流れる電流と基準用デジット線ＤＴに流れる電流量とを
比較する。両者の電流量はともに微小であるため、これ
らを差動増幅した信号のレベルはロウレベルとなる。こ
のロウレベルの信号は、デジット線Ｄ１に接続されたメ
モリセル１１〜Ｎ１がオフ状態であることを示すもので
ある。したがって、メモリセル１１〜Ｎ１を構成するＮ
ＦＥＴがディプレッションタイプではないと判断され
る。すなわち、メモリセル１１〜Ｎ１は正常であると判
断される。このようにして、ワード線Ｗ１〜ＷＮを切り
換えることなく、デジット線Ｄ１に接続されたすべての
メモリセルの不良を検出することができる。

【００４１】他のデジット線Ｄ２〜ＤＭに接続されたメ
モリセルの不良の検出は、行アドレスデータを切り換
え、上記と同様の手順を繰り返すことにより行われる。

【００４２】以上述べたように、本実施例によれば、ワ
ード線Ｗ１〜ＷＮを切り換えることなく、デジット線毎
にメモリセルの不良を検出することが可能である。従来
の半導体記憶装置において必要としていたワード線Ｗ１
〜ＷＮの切り替え動作は、本実施例に係る半導体記憶装
置においては不要となる。したがって、不良のメモリセ
ルを検出するのに要した煩雑な作業および時間を削減す
ることが可能となる。

【００４３】図２は、本発明の第２実施例に係る半導体
記憶装置の回路図である。本実施例に係る半導体記憶装
置は、上記第１実施例に係る半導体記憶装置と以下の点
において異なる他、略同様に構成されている。よって、
本半導体記憶装置が第１実施例に係る半導体記憶装置と
異なる点においてのみ説明する。

【００４４】本半導体記憶装置においては、センスアン
プ３０１の入力端子Ｌには、ＦＥＴ２０３を介して基準
用ＮＦＥＴ２０２が接続されている。この基準用ＮＦＥ
Ｔ２０２は常に選択状態である。なお、第１実施例に係
る半導体記憶装置における基準用ＮＦＥＴ１Ｔ〜（Ｎ＋
１）Ｔと同様に、基準用ＮＦＥＴ２０２は消去状態であ
る。このため、入力端子Ｌは常にハイインピーダンスと
なり、本半導体記憶装置の動作は、第１実施例に係る半
導体記憶装置の動作と略同様になる。本半導体記憶装置
は、単一の基準用ＮＦＥＴ２０２を有して構成されてい
るため、半導体記憶装置全体の素子数を削減できるとい
う利点がある。

【００４５】なお、基準用ＮＦＥＴ２０２の代わりに、
所定のインピーダンスを有する素子を用いることもでき
る。

【００４６】

【発明の効果】以上説明してきたように、本発明によれ
ば半導体記憶装置において、不良のメモリセルを検出す
る際に、ワード線を切り換える必要はない。したがっ
て、不良のメモリセルを検出するのに要する作業および
時間を削減することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る半導体記憶装置の回
路図である。

【図２】本発明の第２実施例に係る半導体記憶装置の回
路図である。

【図３】従来の半導体記憶装置の回路図である。

【符号の説明】

１１〜ＮＭ メモリセル １０３ 列デコーダ ３０１ センスアンプ（差動増幅器） ３０２ 行デコーダ ３０４ 試験回路 Ｄ１〜ＤＭ デジット線 ＤＴ 基準用デジット線 Ｗ１〜ＷＮ ワード線 ＷＴ 基準用ワード線 １Ｔ〜（Ｎ＋１）Ｔ 基準用ＮＦＥＴ（基準用フローテ
ィングゲート型電界効果トランジスタ）

Claims (3)

【特許請求の範囲】
1. 【請求項１】 フローティングゲート型電界効果トラン
   ジスタを備えた複数のメモリセルを含むメモリセルアレ
   イとそれぞれが、該メモリセルアレイにおける各行のフ
   ローティングゲート型電界効果トランジスタのドレイン
   に接続された複数のデジット線と、 該複数のデジット線を駆動する行デコーダと、 それぞれが、上記メモリセルアレイにおける各列のフロ
   ーティングゲート型電界効果トランジスタのゲートに接
   続された複数のワード線と、 該複数のワード線のいずれかに選択的に読み出し電圧を
   印加し、他のワード線には非読み出し電圧を印加する列
   デコーダと、 上記各デジット線を流れる電流量を検出する差動増幅器
   と、を備えた半導体記憶装置において、 所定の信号が入力されると上記複数のワード線のすべて
   に非読み出し電圧を印加するよう上記列デコーダに指示
   を与える試験回路を有することを特徴とする半導体記憶
   装置。
2. 【請求項２】 上記試験回路が上記複数のワード線のす
   べてに非読み出し電圧を印加する際のみ読み出し電圧が
   印加される基準用ワード線と、 それぞれのゲートが、上記各ワード線および基準用ワー
   ド線に接続された複数の基準用フローティングゲート型
   電界効果トランジスタと、 該複数の基準用フローティングゲート型電界効果トラン
   ジスタのドレインに接続された基準用デジット線と、を
   有し、上記差動増幅器は、該基準用デジット線を流れる
   電流量と上記各デジット線を流れる電流量との差を検出
   することを特徴とする請求項１記載の半導体記憶装置。
3. 【請求項３】 単一の基準用フローティングゲート型電
   界効果トランジスタと、 該基準用フローティングゲート型電界効果トランジスタ
   のドレインが接続された基準用デジット線と、 上記差動増幅器は、該基準用デジット線を流れる電流量
   と上記各デジット線を流れる電流量との差を検出するこ
   とを特徴とする請求項１記載の半導体記憶装置。