JPH05182978A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05182978A JPH05182978A JP3345937A JP34593791A JPH05182978A JP H05182978 A JPH05182978 A JP H05182978A JP 3345937 A JP3345937 A JP 3345937A JP 34593791 A JP34593791 A JP 34593791A JP H05182978 A JPH05182978 A JP H05182978A
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- base
- oxide film
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Abstract
(57)【要約】
【目的】 ＳＯＩ基板を用いた横型ホモおよびヘテロ接
合バイポーラトランジスタの製造方法に関し，寄生領域
が小さく非常に薄いエピタキシャルベース層を実現し
て，高速性能を向上させる。 【構成】 デバイス形成シリコン層１３にコレクタ接続
領域１５を形成する。第２酸化膜１６を形成し，第１ポ
リシリコン層１７を堆積する。ベース・エミッタ形成用
開口部を形成する。シリコン層１３上に第１単結晶シリ
コン層１９を成長し，それ以外の部分の上に第２ポリシ
リコン層２０を成長して，ベース層およびベース端子接
続領域を形成する。第２ポリシリコン層２０を選択的に
除去する。ベース・エミッタ形成用開口部内にフォトレ
ジストを第２酸化膜１６の高さまで充填する。第３酸化
膜２２で覆う。フォトレジストを除去する。第１単結晶
シリコン層１９上に，エミッタ領域用の第２単結晶シリ
コン層２３を成長する。
合バイポーラトランジスタの製造方法に関し，寄生領域
が小さく非常に薄いエピタキシャルベース層を実現し
て，高速性能を向上させる。 【構成】 デバイス形成シリコン層１３にコレクタ接続
領域１５を形成する。第２酸化膜１６を形成し，第１ポ
リシリコン層１７を堆積する。ベース・エミッタ形成用
開口部を形成する。シリコン層１３上に第１単結晶シリ
コン層１９を成長し，それ以外の部分の上に第２ポリシ
リコン層２０を成長して，ベース層およびベース端子接
続領域を形成する。第２ポリシリコン層２０を選択的に
除去する。ベース・エミッタ形成用開口部内にフォトレ
ジストを第２酸化膜１６の高さまで充填する。第３酸化
膜２２で覆う。フォトレジストを除去する。第１単結晶
シリコン層１９上に，エミッタ領域用の第２単結晶シリ
コン層２３を成長する。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置の製造方
法，特にＳＯＩ(Silicon On Insulator)基板を用いた横
型ホモおよびヘテロ接合バイポーラトランジスタの製造
方法に関する。
法，特にＳＯＩ(Silicon On Insulator)基板を用いた横
型ホモおよびヘテロ接合バイポーラトランジスタの製造
方法に関する。
【０００２】
【従来の技術】半導体集積回路装置の性能を向上させる
ために，高速性能に優れたバイポーラトランジスタの実
現が求められている。そのために，ベース層のシャロウ
化，寄生部分の削減などにより，高速性能の向上が図ら
れている。
ために，高速性能に優れたバイポーラトランジスタの実
現が求められている。そのために，ベース層のシャロウ
化，寄生部分の削減などにより，高速性能の向上が図ら
れている。
【０００３】これを実現するために，従来，自己整合プ
ロセスによって形成するエピタキシャルベース構造のホ
モおよびヘテロ接合バイポーラトランジスタが提案され
ている。
ロセスによって形成するエピタキシャルベース構造のホ
モおよびヘテロ接合バイポーラトランジスタが提案され
ている。
【０００４】
【発明が解決しようとする課題】従来の自己整合プロセ
スによるエピタキシャルベース構造のホモおよびヘテロ
接合バイポーラトランジスタでは，エピタキシャルベー
ス層の成長前，またはエピタキシャルベース層の成長後
エミッタ領域を形成する前に，開口部の側壁に絶縁物か
ら成るサイドウォールを形成するが，このサイドウォー
ル形成時の異方性エッチングの制御が難しく，オーバー
エッチングは避けられない。
スによるエピタキシャルベース構造のホモおよびヘテロ
接合バイポーラトランジスタでは，エピタキシャルベー
ス層の成長前，またはエピタキシャルベース層の成長後
エミッタ領域を形成する前に，開口部の側壁に絶縁物か
ら成るサイドウォールを形成するが，このサイドウォー
ル形成時の異方性エッチングの制御が難しく，オーバー
エッチングは避けられない。
【０００５】その結果，サイドウォールの形成がエピタ
キシャルベース層の成長前の場合には，シリコン基板の
表面が削られてしまい，良好なエピタキシャルベース層
の成長が行えない，という問題があった。
キシャルベース層の成長前の場合には，シリコン基板の
表面が削られてしまい，良好なエピタキシャルベース層
の成長が行えない，という問題があった。
【０００６】また，サイドウォールの形成がエピタキシ
ャルベース層の成長後の場合には，エピタキシャルベー
ス層の表面が削られてしまい，良好なエピタキシャルベ
ース層が得られない，という問題があった。
ャルベース層の成長後の場合には，エピタキシャルベー
ス層の表面が削られてしまい，良好なエピタキシャルベ
ース層が得られない，という問題があった。
【０００７】以上の結果，従来の自己整合プロセスを用
いて寄生部分を削減することは難しく，エピタキシャル
ベース構造のホモおよびヘテロ接合バイポーラトランジ
スタの本来の性能を充分に引き出すことができない，と
いう問題があった。
いて寄生部分を削減することは難しく，エピタキシャル
ベース構造のホモおよびヘテロ接合バイポーラトランジ
スタの本来の性能を充分に引き出すことができない，と
いう問題があった。
【０００８】本発明は，上記の問題点を解決して，寄生
領域が小さく非常に薄いエピタキシャルベース層を実現
して，高速性能を向上させることのできる半導体装置の
製造方法，特にＳＯＩ基板を用いた横型ホモおよびヘテ
ロ接合バイポーラトランジスタの製造方法を提供するこ
とを目的とする。
領域が小さく非常に薄いエピタキシャルベース層を実現
して，高速性能を向上させることのできる半導体装置の
製造方法，特にＳＯＩ基板を用いた横型ホモおよびヘテ
ロ接合バイポーラトランジスタの製造方法を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明に係る半導体装置の製造方法，特にＳＯＩ
基板を用いた横型ホモおよびヘテロ接合バイポーラトラ
ンジスタの製造方法は，次のように構成する。
めに，本発明に係る半導体装置の製造方法，特にＳＯＩ
基板を用いた横型ホモおよびヘテロ接合バイポーラトラ
ンジスタの製造方法は，次のように構成する。
【００１０】（１）張り合わせまたは酸素イオン注入に
よるＳＯＩ基板を用いた横型ホモ接合バイポーラトラン
ジスタの製造方法であって，ＳＯＩ基板の第１酸化膜上
のデバイス形成シリコン層に，選択的に不純物をドープ
してコレクタ接続領域を形成する工程と，表面に第２酸
化膜を形成する工程と，第２酸化膜上に第１ポリシリコ
ン層を堆積する工程と，第１ポリシリコン層，第２酸化
膜，およびデバイス形成シリコン層を異方性エッチング
によって選択的に除去して，ベース・エミッタ形成用開
口部を形成する工程と，エピ・ポリ成長条件にて，ベー
ス・エミッタ形成用開口部内に露出した，デバイス形成
シリコン層上に第１単結晶シリコン層を成長し，それ以
外の部分の上に第２ポリシリコン層を成長して，ベース
層およびベース端子接続領域を形成する工程と，全面異
方性エッチングによって，第１ポリシリコン層上および
第１酸化膜上の第２ポリシリコン層を除去する工程と，
ベース・エミッタ形成用開口部内にフォトレジストを充
填した後，コントロールエッチングによって第２酸化膜
の高さまで除去する工程と，ベース端子接続領域用の第
２ポリシリコン層および第１ポリシリコン層の露出部分
を第３酸化膜で覆う工程と，フォトレジストを除去する
工程と，ベース・エミッタ形成用開口部内に露出したベ
ース層用の第１単結晶シリコン層上に，選択エピタキシ
ャル成長によって，エミッタ領域用の第２単結晶シリコ
ン層を成長する工程とを含むように構成する。
よるＳＯＩ基板を用いた横型ホモ接合バイポーラトラン
ジスタの製造方法であって，ＳＯＩ基板の第１酸化膜上
のデバイス形成シリコン層に，選択的に不純物をドープ
してコレクタ接続領域を形成する工程と，表面に第２酸
化膜を形成する工程と，第２酸化膜上に第１ポリシリコ
ン層を堆積する工程と，第１ポリシリコン層，第２酸化
膜，およびデバイス形成シリコン層を異方性エッチング
によって選択的に除去して，ベース・エミッタ形成用開
口部を形成する工程と，エピ・ポリ成長条件にて，ベー
ス・エミッタ形成用開口部内に露出した，デバイス形成
シリコン層上に第１単結晶シリコン層を成長し，それ以
外の部分の上に第２ポリシリコン層を成長して，ベース
層およびベース端子接続領域を形成する工程と，全面異
方性エッチングによって，第１ポリシリコン層上および
第１酸化膜上の第２ポリシリコン層を除去する工程と，
ベース・エミッタ形成用開口部内にフォトレジストを充
填した後，コントロールエッチングによって第２酸化膜
の高さまで除去する工程と，ベース端子接続領域用の第
２ポリシリコン層および第１ポリシリコン層の露出部分
を第３酸化膜で覆う工程と，フォトレジストを除去する
工程と，ベース・エミッタ形成用開口部内に露出したベ
ース層用の第１単結晶シリコン層上に，選択エピタキシ
ャル成長によって，エミッタ領域用の第２単結晶シリコ
ン層を成長する工程とを含むように構成する。
【００１１】（２）張り合わせまたは酸素イオン注入に
よるＳＯＩ基板を用いた横型ヘテロ接合バイポーラトラ
ンジスタの製造方法であって，ＳＯＩ基板の第１酸化膜
上のデバイス形成シリコン層に，選択的に不純物をドー
プしてコレクタ接続領域を形成する工程と，表面に第２
酸化膜を形成する工程と，第２酸化膜上に第１ポリシリ
コン層を堆積する工程と，第１ポリシリコン層，第２酸
化膜，およびデバイス形成シリコン層を異方性エッチン
グによって選択的に除去して，ベース・エミッタ形成用
開口部を形成する工程と，エピ・ポリ成長条件にて，ベ
ース・エミッタ形成用開口部内に露出した，デバイス形
成シリコン層上に単結晶ＳｉＧｅ混晶層を成長し，それ
以外の部分の上に多結晶ＳｉＧｅ混晶層を成長して，ベ
ース層およびベース端子接続領域を形成する工程と，全
面異方性エッチングによって，第１ポリシリコン層上お
よび第１酸化膜上の多結晶ＳｉＧｅ混晶層を除去する工
程と，ベース・エミッタ形成用開口部内にフォトレジス
トを充填した後，コントロールエッチングによって第２
酸化膜の高さまで除去する工程と，ベース端子接続領域
用の多結晶ＳｉＧｅ混晶層および第１ポリシリコン層の
露出部分を第３酸化膜で覆う工程と，フォトレジストを
除去する工程と，ベース・エミッタ形成用開口部内に露
出したベース層用の単結晶ＳｉＧｅ混晶層上に，選択エ
ピタキシャル成長によって，エミッタ領域用の単結晶シ
リコン層を成長する工程とを含むように構成する。
よるＳＯＩ基板を用いた横型ヘテロ接合バイポーラトラ
ンジスタの製造方法であって，ＳＯＩ基板の第１酸化膜
上のデバイス形成シリコン層に，選択的に不純物をドー
プしてコレクタ接続領域を形成する工程と，表面に第２
酸化膜を形成する工程と，第２酸化膜上に第１ポリシリ
コン層を堆積する工程と，第１ポリシリコン層，第２酸
化膜，およびデバイス形成シリコン層を異方性エッチン
グによって選択的に除去して，ベース・エミッタ形成用
開口部を形成する工程と，エピ・ポリ成長条件にて，ベ
ース・エミッタ形成用開口部内に露出した，デバイス形
成シリコン層上に単結晶ＳｉＧｅ混晶層を成長し，それ
以外の部分の上に多結晶ＳｉＧｅ混晶層を成長して，ベ
ース層およびベース端子接続領域を形成する工程と，全
面異方性エッチングによって，第１ポリシリコン層上お
よび第１酸化膜上の多結晶ＳｉＧｅ混晶層を除去する工
程と，ベース・エミッタ形成用開口部内にフォトレジス
トを充填した後，コントロールエッチングによって第２
酸化膜の高さまで除去する工程と，ベース端子接続領域
用の多結晶ＳｉＧｅ混晶層および第１ポリシリコン層の
露出部分を第３酸化膜で覆う工程と，フォトレジストを
除去する工程と，ベース・エミッタ形成用開口部内に露
出したベース層用の単結晶ＳｉＧｅ混晶層上に，選択エ
ピタキシャル成長によって，エミッタ領域用の単結晶シ
リコン層を成長する工程とを含むように構成する。
【００１２】
【作用】本発明では，トランジスタの活性領域の厚さ
は，ＳＯＩ基板の酸化膜上のデバイス形成シリコン層の
厚さに等しいから，研磨加工技術の極限まで薄くするこ
とが可能である。
は，ＳＯＩ基板の酸化膜上のデバイス形成シリコン層の
厚さに等しいから，研磨加工技術の極限まで薄くするこ
とが可能である。
【００１３】また，真性ベース層とベース端子接続領域
とは同一のエピタキシャル成長プロセスによって形成さ
れるので，外部ベース領域のような余分なものは排除さ
れている。
とは同一のエピタキシャル成長プロセスによって形成さ
れるので，外部ベース領域のような余分なものは排除さ
れている。
【００１４】したがって，本発明によれば，エピタキシ
ャルベース構造バイポーラトランジスタ本来の特性であ
る高速性能を充分に引き出すことが可能となる。
ャルベース構造バイポーラトランジスタ本来の特性であ
る高速性能を充分に引き出すことが可能となる。
【００１５】
【実施例】図１〜図１５は本発明の一実施例の各工程を
示す図である。以下，工程順に説明する。
示す図である。以下，工程順に説明する。
【００１６】［工程１，図１］張り合わせ法，またはＳ
ＩＭＯＸ（ Separation by IMplanted OXygen ) 法によ
るＳＯＩ基板のデバイス形成シリコン層（ｎ型，０．３
Ω・ｃｍ）１３を５０００Åの厚さになるまで研磨す
る。
ＩＭＯＸ（ Separation by IMplanted OXygen ) 法によ
るＳＯＩ基板のデバイス形成シリコン層（ｎ型，０．３
Ω・ｃｍ）１３を５０００Åの厚さになるまで研磨す
る。
【００１７】［工程２，図２］表面に第１フォトレジス
ト１４を塗布した後，トランジスタ形成領域（幅３．０
μｍ）の形状にパターニングする。
ト１４を塗布した後，トランジスタ形成領域（幅３．０
μｍ）の形状にパターニングする。
【００１８】第１フォトレジスト１４をマスクとして，
加速エネルギー７０ｋｅＶ，ドーズ量５．５×１０15ｃ
ｍ-2の条件で，Ａｓをイオン注入してコレクタ接続領域
１５ａ，１５ｂを形成する。
加速エネルギー７０ｋｅＶ，ドーズ量５．５×１０15ｃ
ｍ-2の条件で，Ａｓをイオン注入してコレクタ接続領域
１５ａ，１５ｂを形成する。
【００１９】［工程３，図２，図３］第１フォトレジス
ト１４を剥離する。 ［工程４，図４］表面に，ＣＶＤ（ Chemical Vapor De
position )法により第２ＳｉＯ2 膜１６を１０００Åの
厚さに堆積する。第２ＳｉＯ2 膜１６の表面に，ＣＶＤ
法により第１ポリシリコン層１７を１５００Åの厚さに
堆積する。
ト１４を剥離する。 ［工程４，図４］表面に，ＣＶＤ（ Chemical Vapor De
position )法により第２ＳｉＯ2 膜１６を１０００Åの
厚さに堆積する。第２ＳｉＯ2 膜１６の表面に，ＣＶＤ
法により第１ポリシリコン層１７を１５００Åの厚さに
堆積する。
【００２０】［工程５，図５］フォトレジスト加工と異
方性エッチングによって，第１ポリシリコン層１７，第
２ＳｉＯ2 膜１６，およびデバイス形成シリコン層１３
を選択的に開口して，幅１．０μｍのエミッタ・ベース
形成用開口部１８を形成する。
方性エッチングによって，第１ポリシリコン層１７，第
２ＳｉＯ2 膜１６，およびデバイス形成シリコン層１３
を選択的に開口して，幅１．０μｍのエミッタ・ベース
形成用開口部１８を形成する。
【００２１】［工程６，図６］エピ・ポリ成長条件の下
で，エピタキシャル第１単結晶シリコン層１９および第
２ポリシリコン層２０を成長させる。厚さ１２００Å，
Ｂ（ボロン）ドーピング濃度１×１０18ｃｍ-3である。
で，エピタキシャル第１単結晶シリコン層１９および第
２ポリシリコン層２０を成長させる。厚さ１２００Å，
Ｂ（ボロン）ドーピング濃度１×１０18ｃｍ-3である。
【００２２】第１単結晶シリコン層１９は，真性ベース
層を構成し，第２ポリシリコン層２０はベース接続領域
を構成する。 ［工程７，図６，図７］全面異方性エッチングによっ
て，第１ＳｉＯ2 膜１２上の第２ポリシリコン層２０，
および第１ポリシリコン層１７上の第２ポリシリコン層
２０を除去する。
層を構成し，第２ポリシリコン層２０はベース接続領域
を構成する。 ［工程７，図６，図７］全面異方性エッチングによっ
て，第１ＳｉＯ2 膜１２上の第２ポリシリコン層２０，
および第１ポリシリコン層１７上の第２ポリシリコン層
２０を除去する。
【００２３】［工程８，図８］全面に，第２フォトレジ
スト２１を６０００Åの厚さに塗布する。 ［工程９，図９］第２フォトレジスト２１を，エミッタ
・ベース形成用開口部１８内に厚さ５０００Åだけ残し
て，コントロールエッチングにて除去する。
スト２１を６０００Åの厚さに塗布する。 ［工程９，図９］第２フォトレジスト２１を，エミッタ
・ベース形成用開口部１８内に厚さ５０００Åだけ残し
て，コントロールエッチングにて除去する。
【００２４】［工程１０，図１０］第１ポリシリコン層
１７ａ，１７ｂおよび第２ポリシリコン層２０ａ，２０
ｂの露出した部分上に，熱酸化によって厚さ３００Åの
第３ＳｉＯ2 膜２２ａ，２２ｂを形成する。
１７ａ，１７ｂおよび第２ポリシリコン層２０ａ，２０
ｂの露出した部分上に，熱酸化によって厚さ３００Åの
第３ＳｉＯ2 膜２２ａ，２２ｂを形成する。
【００２５】［工程１１，図１０，図１１］第２フォト
レジスト２１を全て除去する。 ［工程１２，図１２］選択エピタキシャル成長条件に
て，エミッタ・ベース形成用開口部１８内に露出した第
１単結晶シリコン層１９ａ，１９ｂ上に第２単結晶シリ
コン層２３ａ，２３ｂを成長する。厚さ７００Å，Ａｓ
（ヒ素）ドーピング濃度１×１０20ｃｍ -3である 第２単結晶シリコン層２３ａ，２３ｂは，エミッタ領域
を構成する。
レジスト２１を全て除去する。 ［工程１２，図１２］選択エピタキシャル成長条件に
て，エミッタ・ベース形成用開口部１８内に露出した第
１単結晶シリコン層１９ａ，１９ｂ上に第２単結晶シリ
コン層２３ａ，２３ｂを成長する。厚さ７００Å，Ａｓ
（ヒ素）ドーピング濃度１×１０20ｃｍ -3である 第２単結晶シリコン層２３ａ，２３ｂは，エミッタ領域
を構成する。
【００２６】［工程１３，図１３］全面に，第３ポリシ
リコン層２４を堆積する。厚さ５０００Å，Ａｓドーピ
ング濃度１×１０20ｃｍ-3である。
リコン層２４を堆積する。厚さ５０００Å，Ａｓドーピ
ング濃度１×１０20ｃｍ-3である。
【００２７】第３ポリシリコン層２４は，エミッタ接続
領域を構成する。 ［工程１４，図１４］第３ポリシリコン層２４をエミッ
タ電極の形状にパターニングする。
領域を構成する。 ［工程１４，図１４］第３ポリシリコン層２４をエミッ
タ電極の形状にパターニングする。
【００２８】［工程１５，図１５］全面にアルミニウム
を堆積した後，パターニングしてエミッタ電極２５，ベ
ース電極２６ａ，２６ｂ，およびコレクタ電極２７ａ，
２７ｂを形成する。
を堆積した後，パターニングしてエミッタ電極２５，ベ
ース電極２６ａ，２６ｂ，およびコレクタ電極２７ａ，
２７ｂを形成する。
【００２９】以上の各工程を経て，本発明に係るＳＯＩ
基板を用いたエピタキシャルベース構造の横型ホモ接合
バイポーラトランジスタが完成する。本発明に係るＳＯ
Ｉ基板を用いたエピタキシャルベース構造の横型ヘテロ
接合バイポーラトランジスタは，上述の実施例の工程６
（図６）において，エピタキシャル第１単結晶シリコン
層１９および第２ポリシリコン層２０を成長させる代わ
りに，エピ・ポリ成長条件の下で，エピタキシャル単結
晶ＳｉＧｅ混晶層および多結晶ＳｉＧｅ混晶層を成長さ
せることにより，単結晶ＳｉＧｅ混晶層を真性ベース層
とし，多結晶ＳｉＧｅ混晶層をベース接続領域とするだ
けで，他の工程はそのままで形成することができる。
基板を用いたエピタキシャルベース構造の横型ホモ接合
バイポーラトランジスタが完成する。本発明に係るＳＯ
Ｉ基板を用いたエピタキシャルベース構造の横型ヘテロ
接合バイポーラトランジスタは，上述の実施例の工程６
（図６）において，エピタキシャル第１単結晶シリコン
層１９および第２ポリシリコン層２０を成長させる代わ
りに，エピ・ポリ成長条件の下で，エピタキシャル単結
晶ＳｉＧｅ混晶層および多結晶ＳｉＧｅ混晶層を成長さ
せることにより，単結晶ＳｉＧｅ混晶層を真性ベース層
とし，多結晶ＳｉＧｅ混晶層をベース接続領域とするだ
けで，他の工程はそのままで形成することができる。
【００３０】
【発明の効果】本発明によれば，エピタキシャルベー
ス，エピタキシャルエミッタによるホモおよびヘテロ接
合バイポーラトランジスタの寄生部分を大きく減じるこ
とが可能になる。その結果，エピタキシャルベース構造
のホモおよびヘテロ接合バイポーラトランジスタ本来の
高速性能を充分に引き出すことができる。
ス，エピタキシャルエミッタによるホモおよびヘテロ接
合バイポーラトランジスタの寄生部分を大きく減じるこ
とが可能になる。その結果，エピタキシャルベース構造
のホモおよびヘテロ接合バイポーラトランジスタ本来の
高速性能を充分に引き出すことができる。
【００３１】したがって，本発明は，高速トランジスタ
回路を用いた半導体集積回路装置の製造に寄与するとこ
ろが大きい。
回路を用いた半導体集積回路装置の製造に寄与するとこ
ろが大きい。
【図１】本発明の一実施例の一工程を示す図である。
【図２】本発明の一実施例の一工程を示す図である。
【図３】本発明の一実施例の一工程を示す図である。
【図４】本発明の一実施例の一工程を示す図である。
【図５】本発明の一実施例の一工程を示す図である。
【図６】本発明の一実施例の一工程を示す図である。
【図７】本発明の一実施例の一工程を示す図である。
【図８】本発明の一実施例の一工程を示す図である。
【図９】本発明の一実施例の一工程を示す図である。
【図１０】本発明の一実施例の一工程を示す図である。
【図１１】本発明の一実施例の一工程を示す図である。
【図１２】本発明の一実施例の一工程を示す図である。
【図１３】本発明の一実施例の一工程を示す図である。
【図１４】本発明の一実施例の一工程を示す図である。
【図１５】本発明の一実施例の一工程を示す図である。
１１ シリコン支持基板 １２ 第１ＳｉＯ2 膜 １３ デバイス形成シリコン層 １４ 第１フォトレジスト １５ コレクタ接続領域 １６ 第２ＳｉＯ2 膜 １７ 第１ポリシリコン層 １８ エミッタ・ベース形成用開口部 １９ 第１単結晶シリコン層 ２０ 第２ポリシリコン層 ２１ 第２フォトレジスト ２２ 第３ＳｉＯ2 膜 ２３ 第２単結晶シリコン層 ２４ 第３ポリシリコン層 ２５ エミッタ電極 ２６ ベース電極 ２７ コレクタ電極
Claims (2)
- 【請求項１】 張り合わせまたは酸素イオン注入による
ＳＯＩ基板を用いた横型ホモ接合バイポーラトランジス
タの製造方法であって， ＳＯＩ基板の第１酸化膜上のデバイス形成シリコン層
に，選択的に不純物をドープしてコレクタ接続領域を形
成する工程と， 表面に第２酸化膜を形成する工程と， 第２酸化膜上に第１ポリシリコン層を堆積する工程と， 第１ポリシリコン層，第２酸化膜，およびデバイス形成
シリコン層を異方性エッチングによって選択的に除去し
て，ベース・エミッタ形成用開口部を形成する工程と， エピ・ポリ成長条件にて，ベース・エミッタ形成用開口
部内に露出した，デバイス形成シリコン層上に第１単結
晶シリコン層を成長し，それ以外の部分の上に第２ポリ
シリコン層を成長して，ベース層およびベース端子接続
領域を形成する工程と， 全面異方性エッチングによって，第１ポリシリコン層上
および第１酸化膜上の第２ポリシリコン層を除去する工
程と， ベース・エミッタ形成用開口部内にフォトレジストを充
填した後，コントロールエッチングによって第２酸化膜
の高さまで除去する工程と， ベース端子接続領域用の第２ポリシリコン層および第１
ポリシリコン層の露出部分を第３酸化膜で覆う工程と， フォトレジストを除去する工程と， ベース・エミッタ形成用開口部内に露出したベース層用
の第１単結晶シリコン層上に，選択エピタキシャル成長
によって，エミッタ領域用の第２単結晶シリコン層を成
長する工程とを含むことを特徴とする半導体装置の製造
方法。 - 【請求項２】 張り合わせまたは酸素イオン注入による
ＳＯＩ基板を用いた横型ヘテロ接合バイポーラトランジ
スタの製造方法であって， ＳＯＩ基板の第１酸化膜上のデバイス形成シリコン層
に，選択的に不純物をドープしてコレクタ接続領域を形
成する工程と， 表面に第２酸化膜を形成する工程と， 第２酸化膜上に第１ポリシリコン層を堆積する工程と， 第１ポリシリコン層，第２酸化膜，およびデバイス形成
シリコン層を異方性エッチングによって選択的に除去し
て，ベース・エミッタ形成用開口部を形成する工程と， エピ・ポリ成長条件にて，ベース・エミッタ形成用開口
部内に露出した，デバイス形成シリコン層上に単結晶Ｓ
ｉＧｅ混晶層を成長し，それ以外の部分の上に多結晶Ｓ
ｉＧｅ混晶層を成長して，ベース層およびベース端子接
続領域を形成する工程と， 全面異方性エッチングによって，第１ポリシリコン層上
および第１酸化膜上の多結晶ＳｉＧｅ混晶層を除去する
工程と， ベース・エミッタ形成用開口部内にフォトレジストを充
填した後，コントロールエッチングによって第２酸化膜
の高さまで除去する工程と， ベース端子接続領域用の多結晶ＳｉＧｅ混晶層および第
１ポリシリコン層の露出部分を第３酸化膜で覆う工程
と， フォトレジストを除去する工程と， ベース・エミッタ形成用開口部内に露出したベース層用
の単結晶ＳｉＧｅ混晶層上に，選択エピタキシャル成長
によって，エミッタ領域用の単結晶シリコン層を成長す
る工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3345937A JPH05182978A (ja) | 1991-12-27 | 1991-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3345937A JPH05182978A (ja) | 1991-12-27 | 1991-12-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05182978A true JPH05182978A (ja) | 1993-07-23 |
Family
ID=18380015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3345937A Withdrawn JPH05182978A (ja) | 1991-12-27 | 1991-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05182978A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323538B1 (en) | 1999-01-12 | 2001-11-27 | Matsushita Electric Industrial Co., Ltd. | Bipolar transistor and method for fabricating the same |
-
1991
- 1991-12-27 JP JP3345937A patent/JPH05182978A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323538B1 (en) | 1999-01-12 | 2001-11-27 | Matsushita Electric Industrial Co., Ltd. | Bipolar transistor and method for fabricating the same |
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| Date | Code | Title | Description |
|---|---|---|---|
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