JPH05183126A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05183126A JPH05183126A JP3359820A JP35982091A JPH05183126A JP H05183126 A JPH05183126 A JP H05183126A JP 3359820 A JP3359820 A JP 3359820A JP 35982091 A JP35982091 A JP 35982091A JP H05183126 A JPH05183126 A JP H05183126A
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Abstract
(57)【要約】
【目的】 本発明の目的はスタックト容量型ＤＲＡＭに
おいて、電荷蓄積電極とコンタクトとの位置ずれや電荷
蓄積電極のサイドエッチによってコンタクト孔内の電極
に微少な穴が形成されることを防止することである。 【構成】 電荷蓄積電極９とトランジスタのソース領域
５とのコンタクト孔の側壁はゲート電極上の層間絶縁膜
６とは異なり、この絶縁膜６及び電極９のエッチングに
対してエッチレートの小さな保護膜８で被われている。 【効果】 電荷蓄積電極とコンタクトとの位置ずれ、蓄
積電極のサイドエッチがあっても、コンタクト孔内に微
少な孔が形成されにくく、またＦＩＮ構造の場合に層間
絶縁膜がエッチングされることがないので、電極とコン
タクトのマージンを小さくすることができ、メモリセル
を小さくできる。
おいて、電荷蓄積電極とコンタクトとの位置ずれや電荷
蓄積電極のサイドエッチによってコンタクト孔内の電極
に微少な穴が形成されることを防止することである。 【構成】 電荷蓄積電極９とトランジスタのソース領域
５とのコンタクト孔の側壁はゲート電極上の層間絶縁膜
６とは異なり、この絶縁膜６及び電極９のエッチングに
対してエッチレートの小さな保護膜８で被われている。 【効果】 電荷蓄積電極とコンタクトとの位置ずれ、蓄
積電極のサイドエッチがあっても、コンタクト孔内に微
少な孔が形成されにくく、またＦＩＮ構造の場合に層間
絶縁膜がエッチングされることがないので、電極とコン
タクトのマージンを小さくすることができ、メモリセル
を小さくできる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にスタックト容量型ダイナミックランダムアクセスメ
モリ（以下、ＤＲＡＭ）に関する。
特にスタックト容量型ダイナミックランダムアクセスメ
モリ（以下、ＤＲＡＭ）に関する。
【０００２】
【従来の技術】従来のスタックト容量型ＤＲＡＭの製造
工程について図面を参照して説明する。図９〜図１１は
従来のスタックト容量型ＤＲＡＭのビット線に垂直な断
面について製造工程を示すものである。
工程について図面を参照して説明する。図９〜図１１は
従来のスタックト容量型ＤＲＡＭのビット線に垂直な断
面について製造工程を示すものである。
【０００３】Ｐ型半導体基板１上の能動素子領域以外の
領域に周知の選択酸化技術を用いてフィールド酸化膜２
を形成した後トランジスタのしきい値電圧調整用のイオ
ン注入を行い、ゲート酸化膜３，ゲートポリシリコン電
極４を形成する。トランジスタのソース・ドレイン領域
に周知のＬＤＤ構造となるように、リン（Ｐ）及びヒ素
（ＡS）を注入することにより、Ｎ型拡散層５を形成す
る。その後全面に層間絶縁膜となる酸化シリコン膜６を
成長することにより、図９の構造を得る。
領域に周知の選択酸化技術を用いてフィールド酸化膜２
を形成した後トランジスタのしきい値電圧調整用のイオ
ン注入を行い、ゲート酸化膜３，ゲートポリシリコン電
極４を形成する。トランジスタのソース・ドレイン領域
に周知のＬＤＤ構造となるように、リン（Ｐ）及びヒ素
（ＡS）を注入することにより、Ｎ型拡散層５を形成す
る。その後全面に層間絶縁膜となる酸化シリコン膜６を
成長することにより、図９の構造を得る。
【０００４】フォトリソグラフィ技術を用いて電荷蓄積
電極とトランジスタのソース領域を接続するためのコン
タクト孔２１を酸化シリコン膜６に形成し、全面に電荷
蓄積電極となる多結晶シリコン膜１９を成長させた後、
フォトリソグラフィ技術を用いて電荷蓄積電極パターン
にフォトレジスト２０をパターニングし、図１０に示す
構造を得る。
電極とトランジスタのソース領域を接続するためのコン
タクト孔２１を酸化シリコン膜６に形成し、全面に電荷
蓄積電極となる多結晶シリコン膜１９を成長させた後、
フォトリソグラフィ技術を用いて電荷蓄積電極パターン
にフォトレジスト２０をパターニングし、図１０に示す
構造を得る。
【０００５】続いてフォトレジスト２０をマスクにし
て、多結晶シリコン膜１９をエッチングすることによ
り、電荷蓄積電極９を形成し図１１に示す構造を得る。
その後、容量絶縁膜、容量対向電極を形成することによ
り、スタックト型容量が形成され、ビット線及びワード
線となる配線層を形成することによりＤＲＡＭが完成す
る。
て、多結晶シリコン膜１９をエッチングすることによ
り、電荷蓄積電極９を形成し図１１に示す構造を得る。
その後、容量絶縁膜、容量対向電極を形成することによ
り、スタックト型容量が形成され、ビット線及びワード
線となる配線層を形成することによりＤＲＡＭが完成す
る。
【０００６】スタックト容量型ＤＲＡＭのセル容量を大
きくするために種々のメモリセルが提案されているが、
このうちＦＩＮ構造セルと呼ばれるスタックト容量型Ｄ
ＲＡＭのビット線に垂直な断面について製造工程を示し
たものが図１２〜図１５である。
きくするために種々のメモリセルが提案されているが、
このうちＦＩＮ構造セルと呼ばれるスタックト容量型Ｄ
ＲＡＭのビット線に垂直な断面について製造工程を示し
たものが図１２〜図１５である。
【０００７】既に説明した従来工程と全く同様にしてト
ランジスタを形成した後、図１２に示すように第１の層
間絶縁膜となる酸化シリコン膜６、第２の層間絶縁膜と
なる窒化シリコン膜７、及び酸化シリコン膜１７を連続
して堆積する。次に、電荷蓄積電極とトランジスタのソ
ース領域を接続するためのコンタクト孔を上記各膜６，
７，１７に形成し、ポリシリコン膜１９を堆積し、マス
ク２０をパターニングする（図１３参照）。
ランジスタを形成した後、図１２に示すように第１の層
間絶縁膜となる酸化シリコン膜６、第２の層間絶縁膜と
なる窒化シリコン膜７、及び酸化シリコン膜１７を連続
して堆積する。次に、電荷蓄積電極とトランジスタのソ
ース領域を接続するためのコンタクト孔を上記各膜６，
７，１７に形成し、ポリシリコン膜１９を堆積し、マス
ク２０をパターニングする（図１３参照）。
【０００８】次に、ポリシリコン膜１９をパターニング
して電荷蓄積電極を形成する。この状態でフッ酸を用い
てエッチングすることにより、酸化シリコン膜１７のみ
を除去することにより図１４の構造を得る。最後に、図
１５に示すように、容量絶縁膜１０と対向電極１１を形
成する。この構造では、コンタクト部以外の電荷蓄積電
極の裏面にも容量を形成することができるので、セル容
量を大きくすることが可能である。
して電荷蓄積電極を形成する。この状態でフッ酸を用い
てエッチングすることにより、酸化シリコン膜１７のみ
を除去することにより図１４の構造を得る。最後に、図
１５に示すように、容量絶縁膜１０と対向電極１１を形
成する。この構造では、コンタクト部以外の電荷蓄積電
極の裏面にも容量を形成することができるので、セル容
量を大きくすることが可能である。
【０００９】
【発明が解決しようとする課題】前述した従来のスタッ
クト容量型ＤＲＡＭでは、電荷蓄積電極とトランジスタ
のソース領域とのコンタクト孔２１と、電荷蓄積電極９
との相対位置関係をマスク２０形成時の目合わせによっ
て決定しているため、電荷蓄積電極がコンタクト孔に対
して位置ズレした場合や、電荷蓄積電極のエッチング時
にサイドエッチが生じた場合には、図１１に示すように
コンタクト孔内の電荷蓄積電極９に微少な孔２１ａが形
成され、電界集中によりこの領域の容量絶縁膜に高電界
が加わるという問題点があった。
クト容量型ＤＲＡＭでは、電荷蓄積電極とトランジスタ
のソース領域とのコンタクト孔２１と、電荷蓄積電極９
との相対位置関係をマスク２０形成時の目合わせによっ
て決定しているため、電荷蓄積電極がコンタクト孔に対
して位置ズレした場合や、電荷蓄積電極のエッチング時
にサイドエッチが生じた場合には、図１１に示すように
コンタクト孔内の電荷蓄積電極９に微少な孔２１ａが形
成され、電界集中によりこの領域の容量絶縁膜に高電界
が加わるという問題点があった。
【００１０】また図１２〜図１５に示したＦＩＮ構造の
場合には、図１６に示すように電荷蓄積電極のパターニ
ング時に位置ずれやサイドエッチがあった場合には、酸
化シリコン膜１７のエッチング時に窒化シリコン膜７の
下方の層間絶縁膜と成るべき酸化シリコン膜６もエッチ
ングされてしまうという問題点があった。
場合には、図１６に示すように電荷蓄積電極のパターニ
ング時に位置ずれやサイドエッチがあった場合には、酸
化シリコン膜１７のエッチング時に窒化シリコン膜７の
下方の層間絶縁膜と成るべき酸化シリコン膜６もエッチ
ングされてしまうという問題点があった。
【００１１】
【課題を解決するための手段】本願発明の要旨は、半導
体基板の表面に形成されたソース・ドレイン領域を有す
る転送トランジスタと、上記ソース領域と接続され、半
導体基板の表面上方に設けられたスタックト型容量体と
で構成された記憶セルを含む半導体記憶装置において、
前記スタックト型容量体の電荷蓄積電極は上記ソース領
域上の層間絶縁膜に形成されたコンタクト孔を介してソ
ース領域と接続されており、上記コンタクト孔を画成す
る上記層間絶縁膜の壁は保護膜で被われており、該保護
膜は上記電荷蓄積電極よりエッチング比の小さい材料で
形成されていることである。
体基板の表面に形成されたソース・ドレイン領域を有す
る転送トランジスタと、上記ソース領域と接続され、半
導体基板の表面上方に設けられたスタックト型容量体と
で構成された記憶セルを含む半導体記憶装置において、
前記スタックト型容量体の電荷蓄積電極は上記ソース領
域上の層間絶縁膜に形成されたコンタクト孔を介してソ
ース領域と接続されており、上記コンタクト孔を画成す
る上記層間絶縁膜の壁は保護膜で被われており、該保護
膜は上記電荷蓄積電極よりエッチング比の小さい材料で
形成されていることである。
【００１２】
【発明の作用】上記保護膜は層間絶縁膜よりエッチング
比の小さな材料で形成されているので、電荷蓄積電極の
パターニング時にサイドエッチを防止する。
比の小さな材料で形成されているので、電荷蓄積電極の
パターニング時にサイドエッチを防止する。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１〜図２は本発明の一実施例のスタックト
容量型ＤＲＡＭを示す。図１はワード線に垂直な方向の
断面図、図２は図１のＡ−Ａ’におけるビット線に垂直
な方向の断面図である。図３〜図８は図１〜図２に示し
たスタックト容量型ＤＲＡＭの製造方法を示している。
説明する。図１〜図２は本発明の一実施例のスタックト
容量型ＤＲＡＭを示す。図１はワード線に垂直な方向の
断面図、図２は図１のＡ−Ａ’におけるビット線に垂直
な方向の断面図である。図３〜図８は図１〜図２に示し
たスタックト容量型ＤＲＡＭの製造方法を示している。
【００１４】以下、製造工程にしたがい本発明の一実施
例について説明する。Ｐ型シリコン基板１上の能動素子
領域以外の領域に、周知の選択酸化技術を用いて厚さ５
００nm程度のフィールド酸化膜２を形成する。トランジ
スタのしきい値電圧調整用にボロンをイオン注入した
後、約１５nmのゲート酸化膜３、厚さ約３００nmのゲー
トポリシリコン電極４を形成し、トランジスタのソー
ス，ドレイン領域に周知のＬＤＤ構造となるように、リ
ン（Ｐ）およびヒ素（ＡS）を注入してＮ型拡散層５を
形成する。このようにしてトランジスタが形成され、図
３に示した構造を得る。
例について説明する。Ｐ型シリコン基板１上の能動素子
領域以外の領域に、周知の選択酸化技術を用いて厚さ５
００nm程度のフィールド酸化膜２を形成する。トランジ
スタのしきい値電圧調整用にボロンをイオン注入した
後、約１５nmのゲート酸化膜３、厚さ約３００nmのゲー
トポリシリコン電極４を形成し、トランジスタのソー
ス，ドレイン領域に周知のＬＤＤ構造となるように、リ
ン（Ｐ）およびヒ素（ＡS）を注入してＮ型拡散層５を
形成する。このようにしてトランジスタが形成され、図
３に示した構造を得る。
【００１５】その後、全面に約２００nmの酸化シリコン
膜６、約３０nmの窒化シリコン膜７、約２００nmの酸化
シリコン膜１７を連続して成長して図４の構造を得る。
膜６、約３０nmの窒化シリコン膜７、約２００nmの酸化
シリコン膜１７を連続して成長して図４の構造を得る。
【００１６】フォトリソグラフィ技術を用いて、電荷蓄
積電極とトランジスタのソースとの接続のためのコンタ
クト孔５０を開孔した後、全面に約５０nmの窒化シリコ
ン膜１８を成長し図５に示した構造を得る。
積電極とトランジスタのソースとの接続のためのコンタ
クト孔５０を開孔した後、全面に約５０nmの窒化シリコ
ン膜１８を成長し図５に示した構造を得る。
【００１７】この状態で全面を異方性エッチングを用い
てエッチバックとすると、前記コンタクト孔５０の側壁
には窒化シリコン膜８が形成される。また、このエッチ
ングによるエッチレートは窒化シリコン膜よりも酸化シ
リコン膜の方が大きいため、酸化シリコン膜１７はコン
タクト孔の側壁の窒化膜８よりも凹んだ形状になる。続
いて約１５０nmの多結晶シリコン膜１９を成長し、層抵
抗が約６０Ω／□になるようにリン拡散し、図６の構造
を得る。
てエッチバックとすると、前記コンタクト孔５０の側壁
には窒化シリコン膜８が形成される。また、このエッチ
ングによるエッチレートは窒化シリコン膜よりも酸化シ
リコン膜の方が大きいため、酸化シリコン膜１７はコン
タクト孔の側壁の窒化膜８よりも凹んだ形状になる。続
いて約１５０nmの多結晶シリコン膜１９を成長し、層抵
抗が約６０Ω／□になるようにリン拡散し、図６の構造
を得る。
【００１８】フォトリソグラフィ技術を用いて、多結晶
シリコン膜１９を所望のパターンにパターニングし電荷
蓄積電極９を形成する。図６に示したように、コンタク
ト孔の側壁を被う窒化膜８が酸化シリコン膜１７よりも
突出しているので、多結晶シリコン１９のエッチング時
にサイドエッチが生じても、図１６に示したようなコン
タクト孔内の電荷蓄積電極の多結晶シリコンに、微少な
穴が形成される可能性は小さくなっている。
シリコン膜１９を所望のパターンにパターニングし電荷
蓄積電極９を形成する。図６に示したように、コンタク
ト孔の側壁を被う窒化膜８が酸化シリコン膜１７よりも
突出しているので、多結晶シリコン１９のエッチング時
にサイドエッチが生じても、図１６に示したようなコン
タクト孔内の電荷蓄積電極の多結晶シリコンに、微少な
穴が形成される可能性は小さくなっている。
【００１９】続いて、フッ酸でエッチングすることによ
り、酸化シリコン膜１７をエッチングして図７の構造を
得るが、このときコンタクト孔の側壁は窒化シリコン膜
８で被われているため、酸化シリコン膜１７のエッチン
グ時に層間絶縁膜となる酸化シリコン膜６は決してエッ
チングされることはない。
り、酸化シリコン膜１７をエッチングして図７の構造を
得るが、このときコンタクト孔の側壁は窒化シリコン膜
８で被われているため、酸化シリコン膜１７のエッチン
グ時に層間絶縁膜となる酸化シリコン膜６は決してエッ
チングされることはない。
【００２０】その後、酸化膜に換算した膜厚が６nm程度
の窒化シリコン膜を含む容量絶縁膜１０を形成し、厚さ
１５０nm程度の多結晶シリコン膜を成長し、リン拡散に
よって層抵抗を６０Ω／□程度にした後、所望のパター
ンにパターニングすることにより、容量対向電極１１を
形成し図８に示す構造を得る。
の窒化シリコン膜を含む容量絶縁膜１０を形成し、厚さ
１５０nm程度の多結晶シリコン膜を成長し、リン拡散に
よって層抵抗を６０Ω／□程度にした後、所望のパター
ンにパターニングすることにより、容量対向電極１１を
形成し図８に示す構造を得る。
【００２１】この後、層間絶縁膜，配線接続のためのコ
ンタクト孔、配線層の形成を繰り返すことによって図１
〜図２に示すスタックト容量空ＤＲＡＭが完成する。
ンタクト孔、配線層の形成を繰り返すことによって図１
〜図２に示すスタックト容量空ＤＲＡＭが完成する。
【００２２】このＦＩＮ構造では前述したように、コン
タクト部以外の電荷蓄積電極の裏面にも容量を形成する
ことができるので、同一のマスクパターンを用いても、
セル容量の値を約１．５倍に大きくすることができる。
タクト部以外の電荷蓄積電極の裏面にも容量を形成する
ことができるので、同一のマスクパターンを用いても、
セル容量の値を約１．５倍に大きくすることができる。
【００２３】図１７は本発明を図９〜図１１に示した通
常のスタックト容量型ＤＲＡＭに適用した実施例であ
る。コンタクト孔の側壁の窒化シリコン膜８と酸化シリ
コン膜６との高さの差は、あらかじめ成長する酸化シリ
コン膜６の膜厚とコンタクト孔の側壁の窒化膜のエッチ
バック時間とにより、酸化膜と窒化膜のエッチレートの
差により調節することができるので、本実施例のように
窒化膜８の高さを高くすることにより、電荷蓄積電極と
なる多結晶シリコンのエッチング時に、コンタクト孔内
の多結晶シリコンにサイドエッチが入らないようにする
ことができる。
常のスタックト容量型ＤＲＡＭに適用した実施例であ
る。コンタクト孔の側壁の窒化シリコン膜８と酸化シリ
コン膜６との高さの差は、あらかじめ成長する酸化シリ
コン膜６の膜厚とコンタクト孔の側壁の窒化膜のエッチ
バック時間とにより、酸化膜と窒化膜のエッチレートの
差により調節することができるので、本実施例のように
窒化膜８の高さを高くすることにより、電荷蓄積電極と
なる多結晶シリコンのエッチング時に、コンタクト孔内
の多結晶シリコンにサイドエッチが入らないようにする
ことができる。
【００２４】
【発明の効果】以上説明したように、本発明のスタック
ト容量型ＤＲＡＭは、電荷蓄積電極とトランジスタのソ
ースとを接続するコンタクト孔の側壁が、トランジスタ
のゲート電極直上にある層間絶縁膜とは異なり、ゲート
電極のエッチングに対してエッチレートの小さな材料か
らなる保護膜で被われているので、電荷蓄積電極がコン
タクト孔に対して目ずれした場合や電荷蓄積電極のエッ
チング時に、サイドエッチが生じた場合でもコンタクト
孔内に微少な穴が形成されにくく、またＦＩＮ構造の場
合には層間絶縁膜がエッチングされるのを防ぐことがで
きるので、電荷蓄積電極とコンタクトとのマージンを小
さくすることができ、メモリセルを小さくすることがで
きるという効果を有する。
ト容量型ＤＲＡＭは、電荷蓄積電極とトランジスタのソ
ースとを接続するコンタクト孔の側壁が、トランジスタ
のゲート電極直上にある層間絶縁膜とは異なり、ゲート
電極のエッチングに対してエッチレートの小さな材料か
らなる保護膜で被われているので、電荷蓄積電極がコン
タクト孔に対して目ずれした場合や電荷蓄積電極のエッ
チング時に、サイドエッチが生じた場合でもコンタクト
孔内に微少な穴が形成されにくく、またＦＩＮ構造の場
合には層間絶縁膜がエッチングされるのを防ぐことがで
きるので、電荷蓄積電極とコンタクトとのマージンを小
さくすることができ、メモリセルを小さくすることがで
きるという効果を有する。
【図１】本発明の第１実施例を示す断面図である。
【図２】図１のＡ−Ａ’線断面図である。
【図３】第１実施例の工程を示す断面図である。
【図４】第１実施例の他の工程を示す断面図である。
【図５】第１実施例の他の工程を示す断面図である。
【図６】第１実施例の他の工程を示す断面図である。
【図７】第１実施例の他の工程を示す断面図である。
【図８】第１実施例の他の工程を示す断面図である。
【図９】従来例の工程を示す断面図である。
【図１０】従来例の他の工程を示す断面図である。
【図１１】従来例の他の工程を示す断面図である。
【図１２】他の従来例の工程を示す断面図である。
【図１３】他の従来例の他の工程を示す断面図である。
【図１４】他の従来例の他の工程を示す断面図である。
【図１５】他の従来例の他の工程を示す断面図である。
【図１６】従来例の欠点を示す断面図である。
【図１７】本発明の第２実施例を示す断面図である。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ Ｎ型拡散層 ６ 第１の層間絶縁膜 ７ 第２の層間絶縁膜 ８ コンタクト孔側壁絶縁膜 ９ 電荷蓄積電極 １０ 容量絶縁膜 １１ 容量対向電極 １２ 第３の層間絶縁膜 １３ ＷＳiビット線 １４ 第４の層間絶縁膜 １５ アルミワード線 １７ 酸化シリコン膜 １８ 窒化シリコン膜 １９ 多結晶シリコン膜 ２０ フォトレジスト ２１ コンタクト孔
Claims (2)
- 【請求項１】 半導体基板の表面に形成されたソース・
ドレイン領域を有する転送トランジスタと、上記ソース
領域と接続され、半導体基板の表面上方に設けられたス
タックト型容量体とで構成された記憶セルを含む半導体
記憶装置において、前記スタックト型容量体の電荷蓄積
電極は上記ソース領域上の層間絶縁膜に形成されたコン
タクト孔を介してソース領域と接続されており、上記コ
ンタクト孔を画成する上記層間絶縁膜の壁は保護膜で被
われており、該保護膜は上記電荷蓄積電極よりエッチン
グ比の小さい材料で形成されていることを特徴とする半
導体記憶装置。 - 【請求項２】 上記層間絶縁膜はエッチング比の小さい
材料で形成された第２保護膜で被われており、上記層間
絶縁膜と第２保護膜は上記転送トランジスタのゲート電
極を被っており、上記電荷蓄積電極はゲート電極の上方
に延在しゲート電極上の第２保護膜から離隔しており、
上記スタックト型容量体は電荷蓄積電極の表面を被う容
量絶縁膜と、該容量絶縁膜を介して電荷蓄積電極に対向
しゲート電極上方では第２保護膜と容量絶縁膜との間に
も延在した対向電極をさらに有する請求項１記載の半導
体記憶装置。
Priority Applications (1)
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|---|---|---|---|
| JP3359820A JP2841991B2 (ja) | 1991-12-27 | 1991-12-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3359820A JP2841991B2 (ja) | 1991-12-27 | 1991-12-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05183126A true JPH05183126A (ja) | 1993-07-23 |
| JP2841991B2 JP2841991B2 (ja) | 1998-12-24 |
Family
ID=18466463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3359820A Expired - Fee Related JP2841991B2 (ja) | 1991-12-27 | 1991-12-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2841991B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0321062A (ja) * | 1989-06-19 | 1991-01-29 | Toshiba Corp | 半導体記憶装置 |
| JPH03211764A (ja) * | 1990-01-16 | 1991-09-17 | Oki Electric Ind Co Ltd | 半導体メモリ用キャパシタ電極の製造方法 |
-
1991
- 1991-12-27 JP JP3359820A patent/JP2841991B2/ja not_active Expired - Fee Related
Patent Citations (2)
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| JPH0321062A (ja) * | 1989-06-19 | 1991-01-29 | Toshiba Corp | 半導体記憶装置 |
| JPH03211764A (ja) * | 1990-01-16 | 1991-09-17 | Oki Electric Ind Co Ltd | 半導体メモリ用キャパシタ電極の製造方法 |
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|---|---|
| JP2841991B2 (ja) | 1998-12-24 |
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