JPH05183130A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH05183130A JPH05183130A JP3359673A JP35967391A JPH05183130A JP H05183130 A JPH05183130 A JP H05183130A JP 3359673 A JP3359673 A JP 3359673A JP 35967391 A JP35967391 A JP 35967391A JP H05183130 A JPH05183130 A JP H05183130A
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- thin film
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- polysilicon thin
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Abstract
(57)【要約】
【目的】 電源電圧ラインと負荷抵抗とを同一のポリシ
リコン薄膜で構成した高抵抗負荷４トランジスタセルを
有するＳＲＡＭにおいて、電源電圧ラインの抵抗を下げ
ることにより、そのアクセススピードを速くする。 【構成】 半導体シリコン基板１上に形成された絶縁膜
２上にポリシリコン薄膜３をパターン形成する。次に、
このポリシリコン薄膜３の全面にホウ素イオン１１を低
濃度にイオン注入し、その後、負荷抵抗となるポリシリ
コン薄膜３の高抵抗部分３ｂのみをマスキングして、他
の部分にヒ素イオン１２を高濃度にイオン注入し、電源
電圧ライン及びコンタクト部となる低抵抗部分３ａを形
成する。次に、このポリシリコン薄膜３の低抵抗部分３
ａの上にのみ金属シリサイド膜５を形成し、その後、熱
処理を行って、その部分のポリシリコン薄膜３と金属シ
リサイド膜５とを合金化する。
リコン薄膜で構成した高抵抗負荷４トランジスタセルを
有するＳＲＡＭにおいて、電源電圧ラインの抵抗を下げ
ることにより、そのアクセススピードを速くする。 【構成】 半導体シリコン基板１上に形成された絶縁膜
２上にポリシリコン薄膜３をパターン形成する。次に、
このポリシリコン薄膜３の全面にホウ素イオン１１を低
濃度にイオン注入し、その後、負荷抵抗となるポリシリ
コン薄膜３の高抵抗部分３ｂのみをマスキングして、他
の部分にヒ素イオン１２を高濃度にイオン注入し、電源
電圧ライン及びコンタクト部となる低抵抗部分３ａを形
成する。次に、このポリシリコン薄膜３の低抵抗部分３
ａの上にのみ金属シリサイド膜５を形成し、その後、熱
処理を行って、その部分のポリシリコン薄膜３と金属シ
リサイド膜５とを合金化する。
Description
【０００１】
【産業上の利用分野】本発明は、特に、ＳＲＡＭ（Stat
ic Random Access Memory)の高抵抗負荷４トランジスタ
セルのような高抵抗負荷が必要なメモリセル構造におい
て、その高抵抗負荷と同一の多結晶シリコン膜で構成さ
れた電源配線の部分を低抵抗化して、データのアクセス
スピードを高速化させる場合に適用して好適な半導体記
憶装置の製造方法に関する。
ic Random Access Memory)の高抵抗負荷４トランジスタ
セルのような高抵抗負荷が必要なメモリセル構造におい
て、その高抵抗負荷と同一の多結晶シリコン膜で構成さ
れた電源配線の部分を低抵抗化して、データのアクセス
スピードを高速化させる場合に適用して好適な半導体記
憶装置の製造方法に関する。
【０００２】
【従来の技術】図３に、ＳＲＡＭの高抵抗負荷４トラン
ジスタセルの等価回路を示す。このメモリセルはフリッ
プフロップ回路で構成され、一対のインバータトランジ
スタＱ1 、Ｑ2 が、夫々、ノード３０、３１において、
負荷抵抗Ｒ1 、Ｒ2 を介して電源電圧ラインＶccに接続
され、セル外とのデータのやりとりはゲートトランジス
タＱ3 、Ｑ4 により行われる。図中、ＷＬはワード線で
あり、ＢＬ、ＢＬ′は夫々ビット線である。
ジスタセルの等価回路を示す。このメモリセルはフリッ
プフロップ回路で構成され、一対のインバータトランジ
スタＱ1 、Ｑ2 が、夫々、ノード３０、３１において、
負荷抵抗Ｒ1 、Ｒ2 を介して電源電圧ラインＶccに接続
され、セル外とのデータのやりとりはゲートトランジス
タＱ3 、Ｑ4 により行われる。図中、ＷＬはワード線で
あり、ＢＬ、ＢＬ′は夫々ビット線である。
【０００３】ＳＲＡＭには、図３の負荷抵抗Ｒ1 、Ｒ2
の部分に夫々負荷トランジスタを用いた６トランジスタ
セルもあるが、近年、セル面積の縮小化に伴い、高抵抗
ポリシリコンの薄膜配線を負荷抵抗として用いた図３の
ような高抵抗負荷４トランジスタセルが主流となってい
る。
の部分に夫々負荷トランジスタを用いた６トランジスタ
セルもあるが、近年、セル面積の縮小化に伴い、高抵抗
ポリシリコンの薄膜配線を負荷抵抗として用いた図３の
ような高抵抗負荷４トランジスタセルが主流となってい
る。
【０００４】図３に示したメモリセルの特に負荷抵抗Ｒ
1 、Ｒ2 の部分の概略的な平面構造を図４に示す。ポリ
シリコンの薄膜配線を負荷抵抗として用いたＳＲＡＭの
高抵抗負荷４トランジスタセルでは、一般に、電源電圧
ラインＶcc、負荷抵抗Ｒ1 、Ｒ2 及びコンタクト部であ
るノード３０、３１の部分を全て同一のポリシリコン薄
膜で構成する。即ち、同じポリシリコン薄膜１０３を、
不純物濃度の違いにより、高抵抗部分である負荷抵抗Ｒ
1 、Ｒ2 の部分（図中、破線で挟まれた部分）と、低抵
抗部分である電源電圧ラインＶcc及びノード３０、３１
の部分に分けて用いる。図中、Ｃ1 、Ｃ2 は夫々コンタ
クトホールである。
1 、Ｒ2 の部分の概略的な平面構造を図４に示す。ポリ
シリコンの薄膜配線を負荷抵抗として用いたＳＲＡＭの
高抵抗負荷４トランジスタセルでは、一般に、電源電圧
ラインＶcc、負荷抵抗Ｒ1 、Ｒ2 及びコンタクト部であ
るノード３０、３１の部分を全て同一のポリシリコン薄
膜で構成する。即ち、同じポリシリコン薄膜１０３を、
不純物濃度の違いにより、高抵抗部分である負荷抵抗Ｒ
1 、Ｒ2 の部分（図中、破線で挟まれた部分）と、低抵
抗部分である電源電圧ラインＶcc及びノード３０、３１
の部分に分けて用いる。図中、Ｃ1 、Ｃ2 は夫々コンタ
クトホールである。
【０００５】図４のＶ−Ｖ線断面図である図５を参照し
て従来のこの部分の製造方法を説明すると、まず、半導
体シリコン基板１０１上に層間絶縁膜１０２を形成した
後、その上にポリシリコン薄膜１０３を例えば５００〜
２０００Å程度の膜厚に形成する。
て従来のこの部分の製造方法を説明すると、まず、半導
体シリコン基板１０１上に層間絶縁膜１０２を形成した
後、その上にポリシリコン薄膜１０３を例えば５００〜
２０００Å程度の膜厚に形成する。
【０００６】次に、このポリシリコン薄膜１０３のう
ち、低抵抗が必要な部分１０３ａ以外の部分１０３ｂを
イオン注入マスク１０４で覆い、このポリシリコン薄膜
１０３の低抵抗部分１０３ａにのみ例えばリンイオン又
はヒ素イオン１１２をイオン注入して、その部分を低抵
抗化する。これにより、ポリシリコン薄膜１０３の低抵
抗部分１０３ａが夫々電源電圧ラインＶcc及びノード３
０、３１の部分となり、それらの間に位置する高抵抗部
分１０３ｂが負荷抵抗Ｒ1 、Ｒ2 となる。
ち、低抵抗が必要な部分１０３ａ以外の部分１０３ｂを
イオン注入マスク１０４で覆い、このポリシリコン薄膜
１０３の低抵抗部分１０３ａにのみ例えばリンイオン又
はヒ素イオン１１２をイオン注入して、その部分を低抵
抗化する。これにより、ポリシリコン薄膜１０３の低抵
抗部分１０３ａが夫々電源電圧ラインＶcc及びノード３
０、３１の部分となり、それらの間に位置する高抵抗部
分１０３ｂが負荷抵抗Ｒ1 、Ｒ2 となる。
【０００７】
【発明が解決しようとする課題】上述した従来のＳＲＡ
Ｍのメモリセル構造では、特に、電源電圧ラインＶccを
構成するポリシリコン配線膜と高抵抗負荷を構成するポ
リシリコン膜とを同一のポリシリコン薄膜で構成し、電
源電圧ラインＶccの部分に選択的に高濃度に不純物を導
入することにより、その部分の低抵抗化を図っている。
しかしながら、単に電源電圧ラインＶccの部分の不純物
濃度を調整することによってその部分の低抵抗化を図ろ
うとしても、その部分は元々ポリシリコンの薄膜である
ため、そのシート抵抗を４００〜７００Ω／□以下には
することができず、このため、アクセススピードが遅い
という問題があった。
Ｍのメモリセル構造では、特に、電源電圧ラインＶccを
構成するポリシリコン配線膜と高抵抗負荷を構成するポ
リシリコン膜とを同一のポリシリコン薄膜で構成し、電
源電圧ラインＶccの部分に選択的に高濃度に不純物を導
入することにより、その部分の低抵抗化を図っている。
しかしながら、単に電源電圧ラインＶccの部分の不純物
濃度を調整することによってその部分の低抵抗化を図ろ
うとしても、その部分は元々ポリシリコンの薄膜である
ため、そのシート抵抗を４００〜７００Ω／□以下には
することができず、このため、アクセススピードが遅い
という問題があった。
【０００８】そこで、本発明の目的は、同一のポリシリ
コン薄膜で構成された負荷抵抗部分の高抵抗を維持した
状態で電源電圧ラインの部分の抵抗を下げることによ
り、アクセススピードの速いメモリセル構造を有するＳ
ＲＡＭ等の半導体記憶装置の製造方法を提供することで
ある。
コン薄膜で構成された負荷抵抗部分の高抵抗を維持した
状態で電源電圧ラインの部分の抵抗を下げることによ
り、アクセススピードの速いメモリセル構造を有するＳ
ＲＡＭ等の半導体記憶装置の製造方法を提供することで
ある。
【０００９】
【課題を解決するための手段】上述した課題を解決する
ために、本発明では、電源配線とこの電源配線に接続さ
れた高抵抗負荷配線とが同一の多結晶シリコン膜で構成
された構造のメモリセルを有する半導体記憶装置の製造
方法において、半導体基板上に形成された絶縁膜上に、
前記電源配線及び前記高抵抗負荷配線となる多結晶シリ
コン膜をパターン形成する工程と、この多結晶シリコン
膜の前記電源配線となる部分に高濃度に不純物を導入す
る工程と、前記多結晶シリコン膜の上の全面に金属膜又
は金属シリサイド膜を形成する工程と、前記高抵抗負荷
配線の部分の上の前記金属膜又は金属シリサイド膜を除
去する工程とを設けている。
ために、本発明では、電源配線とこの電源配線に接続さ
れた高抵抗負荷配線とが同一の多結晶シリコン膜で構成
された構造のメモリセルを有する半導体記憶装置の製造
方法において、半導体基板上に形成された絶縁膜上に、
前記電源配線及び前記高抵抗負荷配線となる多結晶シリ
コン膜をパターン形成する工程と、この多結晶シリコン
膜の前記電源配線となる部分に高濃度に不純物を導入す
る工程と、前記多結晶シリコン膜の上の全面に金属膜又
は金属シリサイド膜を形成する工程と、前記高抵抗負荷
配線の部分の上の前記金属膜又は金属シリサイド膜を除
去する工程とを設けている。
【００１０】
【作用】本発明の半導体記憶装置の製造方法によれば、
電源配線と高抵抗負荷配線とを同一のポリシリコン薄膜
で構成しても、金属膜又は金属シリサイド膜を上に残し
た電源配線の部分は例えばシート抵抗を５〜１５Ω／□
程度にまで低抵抗化することが可能になり、アクセスス
ピードの高速化を図ることができる。一方、高抵抗負荷
配線の部分は例えば数ＧΩ〜数ＴΩ／□の高い抵抗のま
まで使用することができる。
電源配線と高抵抗負荷配線とを同一のポリシリコン薄膜
で構成しても、金属膜又は金属シリサイド膜を上に残し
た電源配線の部分は例えばシート抵抗を５〜１５Ω／□
程度にまで低抵抗化することが可能になり、アクセスス
ピードの高速化を図ることができる。一方、高抵抗負荷
配線の部分は例えば数ＧΩ〜数ＴΩ／□の高い抵抗のま
まで使用することができる。
【００１１】
【実施例】以下、本発明を一実施例につき図１及び図２
を参照して説明する。
を参照して説明する。
【００１２】図１は、本発明の一実施例によるＳＲＡＭ
の高抵抗負荷４トランジスタセルの負荷抵抗部分及びそ
の前後部分を製造工程順に示す断面図であり、この断面
は、図２に示す平面構造のＩ−Ｉ線に沿ったものであ
る。一方、図２は、従来の図４に対応する概略平面図で
あり、図４と対応する部分には同一の符号を付し、その
説明を省略する。
の高抵抗負荷４トランジスタセルの負荷抵抗部分及びそ
の前後部分を製造工程順に示す断面図であり、この断面
は、図２に示す平面構造のＩ−Ｉ線に沿ったものであ
る。一方、図２は、従来の図４に対応する概略平面図で
あり、図４と対応する部分には同一の符号を付し、その
説明を省略する。
【００１３】まず、図１（ａ）に示すように、半導体シ
リコン基板１上の図外の部分に素子分離領域を形成し、
更に、この素子分離領域で囲まれた図外の能動領域にト
ランジスタ等の必要な素子を形成した後、この半導体シ
リコン基板１上に層間絶縁膜２を形成する。
リコン基板１上の図外の部分に素子分離領域を形成し、
更に、この素子分離領域で囲まれた図外の能動領域にト
ランジスタ等の必要な素子を形成した後、この半導体シ
リコン基板１上に層間絶縁膜２を形成する。
【００１４】しかる後、ＣＶＤ法を用いてポリシリコン
薄膜３を例えば５００〜２０００Å程度の膜厚に形成す
る。
薄膜３を例えば５００〜２０００Å程度の膜厚に形成す
る。
【００１５】この後、ポリシリコン薄膜３にＢ+ （ホウ
素イオン）１１を低濃度にイオン注入する。この時の条
件は、例えば、エネルギーが約３０〜５０ＫｅＶ、ドー
ズ量が１×１０12〜１×１０13／ｃｍ2 程度で良い。
素イオン）１１を低濃度にイオン注入する。この時の条
件は、例えば、エネルギーが約３０〜５０ＫｅＶ、ドー
ズ量が１×１０12〜１×１０13／ｃｍ2 程度で良い。
【００１６】次に、図１（ｂ）に示すように、ホトリソ
グラフィ技術を用いてホトレジストマスク４をパターン
形成した後、このホトレジストマスク４をイオン注入マ
スクとして用い、ポリシリコン薄膜３の低抵抗化したい
部分３ａにのみＡｓ+ （ヒ素イオン）１２を高濃度にイ
オン注入する。このヒ素イオン１２のイオン注入は、ポ
リシリコン薄膜３の低抵抗部分３ａ中での不純物濃度が
１×１０20〜１×１０ 21／ｃｍ3 程度になるような条件
で行えば良い。
グラフィ技術を用いてホトレジストマスク４をパターン
形成した後、このホトレジストマスク４をイオン注入マ
スクとして用い、ポリシリコン薄膜３の低抵抗化したい
部分３ａにのみＡｓ+ （ヒ素イオン）１２を高濃度にイ
オン注入する。このヒ素イオン１２のイオン注入は、ポ
リシリコン薄膜３の低抵抗部分３ａ中での不純物濃度が
１×１０20〜１×１０ 21／ｃｍ3 程度になるような条件
で行えば良い。
【００１７】次に、図１（ｃ）に示すように、ホトレジ
ストマスク４を除去した後、ポリシリコン薄膜３の全面
に、スパッタ法又はＣＶＤ法を用いて、金属シリサイド
膜５を形成する。この金属シリサイド膜５としては、例
えば、ＷＳｉ2 、ＭｏＳｉ2 又はＴｉＳｉ2 を１０００
〜３０００Å程度の膜厚に形成すれば良い。
ストマスク４を除去した後、ポリシリコン薄膜３の全面
に、スパッタ法又はＣＶＤ法を用いて、金属シリサイド
膜５を形成する。この金属シリサイド膜５としては、例
えば、ＷＳｉ2 、ＭｏＳｉ2 又はＴｉＳｉ2 を１０００
〜３０００Å程度の膜厚に形成すれば良い。
【００１８】この後、ホトリソグラフィ技術を用いてレ
ジストマスク６をパターン形成し、このレジストマスク
６が、ポリシリコン薄膜３の高抵抗部分３ｂの直上部分
にのみ開口を有するようにする。
ジストマスク６をパターン形成し、このレジストマスク
６が、ポリシリコン薄膜３の高抵抗部分３ｂの直上部分
にのみ開口を有するようにする。
【００１９】次に、このレジストマスク６の開口を通じ
てエッチングを行うことにより、図１（ｄ）に示すよう
に、ポリシリコン薄膜３の高抵抗部分３ｂの直上部分の
金属シリサイド膜のみを除去する。そして、レジスト膜
６の除去後に熱処理を行い、ポリシリコン薄膜３の低抵
抗部分３ａとその上の金属シリサイド膜５とを合金化し
てポリサイド膜とする。
てエッチングを行うことにより、図１（ｄ）に示すよう
に、ポリシリコン薄膜３の高抵抗部分３ｂの直上部分の
金属シリサイド膜のみを除去する。そして、レジスト膜
６の除去後に熱処理を行い、ポリシリコン薄膜３の低抵
抗部分３ａとその上の金属シリサイド膜５とを合金化し
てポリサイド膜とする。
【００２０】以上の工程により、図２に示すように、ポ
リシリコン薄膜３の高抵抗部分３ｂからなる負荷抵抗Ｒ
1 、Ｒ2 （斜線部分）と、ポリサイド膜となった電源電
圧ラインＶcc及びコンタクト部であるノード３０、３１
が形成される。
リシリコン薄膜３の高抵抗部分３ｂからなる負荷抵抗Ｒ
1 、Ｒ2 （斜線部分）と、ポリサイド膜となった電源電
圧ラインＶcc及びコンタクト部であるノード３０、３１
が形成される。
【００２１】なお、上述した実施例において、金属シリ
サイド膜５の代わりに金属膜を用いても良い。
サイド膜５の代わりに金属膜を用いても良い。
【００２２】
【発明の効果】本発明の半導体記憶装置の製造方法によ
れば、高密度に集積された高抵抗負荷４トランジスタセ
ルを有するＳＲＡＭ等の半導体記憶装置において、リー
ク電流が少なく、アクセススピードが速いデバイスを簡
単な方法で製造することができる。
れば、高密度に集積された高抵抗負荷４トランジスタセ
ルを有するＳＲＡＭ等の半導体記憶装置において、リー
ク電流が少なく、アクセススピードが速いデバイスを簡
単な方法で製造することができる。
【図１】本発明の一実施例によるＳＲＡＭの高抵抗負荷
４トランジスタセルの負荷抵抗部分及びその前後部分を
製造工程順に示す断面図であり、この断面は、図２に示
す平面構造のＩ−Ｉ線に沿ったものである。
４トランジスタセルの負荷抵抗部分及びその前後部分を
製造工程順に示す断面図であり、この断面は、図２に示
す平面構造のＩ−Ｉ線に沿ったものである。
【図２】本発明の一実施例によるＳＲＡＭの高抵抗負荷
４トランジスタセルの負荷抵抗部分、電源電圧ライン及
びコンタクト部を示す概略平面図である。
４トランジスタセルの負荷抵抗部分、電源電圧ライン及
びコンタクト部を示す概略平面図である。
【図３】ＳＲＡＭの高抵抗負荷４トランジスタセルの等
価回路である。
価回路である。
【図４】従来のＳＲＡＭの高抵抗負荷４トランジスタセ
ルの負荷抵抗部分、電源電圧ライン及びコンタクト部を
示す概略平面図である。
ルの負荷抵抗部分、電源電圧ライン及びコンタクト部を
示す概略平面図である。
【図５】従来のＳＲＡＭの高抵抗負荷４トランジスタセ
ルの負荷抵抗部分及びその前後部分の製造方法を示す断
面図である。
ルの負荷抵抗部分及びその前後部分の製造方法を示す断
面図である。
１ 半導体シリコン基板 ２ 絶縁膜 ３ ポリシリコン薄膜 ３ａ 低抵抗部分 ３ｂ 高抵抗部分 ５ 金属シリサイド膜 ３０、３１ ノード Ｖcc 電源電圧ライン Ｒ1 、Ｒ2 負荷抵抗 Ｃ1 、Ｃ2 コンタクトホール
Claims (1)
- 【請求項１】 電源配線とこの電源配線に接続された高
抵抗負荷配線とが同一の多結晶シリコン膜で構成された
構造のメモリセルを有する半導体記憶装置の製造方法に
おいて、 半導体基板上に形成された絶縁膜上に、前記電源配線及
び前記高抵抗負荷配線となる多結晶シリコン膜をパター
ン形成する工程と、 この多結晶シリコン膜の前記電源配線となる部分に高濃
度に不純物を導入する工程と、 前記多結晶シリコン膜の上の全面に金属膜又は金属シリ
サイド膜を形成する工程と、 前記高抵抗負荷配線の部分の上の前記金属膜又は金属シ
リサイド膜を除去する工程とを有することを特徴とする
半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3359673A JPH05183130A (ja) | 1991-12-27 | 1991-12-27 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3359673A JPH05183130A (ja) | 1991-12-27 | 1991-12-27 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183130A true JPH05183130A (ja) | 1993-07-23 |
Family
ID=18465709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3359673A Withdrawn JPH05183130A (ja) | 1991-12-27 | 1991-12-27 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183130A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0766293A3 (ja) * | 1995-09-28 | 1997-04-16 | Sgs Thomson Microelectronics | |
| US6667523B2 (en) * | 1999-06-23 | 2003-12-23 | Intersil Americas Inc. | Highly linear integrated resistive contact |
-
1991
- 1991-12-27 JP JP3359673A patent/JPH05183130A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0766293A3 (ja) * | 1995-09-28 | 1997-04-16 | Sgs Thomson Microelectronics | |
| US6667523B2 (en) * | 1999-06-23 | 2003-12-23 | Intersil Americas Inc. | Highly linear integrated resistive contact |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |