JPH05183273A - Multilayer wiring board and manufacture thereof and elecronic device using the same - Google Patents
Multilayer wiring board and manufacture thereof and elecronic device using the sameInfo
- Publication number
- JPH05183273A JPH05183273A JP2235621A JP23562190A JPH05183273A JP H05183273 A JPH05183273 A JP H05183273A JP 2235621 A JP2235621 A JP 2235621A JP 23562190 A JP23562190 A JP 23562190A JP H05183273 A JPH05183273 A JP H05183273A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- wiring board
- impedance matching
- resistor
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Non-Adjustable Resistors (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】 電子出願以前の出願であるので 要約・選択図及び出願人の識別番号は存在しない。(57) [Summary] Because it is an application before electronic filing There is no summary / selection drawing and applicant identification number.
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は計算機や通信機器等に用いる薄膜多 層回路とその製造方法に係り、とくに終端抵抗 素子として用いる抵抗体パターンの構造とその 製造方法に関する。Description: TECHNICAL FIELD The present invention relates to a thin film multilayer circuit used in a computer, a communication device, etc. and a method for manufacturing the same, and in particular, a structure of a resistor pattern used as a termination resistance element and a method for manufacturing the same. Regarding
［従来技術］ 近年の計算機や通信機等の分野ではとくに高 速、高集積化の要求が強まり、これにしたがっ て、超高速のＬＳＩを搭載した多層回路基板（ マルチチップモジュール）の開発が進められて いる。 [Prior Art] In recent years, particularly in the fields of computers and communication devices, there is an increasing demand for high speed and high integration, and accordingly, development of multi-layer circuit boards (multi-chip modules) equipped with ultra-high-speed LSI is proceeding. It has been done.
上記計算機や通信機用回路では第６図に示す ように、信号の伝送単位回路毎の信号ピン５１ 〜５ｎと終端電位線４１間にそれぞれ終端抵抗 ６１〜６ｎを接続してそれぞれのインピーダン スの整合を取り信号の反射を防止するようにし ていた。 As shown in FIG. 6, in the circuit for the computer and the communication device, the terminating resistors 61 to 6n are connected between the signal pins 51 to 5n and the terminating potential line 41 for each signal transmission unit circuit to connect the impedances of the respective impedances. They were matched to prevent signal reflection.
上記従来の多層回路基板における終端抵抗素 子は、日経マイクロデバイス誌１９８９年１２ 月号、第５６〜６０頁に記載のように、基板表 面上に設けられ、上記各回路の信号ピンおよび 終端電位端子と終端抵抗素子間は配線パターン により接続されるようになっていた。これはＬ ＳＩ素子等も上記基板表面上に取付けられるた め、その信号端子や終端電位端子に終端抵抗を 接続し易いためである。 The terminating resistance element in the conventional multilayer circuit board is provided on the surface of the board as described in Nikkei Microdevice magazine December 1989 issue, pp. The potential terminal and the terminating resistance element were connected by a wiring pattern. This is because the LSI element and the like are also mounted on the surface of the substrate, so that it is easy to connect the terminating resistor to the signal terminal and the terminating potential terminal.
また、特開昭５８−２０７６９３号公報では 絶縁基板の層間に抵抗体を設けた後、絶縁基板 の表面に絶縁性接着剤層を塗布して電路パター ンを設け、これらの電路パターンと上記抵抗体 間をスルーホールメッキ導体により接続するよ うにしていた。 Further, in Japanese Patent Application Laid-Open No. 58-207693, after a resistor is provided between layers of an insulating substrate, an insulating adhesive layer is applied to the surface of the insulating substrate to provide an electric path pattern. The bodies were connected by through-hole plated conductors.
［発明が解決しようとする課題］ 上記従来技術では、信号端子（信号配線パタ ーン）や終端電位端子（終端電位パターン）等 が基板の表面部に設けられ、また、上記基板表 面上には多数の回路部品が搭載されるので終端 抵抗を信号端子や終端電位端子の間近に設ける ことができず接続用配線パターンを必要として いた。 [Problems to be Solved by the Invention] In the above-mentioned conventional technique, signal terminals (signal wiring patterns), terminal potential terminals (terminal potential patterns), etc. are provided on the surface of the substrate, and on the surface of the substrate. Since a large number of circuit components are mounted, the terminal resistance could not be provided near the signal terminal or terminal potential terminal, and a connection wiring pattern was required.
このため、上記接続用配線パターンのインピ ーダンスが各終端抵抗体の抵抗値に加算され、 整合条件が崩れ、信号の反射が発生するという 問題があった。 Therefore, there is a problem that the impedance of the connection wiring pattern is added to the resistance value of each terminating resistor, the matching condition is broken, and signal reflection occurs.
上記整合条件の崩れは原理的に、終端抵抗素 子を回路の信号端子と終端電位端子にじかに接 続することが出来れば防止することができる。 In principle, the collapse of the matching condition can be prevented if the terminating resistor element can be directly connected to the signal terminal and the terminating potential terminal of the circuit.
しかしながら、第６図に示したように終端電 位線には複数の終端抵抗が接続されるので、終 端電位線を各終端抵抗の端子位置まで引き回す 必要があり、必然的にその配線インピーダンス が発生して整合条件を損なうのである。さらに、 上記配線インピーダンスには各回路の信号電流 が流れるのでクロストークが発生するという問 題も伴う。 However, as shown in Fig. 6, since a plurality of terminating resistors are connected to the terminating potential line, it is necessary to route the terminating potential line to the terminal position of each terminating resistor. It occurs and impairs the matching condition. Furthermore, since the signal current of each circuit flows through the wiring impedance, there is a problem that crosstalk occurs.
さらに、上記各配線面上に終端抵抗を設ける ようにするとその面に他の回路部品を実装する 面積が減少するという問題も伴う。 Furthermore, if a terminating resistor is provided on each wiring surface, there is a problem that the area for mounting other circuit components on the surface is reduced.
本発明の目的は、上記整合条件の崩れを防止 し、信号の反射が発生することがなく、また部 品の実装密度を高めることの出来る薄膜多層回 路とその製造方法ならびにそれを用いた電子装 置する提供することにある。 It is an object of the present invention to prevent the collapse of the above matching conditions, to prevent signal reflection, and to increase the packaging density of components, a thin film multilayer circuit, a manufacturing method thereof, and an electronic device using the same. It is to provide equipment.
［課題を解決するための手段］ 本発明では上記課題を解決するために、セラ ミック多層配線基板の表面に絶縁層と配線パタ ーン層を多層に積層した薄膜層部を備え、上記 薄膜層部の上に集積回路チップやその他の回路 部品を搭載するようにした多層回路基板におい て、上記集積回路チップやその他の回路部品の インピーダンス整合用抵抗体を上記薄膜層部内 に設け、さらに上記集積回路チップやその他の 回路部品のインピーダンス整合用端子の少なく とも一方を上記セラミック多層配線基板内の配 線パターン層の少なくとも一つに接続し、上記 セラミック多層配線基板内の配線パターン層と 上記各インピーダンス整合用抵抗体の一方の電 極間をスルーホール導体により接続するように する。 [Means for Solving the Problems] In order to solve the above problems, the present invention includes a thin film layer portion in which an insulating layer and a wiring pattern layer are laminated in multiple layers on the surface of a ceramic multilayer wiring board. In a multi-layer circuit board in which an integrated circuit chip and other circuit parts are mounted on the part, a resistor for impedance matching of the integrated circuit chip and other circuit parts is provided in the thin film layer part, and At least one of the impedance matching terminals of the circuit chip and other circuit components is connected to at least one of the wiring pattern layers in the ceramic multilayer wiring board, and the wiring pattern layer in the ceramic multilayer wiring board and each impedance Connect one electrode of the matching resistor with a through-hole conductor.
さらに、上記インピーダンス整合用抵抗体を 中心孔を有する円形形状に生成し、上記スルー ホール導体を上記中心孔部に設けた電極部に接 続するようにする。 Further, the impedance matching resistor is formed in a circular shape having a central hole, and the through-hole conductor is connected to the electrode portion provided in the central hole portion.
また、上記インピーダンス整合用抵抗体を平 行電極部を備えた矩形状に生成し、上記スルー ホール導体を上記平行電極部の一方の電極部に 接続するようにする。 Further, the impedance matching resistor is formed in a rectangular shape having a flat electrode portion, and the through-hole conductor is connected to one electrode portion of the parallel electrode portion.
さらに、上記薄膜層部の絶縁層を有機絶縁材 で構成するか、または、有機絶縁材と無機絶縁 材による少なくとも２層の構造とするようにす る。そして、上記薄膜層部の絶縁層を有機絶縁 材と無機絶縁材よりなる少なくとも２層の構造 とする場合には、上記無機絶縁材よりなる絶縁 層の厚みを２０ないし１０μｍとする。 Further, the insulating layer of the thin film layer portion is made of an organic insulating material, or has a structure of at least two layers of an organic insulating material and an inorganic insulating material. When the insulating layer of the thin film layer portion has a structure of at least two layers made of an organic insulating material and an inorganic insulating material, the thickness of the insulating layer made of the inorganic insulating material is 20 to 10 μm.
さらに、上記インピーダンス整合用抵抗体を 構成する抵抗体層をＣｒ，Ｔｉ，Ｎｉ，Ｗ，Ｚ ｒ，Ｔａ，Ｈｆ，およびＭｏの中の少なくとも 一つとＳｉ，および酸素を含む組成とするよう にし、上記抵抗体層の厚みを１０ないし１００ ０ｎｍとする。 Further, the resistor layer constituting the impedance matching resistor is made to have a composition containing at least one of Cr, Ti, Ni, W, Zr, Ta, Hf, and Mo, Si, and oxygen. The thickness of the resistor layer is 10 to 1000 nm.
また、上記インピーダンス整合用抵抗体層と その電極部を上記薄膜層部内の絶縁層上に順次 連続して薄膜成膜したのちに所定の形状に整形 し、次いで上記絶縁層に上記インピーダンス整 合用抵抗体の電極部に接続するためのスルーホ ール導体孔を成形するようにする。 Further, the impedance matching resistor layer and its electrode part are successively and continuously formed into thin films on the insulating layer in the thin film layer part, and then shaped into a predetermined shape, and then the impedance matching resistor is formed on the insulating layer. Be sure to form through-hole conductor holes for connecting to body electrodes.
［作用］ 以上のように構成した本発明の多層配線基板 装置とその製造方法ならびにそれを用いた電子 装置は、多層配線基板装置を用いた計算機、通 信機器等の電子装置回路内の複数のインピーダ ンス整合用抵抗体を、上記電子装置回路内のイ ンピーダンス整合用端子部に近接する位置に配 置することができるので布線インピーダンス値 を低減し、回路の整合条件を向上することがで き、さらに、実装密度も高めることもできる。 [Operation] The multilayer wiring board device of the present invention configured as described above, the method for manufacturing the same, and the electronic device using the same are provided in a plurality of electronic device circuits such as computers and communication devices using the multilayer wiring substrate device. Since the impedance matching resistor can be placed at a position close to the impedance matching terminal in the electronic device circuit, it is possible to reduce the wiring impedance value and improve the circuit matching condition. In addition, the packaging density can be increased.
［実施例］ 第１図は本発明による上記終端抵抗を内蔵し た薄膜多層回路基板の断面図である。セラミッ ク多層基板２の第１〜４層である２１〜２４が 順次積層され、各層の上には配線層８１〜８３ が設けられ、各配線層８１〜８３にはスルーホ ール導体３１〜３３が接続されている。 [Embodiment] FIG. 1 is a cross-sectional view of a thin film multilayer circuit board incorporating the above-mentioned termination resistor according to the present invention. First to fourth layers 21 to 24 of the ceramic multilayer substrate 2 are sequentially laminated, wiring layers 81 to 83 are provided on the respective layers, and through hole conductors 31 to 33 are provided on the respective wiring layers 81 to 83. Are connected.
第１層２１の上には第１絶縁層９１を介して 上記終端抵抗素子であるドーナツ状の薄膜抵抗 ６が設けられている。薄膜抵抗６の内周部と外 周部にはそれぞれ電極７１と７２が設けられ、 各配線パターン８によりスルーホール導体３１ および３３に接続されている。 The doughnut-shaped thin film resistor 6, which is the terminating resistor element, is provided on the first layer 21 via the first insulating layer 91. Electrodes 71 and 72 are provided on the inner peripheral portion and the outer peripheral portion of the thin film resistor 6, respectively, and are connected to the through-hole conductors 31 and 33 by the respective wiring patterns 8.
また、第１絶縁層９１の上には第２ないし第 ４の絶縁層９２〜９４が順次積層され、スルー ホール導体３２は上記各絶縁層上の各配線パタ ーン８およびはんだ用電極１０、はんだ１１を 介してＬＳＩチップ１２に接続されている。 Further, second to fourth insulating layers 92 to 94 are sequentially laminated on the first insulating layer 91, and the through-hole conductor 32 includes the wiring patterns 8 and the solder electrodes 10 on the insulating layers. It is connected to the LSI chip 12 via the solder 11.
上記第１図の薄膜多層回路の特徴は、各薄膜 抵抗を最も望ましい位置に自由に配置出来る点 である。この最も望ましい位置とは第６図に示 した信号ピン５１〜５ｎのそれぞれに最も近い 位置のことである。第１図では配線層８１が信 号端子に該当し、薄膜抵抗６の外周側電極７２ がこの位置に近く置かれてスルーホール導体３ １により配線層８１に接続されている。スルー ホール導体３１は信号ピン位置に近い位置に自 由に立てることができ、また配線層８１は層間 配線層なのでその面積を広く設定できるので信 号ピンと薄膜抵抗間の布線インピーダンス値を 実用上無視できる程度に低くすることができる。 The feature of the thin film multilayer circuit of FIG. 1 is that each thin film resistor can be freely arranged at the most desirable position. This most desirable position is the position closest to each of the signal pins 51 to 5n shown in FIG. In FIG. 1, the wiring layer 81 corresponds to a signal terminal, and the outer peripheral side electrode 72 of the thin film resistor 6 is placed near this position and connected to the wiring layer 81 by the through hole conductor 31. The through-hole conductor 31 can be freely placed near the signal pin position, and since the wiring layer 81 is an interlayer wiring layer, its area can be set wide, so that the wiring impedance value between the signal pin and the thin film resistor is practically used. It can be lowered to a negligible level.
また、上記信号端子が例えば第１絶縁層９１ の表面に存在するときは、これと上記外周側電 極間７２間を配線パターンにより直接接続す るようにする。 Further, when the signal terminal is present on the surface of the first insulating layer 91, for example, it is directly connected to the outer peripheral side electrode 72 by a wiring pattern.
また、第６図に示した終端位置線４１には配 線層８３が該当する。配線層８３はスルーホー ル導体３１、３２や他の配線パターン等を避け て第２層２２の表面部の広い面積を占有して設 けるようにするのでその布線インピーダンス成 分を無視できる程度に低くすることができる。 The wiring layer 83 corresponds to the terminal position line 41 shown in FIG. The wiring layer 83 is arranged so as to occupy a large area on the surface of the second layer 22 while avoiding the through hole conductors 31, 32 and other wiring patterns, so that the wiring impedance component can be ignored. Can be lowered.
以上により、本発明では広い面積を占有でき る層間配線層を用い、これらとセラミック多層 基板表面部の所定の位置に設けた薄膜抵抗であ る終端抵抗間をスルーホール導体により接続す るので、回路の信号端子と終端電位端子間に終 端抵抗をじかに接続したことと等価な状態を得 ることができるのである。この結果、各終端抵 抗の整合性が良好に保たれ、また、回路間のク ロストークが低減することができる。 As described above, in the present invention, since the inter-layer wiring layer that can occupy a large area is used and these are connected to the terminating resistor which is the thin film resistor provided at the predetermined position on the surface of the ceramic multilayer substrate by the through-hole conductor, It is possible to obtain a state equivalent to connecting a terminal resistor directly between the signal terminal and the terminal potential terminal of the circuit. As a result, the matching of the termination resistors can be kept good, and the crosstalk between the circuits can be reduced.
第２図は第１図における薄膜抵抗６の拡大図 であり、斜線でハッチして示した形状は薄膜抵 抗６の上面形状である。薄膜抵抗６はドーナツ 状に成形され、その内周部と外周部の電極７１ と７２はそれぞれ配線パターン８を介してスル ーホール導体３１および３３に接続されている。 FIG. 2 is an enlarged view of the thin film resistor 6 in FIG. 1, and the hatched shape is the top surface shape of the thin film resistor 6. The thin film resistor 6 is formed in a donut shape, and the electrodes 71 and 72 on the inner peripheral portion and the outer peripheral portion thereof are connected to the through-hole conductors 31 and 33 through the wiring pattern 8, respectively.
薄膜抵抗６の内周部電極７１の寸法はとくに 微小なものとなるから、その接続には上記のよ うにスルーホール導体３３を用いるのが最も確 実な方法になるのである。 Since the size of the inner peripheral electrode 71 of the thin film resistor 6 is extremely small, the most reliable method is to use the through hole conductor 33 as described above for the connection.
終端抵抗としてこのように円形形状の抵抗体 を用いるとその抵抗値のバラツキを従来の矩形 形状の抵抗体に較べて少なくすることができる。 When such a circular resistor is used as the terminating resistor, the variation in the resistance value can be reduced as compared with the conventional rectangular resistor.
例えば、従来の矩形形状の抵抗体ではその抵抗 値バラツキを１０％未満に抑えることは困難で あるのにたいし、上記円形の抵抗体では８％以 下の値が容易に得られる。 For example, it is difficult to suppress the variation in resistance value of the conventional rectangular resistor to less than 10%, but it is easy to obtain the value of 8% or less for the circular resistor.
次に上記本発明の薄膜多層基板の製造方法に つき説明する。 Next, the method for manufacturing the thin film multilayer substrate of the present invention will be described.
セラミック多層基板２をアルコール系溶剤に より超音波洗浄後、その表面にポリイミドワニ スを滴下して回転塗布し、３５０〜４００℃の 温度で硬化して第１絶縁層９１を生成する。 After ultrasonically cleaning the ceramic multilayer substrate 2 with an alcohol solvent, polyimide varnish is dropped on the surface of the ceramic multilayer substrate 2 and spin coated, and cured at a temperature of 350 to 400 ° C. to form the first insulating layer 91.
次いで、薄膜抵抗６の層と電極７１と７２の 層を連続成膜する。この連続成膜により電極と 薄膜抵抗層との接触抵抗値を低減することがで き、次のエッチング処理が容易になる。 Next, the layer of the thin film resistor 6 and the layers of the electrodes 71 and 72 are continuously formed. By this continuous film formation, the contact resistance value between the electrode and the thin film resistance layer can be reduced, and the next etching process becomes easy.
薄膜抵抗６をドーナツ状にすると矩形形状の 場合に較べて抵抗値が下がるので、上記薄膜抵 抗層の固有抵抗率を例えば５ｍΩ・ｃｍ程度の 高い値にする必要がある。さもないと上記ドー ナツの大きさが大きくなってしまう。また、そ の薄膜は機械的強度、膜応力、成膜速度を勘案 すると１０〜１０００ｎｍの範囲が現実的であ るが、実用上は１００〜５００ｎｍとするのが よい。 If the thin-film resistor 6 is formed in a donut shape, its resistance value is lower than that in the case of a rectangular shape. Therefore, it is necessary to set the specific resistance of the thin-film resistance layer to a high value, for example, about 5 mΩ · cm. Otherwise, the size of the donut will increase. Further, the thickness of the thin film is practically in the range of 10 to 1000 nm in consideration of the mechanical strength, film stress and film forming rate, but in practice it is preferably 100 to 500 nm.
このため、上記薄膜抵抗層をＣｒ，Ｓｉ及び 酸素、またはＣｒにＴｉ，Ｎｉ，Ｍｏ，Ｚｒ， Ｈｆ，Ｔａ，Ｗおよび酸素等を適宜加えた組成 として生成するようにする。 Therefore, the thin-film resistance layer is formed to have a composition in which Cr, Si and oxygen, or Cr, Ti, Ni, Mo, Zr, Hf, Ta, W and oxygen are appropriately added.
上記薄膜抵抗層と電極の成膜後、フォトリソ 工程によりこれらを順次エッチングし、不要部 分を除去する。 After the thin film resistance layer and the electrode are formed, they are sequentially etched by a photolithography process to remove unnecessary portions.
次に、フォトエッチング工程により第１絶縁 層にスルーホールを形成する。このスルーホー ル形成後に上記薄膜抵抗層を生膜すると薄膜抵 抗体がスルーホール内に堆積するという問題が 生じる。 Next, a through hole is formed in the first insulating layer by a photo etching process. If the thin film resistance layer is formed after the formation of the through hole, there arises a problem that the thin film antibody is deposited in the through hole.
Ａｌスパッタリング法等によりＡｌ等と金属 膜からなる配線膜を成膜し、フォトエッチング 工程により配線パターン８と電極７１，７２を 整形する。このときスルーホールの穴埋めも同 時に行う。なお、上記Ａｌ材の代わりにＣｕや Ａｕ等を用いることもできる。 A wiring film made of Al or the like and a metal film is formed by an Al sputtering method or the like, and the wiring pattern 8 and the electrodes 71 and 72 are shaped by a photoetching process. At this time, the through holes are also filled at the same time. Note that Cu, Au, or the like can be used instead of the Al material.
以上のようにして薄膜抵抗体６を形成後、第 ２〜４絶縁層や層間の配線パターン８等を順次 生成する。 After the thin film resistor 6 is formed as described above, the second to fourth insulating layers and the wiring pattern 8 between the layers are sequentially generated.
第３図は上記薄膜抵抗体の他の形成法を説明 する図である。 FIG. 3 is a diagram for explaining another method of forming the thin film resistor.
第２図では第１絶縁層９１としてポリイミド 材を用いたが、ポリイミド材は高温に弱く、変 形やクラック等が発生しやすいという問題があ る。これらはとくに内周部に発生しやすい。例 えば４００℃という高温度で薄膜抵抗材を熱処 理すると、抵抗値は１０％程度増加し、場合に よっては膜膨れが発生する。 In FIG. 2, a polyimide material is used as the first insulating layer 91, but the polyimide material has a problem that it is susceptible to high temperatures and deformation or cracks are likely to occur. These are particularly likely to occur in the inner peripheral portion. For example, when a thin film resistance material is heat-treated at a high temperature of 400 ° C., the resistance value increases by about 10%, and in some cases film swelling occurs.
このため、第３図では上記第２図におけるポ リイミドワニスを回転塗布、硬化後に、スパッ タリング法により無機絶縁膜９としてＳｉ薄膜 を成膜するようにする。これにより上記薄膜抵 抗値の増加を０．５％に低減することができ、 さらに上記膜膨れの発生も防止できる。さらに、 前記薄膜抵抗値のバラツキ値８％も５％に低下 する。 Therefore, in FIG. 3, after the polyimide varnish shown in FIG. 2 is spin-coated and cured, a Si thin film is formed as the inorganic insulating film 9 by the sputtering method. As a result, the increase in the thin film resistance value can be reduced to 0.5%, and the film swelling can be prevented. Further, the variation value 8% of the thin film resistance value is also reduced to 5%.
上記無機絶縁膜９の材料としては、ふっ酸系 溶液によるウエットエッチング、或いはフッ素 化合物気体を含むプラズマによりドライエッチ ングのできるシリコン膜、シリコン酸化膜、シ リコン窒化膜、タンタル酸化膜、チタン酸化膜 モリブテン酸化膜等の中から選ぶのが効果的で ある。さらに、上記無機絶縁膜の膜応力等を考 えて上記無機絶縁膜の厚みを２０ｎｍないし１ ０μｍとするのが効果的である なお、上記薄膜抵抗６の内周部のスルーホー ルの成生に際しては第３図に示すように、第１ 絶縁層９１、から無機絶縁膜９、薄膜抵抗層６ に向かって各スルーホール孔の径が順次若干大 きくなるように設定すると、配線パターン８の スルーホール内部における付き廻りが良くなり 段切れやマイグレーション等による欠陥を防止 ことができる。 As a material of the inorganic insulating film 9, a silicon film, a silicon oxide film, a silicon nitride film, a tantalum oxide film, a titanium oxide film which can be wet-etched with a hydrofluoric acid-based solution or dry-etched with plasma containing a fluorine compound gas. It is effective to choose from molybdenum oxide films. Further, it is effective to set the thickness of the inorganic insulating film to 20 nm to 10 μm in consideration of the film stress of the inorganic insulating film, etc. When the through hole is formed in the inner peripheral portion of the thin film resistor 6, As shown in FIG. 3, when the diameters of the through holes are sequentially increased from the first insulating layer 91 to the inorganic insulating film 9 and the thin film resistance layer 6, the through holes of the wiring pattern 8 are formed. The internal contact is improved, and defects due to step breakage and migration can be prevented.
第４図および第６図は薄膜抵抗の形状を上記 円形から矩形に変えた場合の本発明の薄膜多層 基板の断面を示す図である。スルーホール導体 ３１と３３は間に配線パターン８を介して第５ 図に示すような矩形の薄膜抵抗６０が接続され ている。円形の抵抗薄膜６と較べて抵抗値のバ ラツキ幅が増加する点を除き、第１〜３図にて 説明したような効果と全く同一の効果が得られ る。 4 and 6 are cross-sectional views of the thin film multilayer substrate of the present invention when the shape of the thin film resistor is changed from the circular shape to the rectangular shape. A rectangular thin film resistor 60 as shown in FIG. 5 is connected between the through-hole conductors 31 and 33 via a wiring pattern 8. The same effect as described with reference to FIGS. 1 to 3 is obtained except that the variation width of the resistance value is larger than that of the circular resistive thin film 6.
［発明の効果］ 本発明によれば、多層配線基板装置を用いた 計算機、通信機器等の電子装置回路内の複数の インピーダンス整合用抵抗体を上記多層配線基 板表面部の薄膜多層回路部内の上記電子装置回 路内のインピーダンス整合用端子部に近接する 位置に設け、さらに、上記端子部との接続を上 記多層配線基板のセラミック多層部内の配線層 とスルーホール導体により行うので、布線イン ピーダンス値を低減し、回路の整合条件を向上 し信号の反射やクロストーク等を低減すること が出来る。 [Effects of the Invention] According to the present invention, a plurality of impedance matching resistors in an electronic device circuit such as a computer or a communication device using a multilayer wiring board device are provided in the thin film multilayer circuit portion on the surface portion of the multilayer wiring substrate. It is provided in a position close to the impedance matching terminal section in the electronic device circuit, and is connected to the terminal section by the wiring layer and the through-hole conductor in the ceramic multilayer section of the multilayer wiring board described above. Impedance values can be reduced, circuit matching conditions can be improved, and signal reflection and crosstalk can be reduced.
さらに、上記複数のインピーダンス整合用抵 抗体は上記薄膜多層回路部内に配置され、上記 多層配線基板表面部の面積を占有することがな いので、上記表面部の部品実装密度を高めるこ とができる。 Further, since the plurality of impedance matching resistors are arranged in the thin film multilayer circuit section and do not occupy the surface area of the multilayer wiring board, it is possible to increase the component mounting density of the surface section. ..
さらに、上記複数のインピーダンス整合用抵 抗体として円形の薄膜抵抗体を用いるので整合 抵抗値のバラツキを低減することができ、これ により回路の整合性を向上することができる。 Further, since the circular thin film resistors are used as the plurality of impedance matching resistors, it is possible to reduce variations in the matching resistance value, thereby improving the circuit matching.
さらに、上記複数のインピーダンス整合用抵 抗体を搭載する上記薄膜多層回路内の絶縁層を 有機絶縁層と無機絶縁層の２層構造にして熱変 形を低減するので、上記整合抵抗値のバラツキ をさらに低減し、同時に信頼性を向上すること ができる。 Further, since the insulating layer in the thin film multilayer circuit having the plurality of impedance matching resistors mounted therein has a two-layer structure of an organic insulating layer and an inorganic insulating layer to reduce thermal deformation, the variation in the matching resistance value is caused. It can be further reduced and at the same time reliability can be improved.
【図面の簡単な説明】 第１〜５図はそれぞれ本発明実施例の断面構 造を説明する図、第６図は終端抵抗の接続を説 明する図である。 ２…セラミック多層基板、２１〜２４…第１ 〜第４層、３１〜３３…各スルーホール導体、 ４１…終端電位線、５１〜５ｎ…信号ピン、 ６、…薄膜抵抗、６０、６１…各終端抵抗、７ １〜７４…各電極、８…配線パターン、８１ 〜８３…各配線層、９１…第１絶縁層、１０… はんだ用電極、１１…はんだ、１２…ＬＳＩ チップ。BRIEF DESCRIPTION OF THE DRAWINGS FIGS. 1 to 5 are views for explaining the sectional structure of an embodiment of the present invention, and FIG. 6 is a view for explaining the connection of terminating resistors. 2 ... Ceramic multilayer substrate, 21-24 ... 1st-4th layers, 31-33 ... each through-hole conductor, 41 ... Termination potential line, 51-5n ... Signal pin, 6, ... Thin film resistance, 60, 61 ... Each Terminal resistors, 71 to 74 ... Each electrode, 8 ... Wiring pattern, 81 to 83 ... Wiring layer, 91 ... First insulating layer, 10 ... Solder electrode, 11 ... Solder, 12 ... LSI chip.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｈ 7/38 Ｃ 9184−5Ｊ Ｈ０５Ｋ 3/46 Ｅ 6921−4Ｅ (72)発明者 小野寺 聡子 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 藪下 明 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 石野 正和 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI Technical indication location H03H 7/38 C 9184-5J H05K 3/46 E 6921-4E (72) Inventor Satoko Onodera Kanagawa Prefecture 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Hitachi, Ltd., Production Technology Research Institute (72) Inventor Akira Yabushita 292, Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa, Ltd., Hitachi, Ltd., Production Technology Research Institute (72) Inventor Masakazu Ishino 292 Yoshida-cho, Totsuka-ku, Yokohama-shi, Kanagawa, Ltd. Hitachi, Ltd.
Claims (11)
と 配線パターン層を多層に積層した薄膜層部を 備え、上記薄膜層部の上に集積回路チップや その他の回路部品を搭載するようにした多層 回路基板において、上記集積回路チップやそ の他の回路部品のインピーダンス整合用抵抗 体を上記薄膜層部内に設けるとともに、上記 インピーダンス整合用抵抗体の電極を薄膜多 層部内の絶縁層中に設けられたスルーホール 導体に兼ねさせたことを特徴とする多層配線 基板装置。1. A ceramic multilayer wiring board is provided with a thin film layer portion in which an insulating layer and a wiring pattern layer are laminated in multiple layers on the surface, and an integrated circuit chip and other circuit parts are mounted on the thin film layer portion. In a multilayer circuit board, the impedance matching resistors of the integrated circuit chip and other circuit components are provided in the thin film layer section, and the electrodes of the impedance matching resistor are provided in the insulating layer in the thin film multilayer section. A multilayer wiring board device characterized by being used as a through-hole conductor.
や その他の回路部品をインピーダンス整合用端 子の少なくとも一つに接続し、上記セラミッ ク配線基板内の配線パターン層と上記インピ ーダンス整合用抵抗体の一方の電極間をスル ーホール導体により接続するようにしたこと を特徴とする多層配線基板装置。2. The integrated circuit chip and other circuit components according to claim 1, wherein at least one of the impedance matching terminals is connected to the wiring pattern layer in the ceramic wiring board and the impedance matching resistor. A multilayer wiring board device characterized in that one electrode of the body is connected by a through-hole conductor.
ー ダンス整合用抵抗体を中心孔を有する円形形 状に形成し、さらに上記中心孔部および外周 部に電極部を備えるようにし、上記スルーホ ール導体を上記インピーダンス整合用抵抗体 の中心孔部の電極を兼ねる上記スルーホール 配線と接続したことを特徴とする多層配線基 板装置。3. The through-hole resistor according to claim 1, wherein the impedance matching resistor is formed in a circular shape having a central hole, and the central hole portion and the outer peripheral portion are provided with an electrode portion. A multilayer wiring board device, wherein a conductor is connected to the through-hole wiring which also serves as an electrode of a central hole of the impedance matching resistor.
部 の絶縁層を有機絶縁材で構成するようにした ことを特徴とする多層配線基板装置。4. The multilayer wiring board device according to claim 1, wherein the insulating layer of the thin film layer portion is made of an organic insulating material.
ー ダンス整合用抵抗体を搭載する上記薄膜層部 の絶縁層を有機絶縁材と無機絶縁材による少 なくとも２層構造としたことを特徴とする多 層配線基板装置。5. The insulating layer of the thin film layer portion on which the impedance matching resistor is mounted according to claim 1, wherein the insulating layer has at least a two-layer structure made of an organic insulating material and an inorganic insulating material. Multi-layer wiring board device to be used.
体 の外径に対し該スルーホール導体が存在する 層上に積層した上記絶縁層の該スルーホール 導体上の開口部の内径を大きくし、さらに上 記絶縁層の開口部の内径に対し上記インピー ダンス整合用抵抗体中心孔部の電極部内径を 大きくして、上記絶縁層の開口部と上記イン ピーダンス整合用抵抗体中心孔部に配線材を 充填し上記スルーホール導体と上記インピー ダンス整合用抵抗体の内周部電極間を接続す るようにしたことを特徴とする多層配線基板 装置。6. The inner diameter of an opening on the through-hole conductor of the insulating layer laminated on a layer in which the through-hole conductor is present is increased with respect to an outer diameter of the through-hole conductor. The inner diameter of the electrode portion of the impedance matching resistor central hole is made larger than the inner diameter of the insulating layer opening so that wiring material is provided between the insulating layer opening and the impedance matching resistor central hole. A multi-layer wiring board device characterized in that the through-hole conductor and the inner peripheral electrode of the impedance matching resistor are connected to each other.
整 合用抵抗体を搭載する上記無機絶縁層の厚み を２０ｎｍないし１０μｍとしたことを特徴 とする多層配線基板装置。7. The multilayer wiring board device according to claim 5, wherein the inorganic insulating layer on which the impedance matching resistor is mounted has a thickness of 20 nm to 10 μm.
ー ダンス整合用抵抗体を構成する抵抗体層をＣ ｒ，Ｔｉ，Ｎｉ，Ｗ，Ｚｒ，Ｔａ，Ｈｆ，お よびＭｏの中の少なくとも一つとＳｉ，およ び酸素を含む組成としたことを特徴とする多 層配線基板装置。8. The resistor layer forming the impedance matching resistor according to claim 1, wherein the resistor layer is at least one of Cr, Ti, Ni, W, Zr, Ta, Hf, and Mo. A multi-layer wiring board device having a composition containing Si and oxygen.
ー ダンス整合用抵抗体を構成する抵抗体層の厚 みを１０ｎｍないし１０００ｎｍとしたこと を特徴とする多層配線基板装置。9. The multilayer wiring board device according to claim 1, wherein a thickness of a resistor layer forming the impedance matching resistor is 10 nm to 1000 nm.
層 と配線パターン層を多層に積層した薄膜層 部を備え、上記薄膜層部の上に集積回路チッ プやその他の回路部品を搭載するようにした 多層回路基板の製造方法において、上記集積 回路チップやその他の回路部品のインピーダ ンス整合用抵抗体層とその電極部を上記薄膜 層部内の絶縁層上に順次連続して薄膜成膜し たのち所定の形状に整形し、次いで上記絶縁 層に上記インピーダンス整合用抵抗体の電極 部に接続するためのスルーホール導体孔を成 形するようにしたことを特徴とする多層配線 基板装置の製造方法。10. A ceramic multilayer wiring board is provided with a thin film layer portion in which an insulating layer and a wiring pattern layer are laminated in multiple layers on the surface, and an integrated circuit chip or other circuit parts are mounted on the thin film layer portion. In the method for manufacturing a multilayered circuit board as described above, after the impedance matching resistor layer of the integrated circuit chip and other circuit parts and the electrode portion thereof are successively and continuously formed as thin films on the insulating layer in the thin film layer portion. A method of manufacturing a multilayer wiring board device, comprising shaping into a predetermined shape and then forming a through-hole conductor hole for connecting to the electrode portion of the impedance matching resistor in the insulating layer.
信 機器等の電子装置回路内の複数のインピーダ ンス整合用抵抗体を多層配線基板のセラミッ ク多層配線基板表面部の多層の絶縁層間に設 け、上記電子装置回路内のインピーダンス整 合用端子の少なくとも一方を上記セラミック 多層配線基板内の配線パターン層の少なくと も一つに接続し、上記セラミック多層配線基 板内の配線パターン層と上記各インピーダン ス整合用抵抗体の一方の電極間をスルーホー ル導体により接続するようにしたことを特徴 とする多層配線基板装置を用いた電子装置。11. A plurality of impedance matching resistors in an electronic device circuit of a computer, a communication device or the like using a multilayer wiring board device are provided between the insulating layers of the ceramic multilayer wiring board surface portion of the multilayer wiring board. At least one of the impedance matching terminals in the electronic device circuit is connected to at least one of the wiring pattern layers in the ceramic multilayer wiring board, and the wiring pattern layer in the ceramic multilayer wiring board and each of the above wiring pattern layers are connected. An electronic device using a multilayer wiring board device, wherein one electrode of the impedance matching resistor is connected by a through-hole conductor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2235621A JPH05183273A (en) | 1990-09-07 | 1990-09-07 | Multilayer wiring board and manufacture thereof and elecronic device using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2235621A JPH05183273A (en) | 1990-09-07 | 1990-09-07 | Multilayer wiring board and manufacture thereof and elecronic device using the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183273A true JPH05183273A (en) | 1993-07-23 |
Family
ID=16988725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2235621A Pending JPH05183273A (en) | 1990-09-07 | 1990-09-07 | Multilayer wiring board and manufacture thereof and elecronic device using the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183273A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997025839A1 (en) * | 1996-01-11 | 1997-07-17 | Ibiden Co., Ltd. | Printed wiring board and method for manufacturing the same |
| US5729893A (en) * | 1993-12-27 | 1998-03-24 | Sumitomo Metal (Smi) Electronics Devices, Inc. | Process for producing a multilayer ceramic circuit substrate |
| JP2005531138A (en) * | 2002-06-25 | 2005-10-13 | エプコス アクチエンゲゼルシャフト | Electronic component having multilayer substrate and method of manufacturing electronic component |
-
1990
- 1990-09-07 JP JP2235621A patent/JPH05183273A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729893A (en) * | 1993-12-27 | 1998-03-24 | Sumitomo Metal (Smi) Electronics Devices, Inc. | Process for producing a multilayer ceramic circuit substrate |
| WO1997025839A1 (en) * | 1996-01-11 | 1997-07-17 | Ibiden Co., Ltd. | Printed wiring board and method for manufacturing the same |
| US6342682B1 (en) | 1996-01-11 | 2002-01-29 | Ibiden Co., Ltd. | Printed wiring board and manufacturing method thereof |
| JP2005531138A (en) * | 2002-06-25 | 2005-10-13 | エプコス アクチエンゲゼルシャフト | Electronic component having multilayer substrate and method of manufacturing electronic component |
| US7795728B2 (en) | 2002-06-25 | 2010-09-14 | Epcos Ag | Electronic component |
| JP4778228B2 (en) * | 2002-06-25 | 2011-09-21 | エプコス アクチエンゲゼルシャフト | Electronic component with multilayer substrate |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7557014B2 (en) | Semiconductor system-in-package | |
| JP2966972B2 (en) | Semiconductor chip carrier, module mounting the same, and electronic device incorporating the same | |
| US7138294B2 (en) | Circuit substrate device, method for producing the same, semiconductor device and method for producing the same | |
| JP2000508475A (en) | Ultra wideband low impedance floating plate capacitor | |
| JP2002008942A (en) | Capacitor device, method of manufacturing capacitor device, and module on which capacitor device is mounted | |
| JP2006179564A (en) | Semiconductor connection substrate, semiconductor device, semiconductor device, semiconductor substrate, and method for manufacturing semiconductor connection substrate | |
| JP4034477B2 (en) | Interposer, manufacturing method thereof, and circuit module using the same | |
| JP2003318318A (en) | How to make electronic circuit components | |
| JP4447881B2 (en) | Manufacturing method of interposer | |
| JPH04277696A (en) | Multilayer interconnection board and manufacture thereof | |
| JPH05183273A (en) | Multilayer wiring board and manufacture thereof and elecronic device using the same | |
| JPH10294421A (en) | Multi-chip module and manufacturing method thereof | |
| CN114121773A (en) | Ceramic thin film substrate for high-reliability thin film hybrid integrated circuit and manufacturing method | |
| JP3967964B2 (en) | Thin film electronic components | |
| JPH0888318A (en) | Thin film capacitors and substrates with built-in thin film capacitors | |
| JP2001185444A (en) | Thin-film electronic components | |
| JPS6116415A (en) | Wiring unit | |
| JP2707717B2 (en) | Hybrid integrated circuit | |
| JP2001250885A (en) | Circuit board with built-in capacitor and semiconductor device using the same | |
| JP2001284168A (en) | Thin film electronic components and substrates | |
| JP2001345234A (en) | Thin film electronic components and laminated thin film electronic components and substrates | |
| JP2003069230A (en) | Thin film multilayer wiring board | |
| JP2001345232A (en) | Thin film electronic components and substrates | |
| JPH06104569A (en) | Multilayer wiring board and manufacturing method thereof | |
| TW202448236A (en) | Wiring board and manufacturing method therefor |