JPH05184134A - Ｇｔｏのゲート回路 - Google Patents
Ｇｔｏのゲート回路Info
- Publication number
- JPH05184134A JPH05184134A JP36006591A JP36006591A JPH05184134A JP H05184134 A JPH05184134 A JP H05184134A JP 36006591 A JP36006591 A JP 36006591A JP 36006591 A JP36006591 A JP 36006591A JP H05184134 A JPH05184134 A JP H05184134A
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- JP
- Japan
- Prior art keywords
- gate
- circuit
- gto
- switching element
- cathode
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- Pending
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Abstract
(57)【要約】
【目的】ＧＴＯサイリスタのゲート短絡故障時におい
て、ＧＴＯのゲート信号を供給するゲート信号発生装置
の破損を防止することにある。 【構成】ゲート信号電力を供給する直流電源と、ＧＴＯ
のオフタイミングを制御するスイッチング素子と、ＧＴ
Ｏのゲート、カソードを直列に接続し、ゲート、カソー
ド間の電圧を検知する電圧検出回路を設け、ゲートオフ
バイアス期間中に前述の電圧検出値が所定値以下の場合
には前述のオフタイミングを制御するスイッチング素子
をスイッチオフさせるようにしたもの。
て、ＧＴＯのゲート信号を供給するゲート信号発生装置
の破損を防止することにある。 【構成】ゲート信号電力を供給する直流電源と、ＧＴＯ
のオフタイミングを制御するスイッチング素子と、ＧＴ
Ｏのゲート、カソードを直列に接続し、ゲート、カソー
ド間の電圧を検知する電圧検出回路を設け、ゲートオフ
バイアス期間中に前述の電圧検出値が所定値以下の場合
には前述のオフタイミングを制御するスイッチング素子
をスイッチオフさせるようにしたもの。
Description
【０００１】
【産業上の利用分野】本発明はＧＴＯのゲート回路に係
り、ＧＴＯのゲート、カソード間が短絡故障した場合の
ゲート回路の保護に関するものである。
り、ＧＴＯのゲート、カソード間が短絡故障した場合の
ゲート回路の保護に関するものである。
【従来の技術】一般に、ＧＴＯのゲート回路はゲートタ
ーンオフ時のゲートドライブ、順阻止期間中のゲート負
バイアスという２つの機能を有し、前者では高di／dt、
高ピーク値の電流出力を得るため、後者ではＧＴＯの誤
点弧を引き起こさないためにいずれの機能においても回
路を極力低インピーダンスとした方が良い。したがっ
て、オフゲート回路の実現に際しては、回路にインピー
ダンス素子を挿入しない構成が広く用いられている。図
４は従来の一般的なオフゲート回路の基本構成図で、タ
ーンゲートドライブ機能とゲート負バイアス機能を共用
した最も簡単な構成である。図４において、制御信号Ｓ
ＣはＧＴＯ３のオフゲート指令時にハイレベル、オンゲ
ート指令時にローレベルとし、スイッチング素子１は制
御信号ＳＣがハイレベルでオン、ローレベルでオフとす
る。スイッチング素子１をオンさせることにより直流電
源２の電圧をＧＴＯ３のカソードに対しゲートが負極性
となるよう印加し、ターンオフゲートドライブ及びゲー
ト負バイアスの機能として動作する。この動作を図５に
より説明する。図５はＧＴＯターンオフ時の回路動作波
形を示し、時刻 t0 でスイッチング素子１をオンさせる
と、ゲートターンオフ動作が始まり、ＧＴＯ３のターン
オフ時間T1を経過後時刻t1からゲート負バイアス状態と
なる。
ーンオフ時のゲートドライブ、順阻止期間中のゲート負
バイアスという２つの機能を有し、前者では高di／dt、
高ピーク値の電流出力を得るため、後者ではＧＴＯの誤
点弧を引き起こさないためにいずれの機能においても回
路を極力低インピーダンスとした方が良い。したがっ
て、オフゲート回路の実現に際しては、回路にインピー
ダンス素子を挿入しない構成が広く用いられている。図
４は従来の一般的なオフゲート回路の基本構成図で、タ
ーンゲートドライブ機能とゲート負バイアス機能を共用
した最も簡単な構成である。図４において、制御信号Ｓ
ＣはＧＴＯ３のオフゲート指令時にハイレベル、オンゲ
ート指令時にローレベルとし、スイッチング素子１は制
御信号ＳＣがハイレベルでオン、ローレベルでオフとす
る。スイッチング素子１をオンさせることにより直流電
源２の電圧をＧＴＯ３のカソードに対しゲートが負極性
となるよう印加し、ターンオフゲートドライブ及びゲー
ト負バイアスの機能として動作する。この動作を図５に
より説明する。図５はＧＴＯターンオフ時の回路動作波
形を示し、時刻 t0 でスイッチング素子１をオンさせる
と、ゲートターンオフ動作が始まり、ＧＴＯ３のターン
オフ時間T1を経過後時刻t1からゲート負バイアス状態と
なる。
【０００２】
【発明が解決しようとする課題】しかしながら、かよう
なオフゲート回路構成では、ＧＴＯ３のゲート、カソー
ド間短絡故障が発生した場合に直流電源２がスイッチン
グ素子１を通じて連続的に短絡状態となるため、オフゲ
ート回路構成部品が破損するという欠点がある。本発明
は上述した点に鑑みて創案されたもので、その目的とす
るところは、ＧＴＯのゲート、カソード間短絡故障に伴
って２次的に発生するオフゲート回路構成部品の破損を
防止できるＧＴＯのゲート回路を提供することにある。
なオフゲート回路構成では、ＧＴＯ３のゲート、カソー
ド間短絡故障が発生した場合に直流電源２がスイッチン
グ素子１を通じて連続的に短絡状態となるため、オフゲ
ート回路構成部品が破損するという欠点がある。本発明
は上述した点に鑑みて創案されたもので、その目的とす
るところは、ＧＴＯのゲート、カソード間短絡故障に伴
って２次的に発生するオフゲート回路構成部品の破損を
防止できるＧＴＯのゲート回路を提供することにある。
【０００３】
【課題を解決するための手段】つまり、その目的を達成
する為の手段は、直流電源とスイッチング素子とＧＴＯ
のゲート、カソードが直列に接続されたオフゲート回路
を有するＧＴＯのゲート回路において、前記スイッチン
グ素子を駆動せしめる制御回路と、前記ＧＴＯのゲー
ト、カソード間電圧を検出する電圧検出回路とを設け、
この電圧検出回路の検出した前記ＧＴＯのゲート、カソ
ード間電圧レベルに応動して、前記スイッチング素子を
前記制御回路によってスイッチオフさせるようにしたこ
とにある回路。
する為の手段は、直流電源とスイッチング素子とＧＴＯ
のゲート、カソードが直列に接続されたオフゲート回路
を有するＧＴＯのゲート回路において、前記スイッチン
グ素子を駆動せしめる制御回路と、前記ＧＴＯのゲー
ト、カソード間電圧を検出する電圧検出回路とを設け、
この電圧検出回路の検出した前記ＧＴＯのゲート、カソ
ード間電圧レベルに応動して、前記スイッチング素子を
前記制御回路によってスイッチオフさせるようにしたこ
とにある回路。
【０００４】
【作用】その作用は、電圧検出回路５において、ゲー
ト、カソード間逆電圧− VGKが所定の値以下であると電
圧レベル判別信号７がオフとなる。一方、図５のゲー
ト、カソード間電圧ＶGK波形でＧＴＯ３のターンオフ時
間T1の間はゲート、カソード間が低インピーダンスであ
り、ほぼ短絡状態のため短絡故障時との区別は困難であ
る。したがって、スイッチング素子の制御回路４におい
ては、制御信号ＳＣがハイレベルとなってから所定の時
間（少なくともT1の時間）までは電圧レベル判別信号７
に無関係にスイッチング素子１をオンさせ、前記所定の
時間経過後、制御信号ＳＣがハイレベルかつ電圧レベル
判別信号７がオフという条件が成立の場合は短絡故障と
判断し、スイッチング素子１をオフさせる。以下、本発
明の一実施例を、図面に基づいて詳述する。
ト、カソード間逆電圧− VGKが所定の値以下であると電
圧レベル判別信号７がオフとなる。一方、図５のゲー
ト、カソード間電圧ＶGK波形でＧＴＯ３のターンオフ時
間T1の間はゲート、カソード間が低インピーダンスであ
り、ほぼ短絡状態のため短絡故障時との区別は困難であ
る。したがって、スイッチング素子の制御回路４におい
ては、制御信号ＳＣがハイレベルとなってから所定の時
間（少なくともT1の時間）までは電圧レベル判別信号７
に無関係にスイッチング素子１をオンさせ、前記所定の
時間経過後、制御信号ＳＣがハイレベルかつ電圧レベル
判別信号７がオフという条件が成立の場合は短絡故障と
判断し、スイッチング素子１をオフさせる。以下、本発
明の一実施例を、図面に基づいて詳述する。
【０００５】
【実施例】図１は本発明の一実施例を示すオフゲート回
路の基本構成図で、図４の構成に電圧検出回路５および
スイッチング素子の制御回路４を付加したものである。
図１において、電圧検出回路５はＧＴＯ３のゲート、カ
ソード間逆電圧− VGKを検出し、レベル判別を行うこと
で、電圧レベル判別信号７を得る。スイッチング素子の
制御回路４は、制御信号ＳＣと電圧レベル判別信号７の
２つの入力信号を用いて所定の論理演算を行うことによ
り、スイッチング素子の制御信号６を得る。図２は図１
の具体例で、図中、図１，図４と同符号のものは同じ機
能を有する部分を示す。図２において、電圧検出回路５
は抵抗51，52，フォトカプラ53からなり、フォトカプラ
53の入力側をＧＴＯ３のゲート、カソード間に接続し、
抵抗52はフォトシカプラ53と並列に、抵抗51はカソード
側の入力に直列接続され、フォトカプラ53の出力側は制
御回路４に入力されている。このフォトカプラ53の出力
側、つまり電圧レベル判別信号７は、フォトカプラ53の
出力トランジスタのコレクタを出力としている。他方、
スイッチング素子制御回路４は、一端を電圧レベル判別
信号７の入力、他の部分をＮＡＮＤ回路44の入力側とす
る抵抗41，ダイオード42, コンデンサ43からなる遅延回
路 401と、制御信号ＳＣを入力とするＮＡＮＤ回路44、
更に制御信号ＳＣ並びにＮＡＮＤ回路44の出力を入力と
するＮＡＮＤ回路45と、このＮＡＮＤ回路45の出力を入
力とするスイッチング素子のドライブ回路46によって構
成され、ダイオード42のカソードとコンデンサ43との接
続点に電圧レベル判別信号７が接続される。また、８は
短絡検知信号で、ゲート、カソード間短絡故障検知時に
ローレベルとなる。
路の基本構成図で、図４の構成に電圧検出回路５および
スイッチング素子の制御回路４を付加したものである。
図１において、電圧検出回路５はＧＴＯ３のゲート、カ
ソード間逆電圧− VGKを検出し、レベル判別を行うこと
で、電圧レベル判別信号７を得る。スイッチング素子の
制御回路４は、制御信号ＳＣと電圧レベル判別信号７の
２つの入力信号を用いて所定の論理演算を行うことによ
り、スイッチング素子の制御信号６を得る。図２は図１
の具体例で、図中、図１，図４と同符号のものは同じ機
能を有する部分を示す。図２において、電圧検出回路５
は抵抗51，52，フォトカプラ53からなり、フォトカプラ
53の入力側をＧＴＯ３のゲート、カソード間に接続し、
抵抗52はフォトシカプラ53と並列に、抵抗51はカソード
側の入力に直列接続され、フォトカプラ53の出力側は制
御回路４に入力されている。このフォトカプラ53の出力
側、つまり電圧レベル判別信号７は、フォトカプラ53の
出力トランジスタのコレクタを出力としている。他方、
スイッチング素子制御回路４は、一端を電圧レベル判別
信号７の入力、他の部分をＮＡＮＤ回路44の入力側とす
る抵抗41，ダイオード42, コンデンサ43からなる遅延回
路 401と、制御信号ＳＣを入力とするＮＡＮＤ回路44、
更に制御信号ＳＣ並びにＮＡＮＤ回路44の出力を入力と
するＮＡＮＤ回路45と、このＮＡＮＤ回路45の出力を入
力とするスイッチング素子のドライブ回路46によって構
成され、ダイオード42のカソードとコンデンサ43との接
続点に電圧レベル判別信号７が接続される。また、８は
短絡検知信号で、ゲート、カソード間短絡故障検知時に
ローレベルとなる。
【０００６】次に、図３を参照してその作用を説明す
る。図３は図２の回路の動作波形で、実線で示した波形
が正常なターンオフ時、破線で示した波形が短絡故障発
生時である。正常なターンオフの場合、時刻t0で制御信
号ＳＣを立上げると、ＧＴＯ３のターンオフ時間T1の間
はゲート、カソード間逆電圧− VGKが電圧検出回路５の
抵抗51，52で定められた判別レベルに達しないため、フ
ォトカプラ53の出力トランジスタはオフ状態で、電圧レ
ベル判別信号7 は遅延回路 401の抵抗41，コンデンサ43
で定められた時定数によって上昇する。ここで、遅延回
路 401の時定数はターンオフ時間T1に対し十分大きな値
としているので、このターンオフ時間T1の間は電圧レベ
ル判別信号７がＮＡＮＤ回路44の入力スレッショルドレ
ベルに達することはない。次に時刻t1で、カソード、ゲ
ート間逆電圧− VGKが立上り、判別レベルを越えるとフ
ォトカプラ53の出力トランジスタがオンするので遅延回
路 401のコンデンサ43の電荷を放電し、電圧レベル判別
信号７はローレベルとなる。このような動作により短絡
検知信号８はハイレベルを保ち、スイッチング素子制御
信号６は制御信号ＳＣと同一のタイミング波形となる。
る。図３は図２の回路の動作波形で、実線で示した波形
が正常なターンオフ時、破線で示した波形が短絡故障発
生時である。正常なターンオフの場合、時刻t0で制御信
号ＳＣを立上げると、ＧＴＯ３のターンオフ時間T1の間
はゲート、カソード間逆電圧− VGKが電圧検出回路５の
抵抗51，52で定められた判別レベルに達しないため、フ
ォトカプラ53の出力トランジスタはオフ状態で、電圧レ
ベル判別信号7 は遅延回路 401の抵抗41，コンデンサ43
で定められた時定数によって上昇する。ここで、遅延回
路 401の時定数はターンオフ時間T1に対し十分大きな値
としているので、このターンオフ時間T1の間は電圧レベ
ル判別信号７がＮＡＮＤ回路44の入力スレッショルドレ
ベルに達することはない。次に時刻t1で、カソード、ゲ
ート間逆電圧− VGKが立上り、判別レベルを越えるとフ
ォトカプラ53の出力トランジスタがオンするので遅延回
路 401のコンデンサ43の電荷を放電し、電圧レベル判別
信号７はローレベルとなる。このような動作により短絡
検知信号８はハイレベルを保ち、スイッチング素子制御
信号６は制御信号ＳＣと同一のタイミング波形となる。
【０００７】一方、ゲート、カソード間短絡故障が発生
した場合、カソード、ゲート間逆電圧− VGKは判別レベ
ルに達することがないため、電圧レベル判別信号７は遅
延回路 401の時定数により制御信号ＳＣのハイレベルま
で上昇を続け、ＮＡＮＤ回路44の入力スレッショルドレ
ベルに達する時刻t10 で、短絡検知信号８はローレベル
となる。したかって、時刻t10 においてスイッチング素
子の制御信号６もローレベルとなり、スイッチング素子
１をオフさせ、短絡電流をしゃ断する。このことによっ
て、オフゲート回路構成部品の破損を防止する。このよ
うな短絡検知、保護動作を行った後も、同期的に制御信
号ＳＣを与え続けた場合、遅延回路 401のコンデンサ43
の電荷はダイオード42に阻止され、制御信号ＳＣ側には
放電しないため、最初の短絡検知時以降の制御信号ＳＣ
の立上り時においては、遅延なく瞬時に短絡検知信号８
がローレベルになり、スイッチング素子の制御信号６は
ローレベルを保持する。すなわちスイッチング素子の短
絡電流しゃ断は単発現象となる。なお、本発明において
はＧＴＯについて説明を行ったが、サイリスタなどの半
導体素子においても適用されることは言うまでもない。
した場合、カソード、ゲート間逆電圧− VGKは判別レベ
ルに達することがないため、電圧レベル判別信号７は遅
延回路 401の時定数により制御信号ＳＣのハイレベルま
で上昇を続け、ＮＡＮＤ回路44の入力スレッショルドレ
ベルに達する時刻t10 で、短絡検知信号８はローレベル
となる。したかって、時刻t10 においてスイッチング素
子の制御信号６もローレベルとなり、スイッチング素子
１をオフさせ、短絡電流をしゃ断する。このことによっ
て、オフゲート回路構成部品の破損を防止する。このよ
うな短絡検知、保護動作を行った後も、同期的に制御信
号ＳＣを与え続けた場合、遅延回路 401のコンデンサ43
の電荷はダイオード42に阻止され、制御信号ＳＣ側には
放電しないため、最初の短絡検知時以降の制御信号ＳＣ
の立上り時においては、遅延なく瞬時に短絡検知信号８
がローレベルになり、スイッチング素子の制御信号６は
ローレベルを保持する。すなわちスイッチング素子の短
絡電流しゃ断は単発現象となる。なお、本発明において
はＧＴＯについて説明を行ったが、サイリスタなどの半
導体素子においても適用されることは言うまでもない。
【０００８】
【発明の効果】以上説明したように本発明によれば、格
別な回路構成によりＧＴＯのゲート、カソード間短絡故
障に伴って２次的に発生するオフゲート回路構成部品の
破損を防止でき、実用上極めて有用性の高いものであ
る。
別な回路構成によりＧＴＯのゲート、カソード間短絡故
障に伴って２次的に発生するオフゲート回路構成部品の
破損を防止でき、実用上極めて有用性の高いものであ
る。
【０００９】
【図１】図１は本発明の基本構成図である。
【図２】図２は本発明の一実施例を示す回路図である。
【図３】図３は図２の動作波形説明図である。
【図４】図４は従来方式の基本構成図である。
【図５】図５は図４の動作波形説明図である。
【００１０】
１ スイッチング素子 ２ 直流電源 ３ ＧＴＯ ４ スイッチング素子制御回路 ５ 電圧検出回路 ６ スイッチング素子制御信号 ７ 電圧レベル判別信号 ８ 短絡検知信号 ＳＣ 制御信号 401 遅延回路 41 抵抗 42 ダイオード 43 コンデンサ 44 ＮＡＮＤ回路 45 ＮＡＮＤ回路 46 スイッチング素子のドライブ回路 51 抵抗 52 抵抗 53 フォトカプラ
Claims (1)
- 【請求項１】 直流電源とスイッチング素子とＧＴＯの
ゲート、カソードが直列に接続されたオフゲート回路を
有するＧＴＯのゲート回路において、前記スイッチング
素子を駆動せしめる制御回路と、前記ＧＴＯのゲート、
カソード間電圧を検出する電圧検出回路とを設け、該電
圧検出回路の検出した前記ＧＴＯのゲート、カソード間
電圧レベルに応動して前記スイッチング素子を前記制御
回路によってスイッチオフさせるようにしたことを特徴
とするＧＴＯのゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36006591A JPH05184134A (ja) | 1991-12-26 | 1991-12-26 | Ｇｔｏのゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36006591A JPH05184134A (ja) | 1991-12-26 | 1991-12-26 | Ｇｔｏのゲート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05184134A true JPH05184134A (ja) | 1993-07-23 |
Family
ID=18467731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36006591A Pending JPH05184134A (ja) | 1991-12-26 | 1991-12-26 | Ｇｔｏのゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05184134A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111416605A (zh) * | 2019-01-06 | 2020-07-14 | 广州市金矢电子有限公司 | 半控型器件驱动装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01278256A (ja) * | 1988-04-28 | 1989-11-08 | Fuji Electric Co Ltd | Ｇｔｏサイリスタのゲート駆動回路 |
-
1991
- 1991-12-26 JP JP36006591A patent/JPH05184134A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01278256A (ja) * | 1988-04-28 | 1989-11-08 | Fuji Electric Co Ltd | Ｇｔｏサイリスタのゲート駆動回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111416605A (zh) * | 2019-01-06 | 2020-07-14 | 广州市金矢电子有限公司 | 半控型器件驱动装置 |
| CN111416605B (zh) * | 2019-01-06 | 2024-04-12 | 广州市金矢电子有限公司 | 半控型器件驱动装置 |
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