JPH05189155A - パーソナルコンピュータシステム - Google Patents
パーソナルコンピュータシステムInfo
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- JPH05189155A JPH05189155A JP4117694A JP11769492A JPH05189155A JP H05189155 A JPH05189155 A JP H05189155A JP 4117694 A JP4117694 A JP 4117694A JP 11769492 A JP11769492 A JP 11769492A JP H05189155 A JPH05189155 A JP H05189155A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4239—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with asynchronous protocol
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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- Techniques For Improving Reliability Of Storages (AREA)
- Bus Control (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【目的】 ローカルプロセッサバスに直接接続され、デ
ータ転送に関して高性能なＶＬＳＩまたはＡＳＩＳ Ｓ
ＣＳＩコントローラを提供すること。 【構成】 本発明による記憶コントローラは、接続され
た輝発性メモリと通信してデータを一時的に記憶する内
部輝発性メモリを有する。さらに外部輝発性メモリへの
データ通信を制御するために外部輝発性メモリと内部輝
発性メモリとの間に挿入された制御ドライバを有し、制
御ドライバとデータ通信を制御する信号ソースとの間に
イネーブル・ドライバとイネーブル・レシーバが接続さ
れている。
ータ転送に関して高性能なＶＬＳＩまたはＡＳＩＳ Ｓ
ＣＳＩコントローラを提供すること。 【構成】 本発明による記憶コントローラは、接続され
た輝発性メモリと通信してデータを一時的に記憶する内
部輝発性メモリを有する。さらに外部輝発性メモリへの
データ通信を制御するために外部輝発性メモリと内部輝
発性メモリとの間に挿入された制御ドライバを有し、制
御ドライバとデータ通信を制御する信号ソースとの間に
イネーブル・ドライバとイネーブル・レシーバが接続さ
れている。
Description
【０００１】
【産業上の利用分野】本発明はパーソナルコンピュータ
に関し、特に、固定または除去可能媒体の電磁気記憶装
置等の記憶メモリ装置とのデータ転送を制御するための
ローカルプロセッサバスに直接結合された小型コンピュ
ータ・システム・インターフェイス（ＳＣＳＩ）を使用
するパーソナルコンピュータに関する。
に関し、特に、固定または除去可能媒体の電磁気記憶装
置等の記憶メモリ装置とのデータ転送を制御するための
ローカルプロセッサバスに直接結合された小型コンピュ
ータ・システム・インターフェイス（ＳＣＳＩ）を使用
するパーソナルコンピュータに関する。
【０００２】
【従来の技術】一般にパーソナルコンピュータシステ
ム、特にＩＢＭパーソナルコンピュータは今日の現代社
会の多くの分野にコンピュータの力を提供するために広
範に使用されている。パーソナルコンピュータシステム
は通常デスクトップ型、フロアスタンディング型または
ポータブル型マイクロコンピュータから構成され、それ
は単一のシステムプロセッサ、関連する輝発性及び不輝
発性メモリ、ディスプレイモニタ、キーボード、１つま
たはそれ以上のディスケット装置、固定ディスク記憶装
置及び追加のプリンタを有するシステムユニットからな
る。これらのシステムの顕著な特性の１つは、これらの
コンポーネントを電気的に接続するマザーボードまたは
システムプレーナを使用することである。これらのシス
テムは単一のユーザに対して独立したコンピューティン
グパワーを与えるように設計されており、個人または小
規模の事業主が購入するために高価ではない。このよう
なパーソナルコンピュータの例はＩＢＭのパーソナルコ
ンピュータ及びＩＢＭのパーソナルシステム／２モデル
２５，３０，Ｌ４０ＳＸ，５０，５５，６５，７０，８
０，９０及び９５である。
ム、特にＩＢＭパーソナルコンピュータは今日の現代社
会の多くの分野にコンピュータの力を提供するために広
範に使用されている。パーソナルコンピュータシステム
は通常デスクトップ型、フロアスタンディング型または
ポータブル型マイクロコンピュータから構成され、それ
は単一のシステムプロセッサ、関連する輝発性及び不輝
発性メモリ、ディスプレイモニタ、キーボード、１つま
たはそれ以上のディスケット装置、固定ディスク記憶装
置及び追加のプリンタを有するシステムユニットからな
る。これらのシステムの顕著な特性の１つは、これらの
コンポーネントを電気的に接続するマザーボードまたは
システムプレーナを使用することである。これらのシス
テムは単一のユーザに対して独立したコンピューティン
グパワーを与えるように設計されており、個人または小
規模の事業主が購入するために高価ではない。このよう
なパーソナルコンピュータの例はＩＢＭのパーソナルコ
ンピュータ及びＩＢＭのパーソナルシステム／２モデル
２５，３０，Ｌ４０ＳＸ，５０，５５，６５，７０，８
０，９０及び９５である。
【０００３】これらの装置は２つの一般的なファミリに
分類される。通常ファミリＩモデルと称される第１のフ
ァミリはＩＢＭパーソナルコンピュータＡＴ及び他の
「ＩＢＭ互換」マシンによって例示されるバスアーキテ
クチャを使用する。ファミリＩＩモデルと称される第２
のファミリはＩＢＭのパーソナルコンピュータシステム
／２モデル５０乃至９５によって例示されるＩＢＭのマ
イクロチャネルバスアーキテクチャを使用する。ファミ
リＩモデルは、通常、システムプロセッサとして一般的
なＩＮＴＥＬ８０８８または８０８６を使用している。
これらのプロセッサは１メガバイトのアドレス指定を行
う能力を有する。ファミリＩＩモデルは、通常、高速の
ＩＮＴＥＬ８０２８６，８０３８６及び８０４８６マイ
クロプロセッサを使用し、このマイクロプロセッサは低
速のインテル８０８６マイクロプロセッサをエミュレー
トするためにリアルモードで動作しまたはいくつかのモ
デルのために１メガバイトから４ギガバイトにアドレッ
シング範囲を拡大するプロテクトモードで動作し得る。
基本的には８０２８６，８０３８６及び８０４８６プロ
セッサのリアルモードの特徴は８０８６及び８０８８用
に書かれたソフトウエアとのハードウエア互換性を提供
する。
分類される。通常ファミリＩモデルと称される第１のフ
ァミリはＩＢＭパーソナルコンピュータＡＴ及び他の
「ＩＢＭ互換」マシンによって例示されるバスアーキテ
クチャを使用する。ファミリＩＩモデルと称される第２
のファミリはＩＢＭのパーソナルコンピュータシステム
／２モデル５０乃至９５によって例示されるＩＢＭのマ
イクロチャネルバスアーキテクチャを使用する。ファミ
リＩモデルは、通常、システムプロセッサとして一般的
なＩＮＴＥＬ８０８８または８０８６を使用している。
これらのプロセッサは１メガバイトのアドレス指定を行
う能力を有する。ファミリＩＩモデルは、通常、高速の
ＩＮＴＥＬ８０２８６，８０３８６及び８０４８６マイ
クロプロセッサを使用し、このマイクロプロセッサは低
速のインテル８０８６マイクロプロセッサをエミュレー
トするためにリアルモードで動作しまたはいくつかのモ
デルのために１メガバイトから４ギガバイトにアドレッ
シング範囲を拡大するプロテクトモードで動作し得る。
基本的には８０２８６，８０３８６及び８０４８６プロ
セッサのリアルモードの特徴は８０８６及び８０８８用
に書かれたソフトウエアとのハードウエア互換性を提供
する。
【０００４】パーソナルコンピュータの開発が進むにつ
れて、構成部品の交換可能性をさらに実現するためにこ
のような装置の製造業者と使用者の間である標準を確立
するための提案がなされた。いくつかの広範な承諾を達
成するこのような１つの標準は記憶メモリ装置へまたは
そこからのデータ通信用の小型コンピュータ・システム
・インターフェイス（ＳＣＳＩ）標準である。この目的
のために、「記憶メモリ装置」はディジタル形式でデー
タを記憶することのできるすべての装置を含むように広
く定義されており、特に（ハードディスク及びフロッピ
ディスク装置として知られている）媒体が固定されたま
たは除去可能な電磁気、電子光学、テープその他の記憶
装置が含まれる。ＳＣＳＩコントローラは公知でありこ
の発明以前に使用されており、当業者に親しまれてい
る。
れて、構成部品の交換可能性をさらに実現するためにこ
のような装置の製造業者と使用者の間である標準を確立
するための提案がなされた。いくつかの広範な承諾を達
成するこのような１つの標準は記憶メモリ装置へまたは
そこからのデータ通信用の小型コンピュータ・システム
・インターフェイス（ＳＣＳＩ）標準である。この目的
のために、「記憶メモリ装置」はディジタル形式でデー
タを記憶することのできるすべての装置を含むように広
く定義されており、特に（ハードディスク及びフロッピ
ディスク装置として知られている）媒体が固定されたま
たは除去可能な電磁気、電子光学、テープその他の記憶
装置が含まれる。ＳＣＳＩコントローラは公知でありこ
の発明以前に使用されており、当業者に親しまれてい
る。
【０００５】従来のパーソナルコンピュータ装置におい
て、ＳＣＳＩコントローラは、アクセサリ装置または入
力／出力またはＩ／Ｏバスを介してシステムによってア
クセスされるオプションまたはアクセサリ装置として通
常配置されている。このような構成において、データ転
送速度または、操作速度は比較的遅い。その結果とし
て、ゲートデバイスまたはドライバを介して転送のため
のデータ保持時間を設けることは比較的に容易に達成さ
れる。適正なデータ転送を保証するために使用する２つ
の方法は、関連するロジックに追加の待ちサイクルを設
けることまたはクロックインターバルを設けることであ
り、その結果、特別の時間が許容され、内部ゲート遅延
に対する信頼性がタイミングを保証するために部分的に
導入される。
て、ＳＣＳＩコントローラは、アクセサリ装置または入
力／出力またはＩ／Ｏバスを介してシステムによってア
クセスされるオプションまたはアクセサリ装置として通
常配置されている。このような構成において、データ転
送速度または、操作速度は比較的遅い。その結果とし
て、ゲートデバイスまたはドライバを介して転送のため
のデータ保持時間を設けることは比較的に容易に達成さ
れる。適正なデータ転送を保証するために使用する２つ
の方法は、関連するロジックに追加の待ちサイクルを設
けることまたはクロックインターバルを設けることであ
り、その結果、特別の時間が許容され、内部ゲート遅延
に対する信頼性がタイミングを保証するために部分的に
導入される。
【０００６】
【発明が解決しようとする課題】１つの超大規模集積
（ＶＬＳＩ）装置または特定用途向け集積回路（ＡＳＩ
Ｃ）チップとしてのＳＣＳＩコントローラを提供し、そ
のコントローラをローカルプロセッサバスに直接に接続
することがここでは考慮される。このようなコントロー
ラを提供する目的は、急送データ転送によって性能を高
めることである。しかしながら、上述した２つの方法
は、このような性能を損ない危険性を与える可能性があ
る。特に、この装置への追加の状態及びクロックサイク
ルの導入は機能的である一方、承諾しがたい性能上の不
利益を課す。ゲート遅延は装置によってまたは時間とと
もに重大な変化を受けかつ操作状態によっても異なるか
ら、高性能が求められる場合にゲート遅延を信頼するこ
とは承諾しがたいほど危険である。
（ＶＬＳＩ）装置または特定用途向け集積回路（ＡＳＩ
Ｃ）チップとしてのＳＣＳＩコントローラを提供し、そ
のコントローラをローカルプロセッサバスに直接に接続
することがここでは考慮される。このようなコントロー
ラを提供する目的は、急送データ転送によって性能を高
めることである。しかしながら、上述した２つの方法
は、このような性能を損ない危険性を与える可能性があ
る。特に、この装置への追加の状態及びクロックサイク
ルの導入は機能的である一方、承諾しがたい性能上の不
利益を課す。ゲート遅延は装置によってまたは時間とと
もに重大な変化を受けかつ操作状態によっても異なるか
ら、高性能が求められる場合にゲート遅延を信頼するこ
とは承諾しがたいほど危険である。
【０００７】
【課題を解決するための手段】本発明の目的は、ローカ
ルプロセッサバスに直接接続され、データ転送に関して
高性能を有するＶＬＳＩまたはＡＳＩＣ ＳＣＳＩコン
トローラを提供することである。このため本発明は、こ
のような転送におけるデータ損失の危険性または過度な
遅延を避けながら、データ転送を行うに十分な時間間隔
を採用することを保証する。
ルプロセッサバスに直接接続され、データ転送に関して
高性能を有するＶＬＳＩまたはＡＳＩＣ ＳＣＳＩコン
トローラを提供することである。このため本発明は、こ
のような転送におけるデータ損失の危険性または過度な
遅延を避けながら、データ転送を行うに十分な時間間隔
を採用することを保証する。
【０００８】さらに本発明は、ＶＬＳＩ ＳＣＳＩコン
トローラにおいて有効かつ最小な時間でデータ転送を実
行することを保証するロジック間隔を装置へ提供する。
このため本発明では、データ転送装置にメモリ書き込み
信号を通過させるためにドライバとレシーバとの接続対
が使用される。データ転送の適切な保証及び過度な遅延
または危険性の回避は、このドライバ及びレシーバの特
性によって達成される。
トローラにおいて有効かつ最小な時間でデータ転送を実
行することを保証するロジック間隔を装置へ提供する。
このため本発明では、データ転送装置にメモリ書き込み
信号を通過させるためにドライバとレシーバとの接続対
が使用される。データ転送の適切な保証及び過度な遅延
または危険性の回避は、このドライバ及びレシーバの特
性によって達成される。
【０００９】
【実施例】本発明は添付図面を参照して以下に完全に説
明され、本発明の好ましい実施例が示されるが、当業者
は本発明の好ましい結果を達成しながらここに述べた発
明を変更し得ることを以下の説明にあたり理解された
い。したがって、以下の説明は、当業者に向けた広い開
示であり、本発明を制限しないものとして理解すべきで
ある。
明され、本発明の好ましい実施例が示されるが、当業者
は本発明の好ましい結果を達成しながらここに述べた発
明を変更し得ることを以下の説明にあたり理解された
い。したがって、以下の説明は、当業者に向けた広い開
示であり、本発明を制限しないものとして理解すべきで
ある。
【００１０】添付図面を参照すると、本発明を実施する
マイクロコンピュータが全体として符号１０（図１）で
示されている。これまで述べたように、コンピュータ１
０は関連モニタ１１，キーボード１２及びプリンタまた
はプロッタ１４を有する。コンピュータ１０は、シャシ
１９と協働するカバー１５を有し、カバー１５は図２に
示すようにディジタルデータを処理し、記憶するための
電気的に駆動されるデータ処理及び記憶構成要素を収容
するための包囲されシールドされた容積を画定する。シ
ャシ１９上に搭載され、またコンピュータ１０の構成要
素を電気的に相互接続する手段を提供する複数層のプレ
ーナ２０またはマザーボード上に、これらの構成要素の
少なくともある部分が取り付けられ、コンピュータ１０
は、上述したもの及びフロッピデスク装置、種々の形態
の直接アクセス記憶装置、アクセサリカードまたはボー
ド等のような関連構成要素を含む。
マイクロコンピュータが全体として符号１０（図１）で
示されている。これまで述べたように、コンピュータ１
０は関連モニタ１１，キーボード１２及びプリンタまた
はプロッタ１４を有する。コンピュータ１０は、シャシ
１９と協働するカバー１５を有し、カバー１５は図２に
示すようにディジタルデータを処理し、記憶するための
電気的に駆動されるデータ処理及び記憶構成要素を収容
するための包囲されシールドされた容積を画定する。シ
ャシ１９上に搭載され、またコンピュータ１０の構成要
素を電気的に相互接続する手段を提供する複数層のプレ
ーナ２０またはマザーボード上に、これらの構成要素の
少なくともある部分が取り付けられ、コンピュータ１０
は、上述したもの及びフロッピデスク装置、種々の形態
の直接アクセス記憶装置、アクセサリカードまたはボー
ド等のような関連構成要素を含む。
【００１１】シャシ１９はベースとリアパネルとを有し
（図２参照）、磁気または光学ディスクのためのディス
ク装置、テープバックアップ装置等のデータ記憶装置を
受けるための少なくとも１つの開放ベイを形成してい
る。図示した形状において、上方ベイ２２は（３．５イ
ンチとして知られているような）第１の大きさの周辺装
置を収容するようになっている。フロッピディスク装
置、すなわち挿入されるディスケットを受けることがで
き、かつ一般に知られているような、データを受け取
り、記憶し、転送するためのディスケットを使用するこ
とができる、媒体の取り外しが可能な直接アクセス記憶
装置が、上方ベイ２２内に設けられている。
（図２参照）、磁気または光学ディスクのためのディス
ク装置、テープバックアップ装置等のデータ記憶装置を
受けるための少なくとも１つの開放ベイを形成してい
る。図示した形状において、上方ベイ２２は（３．５イ
ンチとして知られているような）第１の大きさの周辺装
置を収容するようになっている。フロッピディスク装
置、すなわち挿入されるディスケットを受けることがで
き、かつ一般に知られているような、データを受け取
り、記憶し、転送するためのディスケットを使用するこ
とができる、媒体の取り外しが可能な直接アクセス記憶
装置が、上方ベイ２２内に設けられている。
【００１２】上記構造を本発明に関係づける前に、パー
ソナルコンピュータシステム１０の通常の操作の概要を
説明しておく。図３を参照すると、本発明によるシステ
ム１０のようなコンピュータシステムの種々のコンポー
ネントを示すパーソナルコンピュータシステムのブロッ
ク図が示され、そのシステム１０は、プレーナ２０上に
搭載されたコンポーネント並びにプレーナとＩ／Ｏスロ
ット及びパーソナルコンピュータの他のハードウエアと
の接続を含む。プレーナにシステムプロセッサ３２が接
続されている。あらゆる適正なマイクロプロセッサがＣ
ＰＵ３２として使用されるが、１つの適正なマイクロプ
ロセッサはＩＮＴＥＬで市販されている８０３８６であ
る。ＣＰＵ３２は、高速ＣＰＵローカルバス３４によっ
て、バスインターフェイス・コントロールユニット３
５、シングル・インライン・メモリ・モジュール（ＳＩ
ＭＭ）としてここに示す輝発性ランダムアクセスメモリ
（ＲＡＭ）３６、ＢＩＯＳ ＲＯＭ３８に接続され、Ｂ
ＩＯＳ ＲＯＭ３８にはＣＰＵ３２への基本的な入出力
操作用の命令が記憶される。ＢＩＯＳ ＲＯＭ３８は、
Ｉ／Ｏ装置及びマイクロプロセッサ３２の操作装置の間
のインターフェイスに使用されるＢＩＯＳを含む。ＲＯ
Ｍ３８内に記憶される命令は、ＢＩＯＳの実行時間を減
少させるためにＲＡＭ内にコピーされる。
ソナルコンピュータシステム１０の通常の操作の概要を
説明しておく。図３を参照すると、本発明によるシステ
ム１０のようなコンピュータシステムの種々のコンポー
ネントを示すパーソナルコンピュータシステムのブロッ
ク図が示され、そのシステム１０は、プレーナ２０上に
搭載されたコンポーネント並びにプレーナとＩ／Ｏスロ
ット及びパーソナルコンピュータの他のハードウエアと
の接続を含む。プレーナにシステムプロセッサ３２が接
続されている。あらゆる適正なマイクロプロセッサがＣ
ＰＵ３２として使用されるが、１つの適正なマイクロプ
ロセッサはＩＮＴＥＬで市販されている８０３８６であ
る。ＣＰＵ３２は、高速ＣＰＵローカルバス３４によっ
て、バスインターフェイス・コントロールユニット３
５、シングル・インライン・メモリ・モジュール（ＳＩ
ＭＭ）としてここに示す輝発性ランダムアクセスメモリ
（ＲＡＭ）３６、ＢＩＯＳ ＲＯＭ３８に接続され、Ｂ
ＩＯＳ ＲＯＭ３８にはＣＰＵ３２への基本的な入出力
操作用の命令が記憶される。ＢＩＯＳ ＲＯＭ３８は、
Ｉ／Ｏ装置及びマイクロプロセッサ３２の操作装置の間
のインターフェイスに使用されるＢＩＯＳを含む。ＲＯ
Ｍ３８内に記憶される命令は、ＢＩＯＳの実行時間を減
少させるためにＲＡＭ内にコピーされる。
【００１３】本発明は、特に図３のシステムのブロック
図を参照して以下に説明する。以下の説明にあたり、本
発明による装置及び方法はプレーナボードの他のハード
ウエア構成とともに使用することが考慮されていること
を理解されたい。例えば、このシステムプロセッサは、
インテル８０２８６または８０４８６マイクロプロセッ
サである。
図を参照して以下に説明する。以下の説明にあたり、本
発明による装置及び方法はプレーナボードの他のハード
ウエア構成とともに使用することが考慮されていること
を理解されたい。例えば、このシステムプロセッサは、
インテル８０２８６または８０４８６マイクロプロセッ
サである。
【００１４】いま図３を参照すると、（データ、アドレ
ス、及び制御コンポーネントを有する）ＣＰＵローカル
バス３４はマイクロプロセッサ３２と数学コプロセッサ
３９及び小型コンピュータ・システム・インターフェイ
ス（ＳＣＳＩ）コントローラ４０との接続を行う。コン
ピュータ設計及びコンピュータ操作の当業者に知られて
いるように、ＳＣＳＩコントローラ４０は、リードオン
リメモリ（ＲＯＭ）４１、ＲＡＭ４２、及び図面の右側
に示されたＩ／Ｏ接続によって容易に実現される種々の
タイプの適切な外部装置に接続され、または接続可能で
ある。ＳＣＳＩコントローラ４０は、（ハードディスク
及びフロッピディスク装置として知られる）固定または
除去可能な媒体電磁気記憶装置、電子光学記憶装置、テ
ープ等の記憶メモリ装置を制御する際の記憶コントロー
ラとして作用する。
ス、及び制御コンポーネントを有する）ＣＰＵローカル
バス３４はマイクロプロセッサ３２と数学コプロセッサ
３９及び小型コンピュータ・システム・インターフェイ
ス（ＳＣＳＩ）コントローラ４０との接続を行う。コン
ピュータ設計及びコンピュータ操作の当業者に知られて
いるように、ＳＣＳＩコントローラ４０は、リードオン
リメモリ（ＲＯＭ）４１、ＲＡＭ４２、及び図面の右側
に示されたＩ／Ｏ接続によって容易に実現される種々の
タイプの適切な外部装置に接続され、または接続可能で
ある。ＳＣＳＩコントローラ４０は、（ハードディスク
及びフロッピディスク装置として知られる）固定または
除去可能な媒体電磁気記憶装置、電子光学記憶装置、テ
ープ等の記憶メモリ装置を制御する際の記憶コントロー
ラとして作用する。
【００１５】バスインターフェイス・コントローラ（Ｂ
ＩＣ）３５は、ＣＰＵローカルバス３４とＩ／Ｏバス４
４を結合する。Ｉ／Ｏバス４４によって、ＢＩＣ３５は
マイクロチャネル・アダプタカード４５を受けるための
複数のＩ／Ｏスロットを有するマイクロチャネル・バス
等の付加機能バスに結合され、アダプタカード４５はＩ
／Ｏ装置またはメモリ（図示せず）に接続されている。
Ｉ／Ｏバス４４は、アドレス、データ及び制御の各コン
ポーネントを有する。
ＩＣ）３５は、ＣＰＵローカルバス３４とＩ／Ｏバス４
４を結合する。Ｉ／Ｏバス４４によって、ＢＩＣ３５は
マイクロチャネル・アダプタカード４５を受けるための
複数のＩ／Ｏスロットを有するマイクロチャネル・バス
等の付加機能バスに結合され、アダプタカード４５はＩ
／Ｏ装置またはメモリ（図示せず）に接続されている。
Ｉ／Ｏバス４４は、アドレス、データ及び制御の各コン
ポーネントを有する。
【００１６】Ｉ／Ｏバス４４に沿って、（４８で示され
る）図形情報を記憶し、（４９で示される）イメージ情
報を記憶するためのビデオＲＡＭ（ＶＲＡＭ）に関連す
るビデオ信号プロセッサ（ＶＳＰ）４６等の種々のＩ／
Ｏコンポーネントが接続されている。ＶＳＰ４６で変換
されるビデオ信号はデジタル−アナログ変換器（ＤＡ
Ｃ）５０を通ってモニタまたは他のディスプレイ装置に
送られる。ＶＳＰ４６が自然イメージ入力／出力として
ここに言及するものに接続されており、これはビデオレ
コーダ／プレイヤ、カメラ等の形態をとる。Ｉ／Ｏバス
４４は、またデジタル信号プロセッサ（ＤＳＰ）５１に
接続され、ＤＳＰ５１は、信号を処理するためのソフト
ウエア命令及びこのような処理に含まれるデータを記憶
するのに利用可能な、関連する命令ＲＡＭ５２及びデー
タＲＡＭ５４を有する。このＤＳＰ５１は、音声コント
ローラ５５を設けることによって音声入力及び出力の処
理を行い、及びアナログインターフェイス・コントロー
ラ５６を設けることによって他の信号を処理する。最後
に、Ｉ／Ｏバス４４は、関連する電気的に消去可能なプ
ログラマブル・リードオンリメモリ（ＥＥＰＲＯＭ）を
有する入出力コントローラ５８に接続されており、入力
及び出力はフロッピディスク装置、プリンタまたはプロ
ッタ１４、キーボード１２、マウスまたはポインティン
グ装置（図示せず）を含む従来の周辺装置及びシリアル
・ポートによって交換される。
る）図形情報を記憶し、（４９で示される）イメージ情
報を記憶するためのビデオＲＡＭ（ＶＲＡＭ）に関連す
るビデオ信号プロセッサ（ＶＳＰ）４６等の種々のＩ／
Ｏコンポーネントが接続されている。ＶＳＰ４６で変換
されるビデオ信号はデジタル−アナログ変換器（ＤＡ
Ｃ）５０を通ってモニタまたは他のディスプレイ装置に
送られる。ＶＳＰ４６が自然イメージ入力／出力として
ここに言及するものに接続されており、これはビデオレ
コーダ／プレイヤ、カメラ等の形態をとる。Ｉ／Ｏバス
４４は、またデジタル信号プロセッサ（ＤＳＰ）５１に
接続され、ＤＳＰ５１は、信号を処理するためのソフト
ウエア命令及びこのような処理に含まれるデータを記憶
するのに利用可能な、関連する命令ＲＡＭ５２及びデー
タＲＡＭ５４を有する。このＤＳＰ５１は、音声コント
ローラ５５を設けることによって音声入力及び出力の処
理を行い、及びアナログインターフェイス・コントロー
ラ５６を設けることによって他の信号を処理する。最後
に、Ｉ／Ｏバス４４は、関連する電気的に消去可能なプ
ログラマブル・リードオンリメモリ（ＥＥＰＲＯＭ）を
有する入出力コントローラ５８に接続されており、入力
及び出力はフロッピディスク装置、プリンタまたはプロ
ッタ１４、キーボード１２、マウスまたはポインティン
グ装置（図示せず）を含む従来の周辺装置及びシリアル
・ポートによって交換される。
【００１７】本発明の特徴に目を向けると、ＳＣＳＩコ
ントローラ４０はその内部に図４に示すある回路構成要
素を有する。特に、ＳＣＳＩコントローラ４０は、内部
輝発性メモリすなわちこの装置のＶＬＳＩ構造内に設け
られたＲＡＭセルと、ＲＡＭ４２へのデータ通信を制御
するためにＳＣＳＩコントローラ４０に結合された外部
輝発性メモリ（ＲＡＭ４２）との間に挿入された、６１
で示す制御ドライバを有する。記憶コントローラ４０
は、制御ドライバ６１とデータ通信を制御する信号ソー
スとの間に接続された、イネーブル・ドライバ（以下単
にドライバ）６２とイネーブル・レシーバ（以下単にレ
シーバ）６４とを有する。ドライバ６２及びレシーバ６
４は、ＶＬＳＩの入出力セルとして形成されており、も
しこれらがなかったならばＶＬＳＩ用のパッケージの出
力ピン、ひいては外部ＲＡＭ４２に接続された出力セル
だったであろうものと機能的に置換される。接続された
ドライバ６２及びレシーバ６４は、制御ドライバ６１を
介してデータ通信をイネーブルする前に外部ＲＡＭ４２
に書き込み信号を送るため、及び書き込み信号が非活動
状態になるまでデータ通信をイネーブルとするよう制御
ドライバ６１に送られた制御信号を保持するために接続
されている。外部ＲＡＭに向かう信号は、ドライバ６２
及びレシーバ６４の間の回路点から供給される。ドライ
バ６２及びレシーバ６４に向かう信号は、ＳＣＳＩコン
トローラ４０のＶＬＳＩ構造内から到達し、レシーバ６
４から制御ドライバ６１のイネーブルポートを通過す
る。制御ドライバ６１は、ＳＣＳＩコントローラ４０か
ら関連する外部ＲＡＭ４２に転送されるデータソースの
間に挿入される。制御ドライバ６１はＳＣＳＩコントロ
ーラ４０のＶＬＳＩ構造内からデータを受け、（以下に
説明する制御の下に）データを前方の外部ＲＡＭ４２に
通過させる。
ントローラ４０はその内部に図４に示すある回路構成要
素を有する。特に、ＳＣＳＩコントローラ４０は、内部
輝発性メモリすなわちこの装置のＶＬＳＩ構造内に設け
られたＲＡＭセルと、ＲＡＭ４２へのデータ通信を制御
するためにＳＣＳＩコントローラ４０に結合された外部
輝発性メモリ（ＲＡＭ４２）との間に挿入された、６１
で示す制御ドライバを有する。記憶コントローラ４０
は、制御ドライバ６１とデータ通信を制御する信号ソー
スとの間に接続された、イネーブル・ドライバ（以下単
にドライバ）６２とイネーブル・レシーバ（以下単にレ
シーバ）６４とを有する。ドライバ６２及びレシーバ６
４は、ＶＬＳＩの入出力セルとして形成されており、も
しこれらがなかったならばＶＬＳＩ用のパッケージの出
力ピン、ひいては外部ＲＡＭ４２に接続された出力セル
だったであろうものと機能的に置換される。接続された
ドライバ６２及びレシーバ６４は、制御ドライバ６１を
介してデータ通信をイネーブルする前に外部ＲＡＭ４２
に書き込み信号を送るため、及び書き込み信号が非活動
状態になるまでデータ通信をイネーブルとするよう制御
ドライバ６１に送られた制御信号を保持するために接続
されている。外部ＲＡＭに向かう信号は、ドライバ６２
及びレシーバ６４の間の回路点から供給される。ドライ
バ６２及びレシーバ６４に向かう信号は、ＳＣＳＩコン
トローラ４０のＶＬＳＩ構造内から到達し、レシーバ６
４から制御ドライバ６１のイネーブルポートを通過す
る。制御ドライバ６１は、ＳＣＳＩコントローラ４０か
ら関連する外部ＲＡＭ４２に転送されるデータソースの
間に挿入される。制御ドライバ６１はＳＣＳＩコントロ
ーラ４０のＶＬＳＩ構造内からデータを受け、（以下に
説明する制御の下に）データを前方の外部ＲＡＭ４２に
通過させる。
【００１８】上述した構造及び考慮された関係によっ
て、ＳＣＳＩコントローラ４０の内部ロジックは装置の
外部ピンがいつ非活動状態に達したかを知り、制御ドラ
イバ６１を通過する書き込みデータを安全にデゲート
（ｄｅｇａｔｅ：ゲートしない、すなわちデータを通さ
ないでおくこと）する。（書き込みデータをＲＡＭ４２
にゲートする）制御ドライバ６１は、書き込みパルスが
ＲＡＭで活動状態になるまでイネーブルとされず、また
書き込みパルスがＲＡＭで非活動状態になるまでデゲー
トされない（ゲートし続ける）。ＲＡＭは制御ドライバ
６１で数ナノ秒の最小のデータ保持時間しか必要としな
い。本回路は、イネーブル・レシーバの遅延時間と制御
ドライバ内のデゲート時間のガードバンド（ｇｕａｒｄ
ｂａｎｄ）によってこの最小時間を保証する。
て、ＳＣＳＩコントローラ４０の内部ロジックは装置の
外部ピンがいつ非活動状態に達したかを知り、制御ドラ
イバ６１を通過する書き込みデータを安全にデゲート
（ｄｅｇａｔｅ：ゲートしない、すなわちデータを通さ
ないでおくこと）する。（書き込みデータをＲＡＭ４２
にゲートする）制御ドライバ６１は、書き込みパルスが
ＲＡＭで活動状態になるまでイネーブルとされず、また
書き込みパルスがＲＡＭで非活動状態になるまでデゲー
トされない（ゲートし続ける）。ＲＡＭは制御ドライバ
６１で数ナノ秒の最小のデータ保持時間しか必要としな
い。本回路は、イネーブル・レシーバの遅延時間と制御
ドライバ内のデゲート時間のガードバンド（ｇｕａｒｄ
ｂａｎｄ）によってこの最小時間を保証する。
【００１９】換言すると、接続されたイネーブル・ドラ
イバ及びイネーブル・レシーバは、このイネーブル・レ
シーバが付加した遅延によって決定される時間間隔で、
外部の輝発性メモリに書き込み信号を送った後に、制御
ドライバを介してデータ通信のイネーブルを遅延させる
ために、また制御ドライバが付加したデゲート遅延によ
って決定される時間間隔の間、制御ドライバを介してデ
ータ通信のイネーブルを保持するために接続されてい
る。
イバ及びイネーブル・レシーバは、このイネーブル・レ
シーバが付加した遅延によって決定される時間間隔で、
外部の輝発性メモリに書き込み信号を送った後に、制御
ドライバを介してデータ通信のイネーブルを遅延させる
ために、また制御ドライバが付加したデゲート遅延によ
って決定される時間間隔の間、制御ドライバを介してデ
ータ通信のイネーブルを保持するために接続されてい
る。
【００２０】本発明の回路は、いくつかのパッケージン
グにおいて重要な他の利益を有する。すなわち、それ
は、ＲＡＭで交換される「出力イネーブル」信号を使用
する他の回路と比較してピンを節減することである。
グにおいて重要な他の利益を有する。すなわち、それ
は、ＲＡＭで交換される「出力イネーブル」信号を使用
する他の回路と比較してピンを節減することである。
【図面の簡単な説明】
【図１】本発明を使用するパーソナルコンピュータの概
略図である。
略図である。
【図２】シャシ、カバー及びプレーナボードを含む図１
のパーソナルコンピュータの構成要素及びそれら構成要
素間の関係を示す分解斜視図である。
のパーソナルコンピュータの構成要素及びそれら構成要
素間の関係を示す分解斜視図である。
【図３】図１及び図２のパーソナルコンピュータの構成
要素のブロック図である。
要素のブロック図である。
【図４】図１乃至図３のパーソナルコンピュータのＳＣ
ＳＩコントローラ内に含まれる構成要素の概略図であ
る。
ＳＩコントローラ内に含まれる構成要素の概略図であ
る。
１０…マイクロコンピュータ １１…モニタ １２…キーボード １４…プリンタ １５…カバー ２０…プレーナ ３２…システムプロセッサ ３５…バスインターフェイス・コントローラ ３８…ＢＩＯＳ ＲＯＭ ４０…ＳＣＳＩコントローラ ４４…Ｉ／Ｏバス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 グレゴリー・ジェイムズ・モア アメリカ合衆国33433 フロリダ州ボカ・ ラトン、ハンツマン・プレイス 8371番地
Claims (3)
- 【請求項１】 高速ローカルプロセッサバスと、 前記ローカルプロセッサバスに直接接続されたマイクロ
プロセッサと、 前記マイクロプロセッサと記憶メモリ装置との間の通信
を調整するために前記ローカルプロセッサバスに直接接
続された記憶コントローラと、 データを輝発的に記憶するために前記記憶コントローラ
に接続された外部輝発性メモリとを有するパーソナルコ
ンピュータシステムであって、 前記記憶コントローラは、 前記外部輝発性メモリと通信されるデータを一時的に記
憶するための内部輝発性メモリと、 前記外部輝発性メモリと前記内部輝発性メモリとの間に
挿入された、前記外部輝発性メモリへのデータ通信を制
御するための制御ドライバと、 データ通信を制御する信号のソースと前記制御ドライバ
との間に接続されたイネーブル・ドライバ及びイネーブ
ル・レシーバとを有し、 前記接続されたイネーブル・ドライバ及びイネーブル・
レシーバは、前記制御ドライバを介するデータ通信のイ
ネーブルに先だって、前記外部輝発性メモリに書き込み
信号を送るために、及び書き込み信号を非活動化し終え
るまでデータ通信をイネーブルとするよう前記制御ドラ
イバに通信される制御信号を保持するために接続されて
いる、パーソナルコンピュータシステム。 - 【請求項２】 前記接続されたイネーブル・ドライバ及
びイネーブル・レシーバは、このイネーブル・レシーバ
が付加した遅延によって決定された間隔によって、前記
制御ドライバを介するデータ通信のイネーブルを遅延さ
せる、請求項１に記載のパーソナルコンピュータシステ
ム。 - 【請求項３】 前記接続されたイネーブル・ドライバ及
びイネーブル・レシーバは、前記制御ドライバが付加し
たデゲート遅延によって決定された間隔の間、この制御
ドライバを介するデータ通信のイネーブルを保持する、
請求項１に記載のパーソナルコンピュータシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US711245 | 1991-06-06 | ||
| US07/711,245 US5586302A (en) | 1991-06-06 | 1991-06-06 | Personal computer system having storage controller with memory write control |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05189155A true JPH05189155A (ja) | 1993-07-30 |
| JP2982839B2 JP2982839B2 (ja) | 1999-11-29 |
Family
ID=24857312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4117694A Expired - Lifetime JP2982839B2 (ja) | 1991-06-06 | 1992-05-11 | パーソナルコンピュータシステム |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5586302A (ja) |
| EP (1) | EP0522698A1 (ja) |
| JP (1) | JP2982839B2 (ja) |
| BR (1) | BR9201999A (ja) |
| CA (1) | CA2066001C (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719920A (en) * | 1995-03-31 | 1998-02-17 | The Messenger Group Llc | Method and apparatus for processing and downloading sound messages onto a permanent memory of a communication package |
| US5790775A (en) * | 1995-10-23 | 1998-08-04 | Digital Equipment Corporation | Host transparent storage controller failover/failback of SCSI targets and associated units |
| US6981759B2 (en) * | 2002-04-30 | 2006-01-03 | Hewlett-Packard Development Company, Lp. | Substrate and method forming substrate for fluid ejection device |
| JP4391170B2 (ja) | 2003-09-05 | 2009-12-24 | 株式会社日立製作所 | データ転送装置の制御方法、データ転送回路、及びディスクアレイ装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4476522A (en) * | 1981-03-09 | 1984-10-09 | International Business Machines Corporation | Programmable peripheral processing controller with mode-selectable address register sequencing |
| US4454575A (en) * | 1980-12-29 | 1984-06-12 | International Business Machines Corporation | Shared memory system with access by specialized peripherals managed by controller initialized by supervisory CPU |
| US4709329A (en) * | 1984-06-25 | 1987-11-24 | Data General Corporation | Input/output device controller for a data processing system |
| US4821170A (en) * | 1987-04-17 | 1989-04-11 | Tandem Computers Incorporated | Input/output system for multiprocessors |
| US4933845A (en) * | 1987-09-04 | 1990-06-12 | Digital Equipment Corporation | Reconfigurable bus |
| IT1222664B (it) * | 1987-09-16 | 1990-09-12 | Honeywell Bull Italiana S P A | Circuito di pilotaggio di bus e di decodifica |
| US5175826A (en) * | 1988-05-26 | 1992-12-29 | Ibm Corporation | Delayed cache write enable circuit for a dual bus microcomputer system with an 80386 and 82385 |
| US5070474A (en) * | 1988-07-26 | 1991-12-03 | Disk Emulation Systems, Inc. | Disk emulation system |
| EP0420203A3 (en) * | 1989-09-29 | 1991-06-19 | Siemens Aktiengesellschaft | Circuit for controlling a bidirectional bus drive |
-
1991
- 1991-06-06 US US07/711,245 patent/US5586302A/en not_active Expired - Fee Related
-
1992
- 1992-04-14 CA CA002066001A patent/CA2066001C/en not_active Expired - Fee Related
- 1992-05-11 JP JP4117694A patent/JP2982839B2/ja not_active Expired - Lifetime
- 1992-05-22 EP EP92304703A patent/EP0522698A1/en not_active Withdrawn
- 1992-05-27 BR BR929201999A patent/BR9201999A/pt not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| CA2066001C (en) | 1998-02-17 |
| EP0522698A1 (en) | 1993-01-13 |
| CA2066001A1 (en) | 1992-12-07 |
| BR9201999A (pt) | 1993-02-02 |
| JP2982839B2 (ja) | 1999-11-29 |
| US5586302A (en) | 1996-12-17 |
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