JPH05190571A - マスク工程数を減らした薄膜トランジスタ装置の製造方法 - Google Patents
マスク工程数を減らした薄膜トランジスタ装置の製造方法Info
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- JPH05190571A JPH05190571A JP4159925A JP15992592A JPH05190571A JP H05190571 A JPH05190571 A JP H05190571A JP 4159925 A JP4159925 A JP 4159925A JP 15992592 A JP15992592 A JP 15992592A JP H05190571 A JPH05190571 A JP H05190571A
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- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
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Abstract
(57)【要約】
【目的】 薄膜トランジスタの製造に当りマスク工程数
を減らす。 【構成】 真性けい素層の上のドープされたけい素層か
ら形成したソース／ドレイン領域とドープされたけい素
層の上のソース／ドレイン接点形状とを有する逆スタッ
ガ型薄膜トランジスタを製造する方法を簡単にし、必要
なマスク工程の数を減らすために、ソース／ドレイン金
属化層をパターン化して、ソース／ドレイン接点形状お
よび関連するアクセス電極形状を形成し終った後、真性
けい素層およびドープされたけい素層をパターン化し、
このときパターン化した電極金属化層を上記けい素層を
エッチングするためのマスクとして用いる。
を減らす。 【構成】 真性けい素層の上のドープされたけい素層か
ら形成したソース／ドレイン領域とドープされたけい素
層の上のソース／ドレイン接点形状とを有する逆スタッ
ガ型薄膜トランジスタを製造する方法を簡単にし、必要
なマスク工程の数を減らすために、ソース／ドレイン金
属化層をパターン化して、ソース／ドレイン接点形状お
よび関連するアクセス電極形状を形成し終った後、真性
けい素層およびドープされたけい素層をパターン化し、
このときパターン化した電極金属化層を上記けい素層を
エッチングするためのマスクとして用いる。
Description
【０００１】
【関連出願】この出願は、Ｒ．Ｆ．Ｋｗａｓｎｉｃｋら
による米国特許出願第０７／５９３，４１９号（出願日
１９９０年１０月５日）「ウェーハ全体に特性を均一に
した薄膜トランジスタ構造および製造方法」、Ｃ−Ｙ
Ｗｅｉらによる米国特許出願第０７／５９３，４２５号
（出願日１９９０年１０月５日）「基準構造の地形の伝
搬地形による装置の自己アライメント」、Ｃ−Ｙ Ｗｅ
ｉらによる米国特許出願第０７／５９３，４２３号（出
願日１９９０年１０月５日）「トップハット形電極形成
によるＴＦＴにおけるソース／ドレイン−ゲートの重な
りの確実な制御」、Ｒ．Ｆ．Ｋｗａｓｎｉｃｋらによる
米国特許出願第０７／５９３，４２１号（出願日１９９
０年１０月５日）「改良されたゲート構造およびゲート
誘電体によるゲート被覆を持つ薄膜トランジスタ」、
Ｇ．Ｅ．Ｐｏｓｓｉｎらによる米国特許出願第０７／５
１０，７６７号（出願日１９９０年４月１７日）「裏側
露光および非鏡面反射層を用いてセルフアライン・マス
クをフォトリソグラフィによって形成する方法」、およ
びＧ．Ｅ．Ｐｏｓｓｉｎらによる米国特許第５，０１
０，０２７号（発行日１９９１年４月２３日）「平坦化
および裏側フォトレジスト露光を利用したセルフアライ
ン薄膜トランジスタの製造法」に関連しており、これら
の出願および特許それぞれをこの明細書に援用する。
による米国特許出願第０７／５９３，４１９号（出願日
１９９０年１０月５日）「ウェーハ全体に特性を均一に
した薄膜トランジスタ構造および製造方法」、Ｃ−Ｙ
Ｗｅｉらによる米国特許出願第０７／５９３，４２５号
（出願日１９９０年１０月５日）「基準構造の地形の伝
搬地形による装置の自己アライメント」、Ｃ−Ｙ Ｗｅ
ｉらによる米国特許出願第０７／５９３，４２３号（出
願日１９９０年１０月５日）「トップハット形電極形成
によるＴＦＴにおけるソース／ドレイン−ゲートの重な
りの確実な制御」、Ｒ．Ｆ．Ｋｗａｓｎｉｃｋらによる
米国特許出願第０７／５９３，４２１号（出願日１９９
０年１０月５日）「改良されたゲート構造およびゲート
誘電体によるゲート被覆を持つ薄膜トランジスタ」、
Ｇ．Ｅ．Ｐｏｓｓｉｎらによる米国特許出願第０７／５
１０，７６７号（出願日１９９０年４月１７日）「裏側
露光および非鏡面反射層を用いてセルフアライン・マス
クをフォトリソグラフィによって形成する方法」、およ
びＧ．Ｅ．Ｐｏｓｓｉｎらによる米国特許第５，０１
０，０２７号（発行日１９９１年４月２３日）「平坦化
および裏側フォトレジスト露光を利用したセルフアライ
ン薄膜トランジスタの製造法」に関連しており、これら
の出願および特許それぞれをこの明細書に援用する。
【０００２】
【発明の分野】この発明は、薄膜トランジスタ装置の分
野に関し、特に逆スタッガ型薄膜トランジスタの分野に
関する。
野に関し、特に逆スタッガ型薄膜トランジスタの分野に
関する。
【０００３】
【発明の背景】アモルファスけい素（ａ−Ｓｉ）薄膜ト
ランジスタ（ＴＦＴ）は、平面パネル表示装置（ディス
プレイ）、撮像装置（イメイジングデバイス）、プリン
タヘッド・ドライバなど多数の用途に用いられている。
逆スタッガ型薄膜トランジスタは、基板の上に配置され
たゲート電極構造と、ゲート電極上に配置されたゲート
誘電体層と、ゲート電極の上に配置された実質的に真性
なアモルファスけい素半導体材料と、少なくともソース
／ドレイン金属化層が半導体材料に接触するチャンネル
領域の近傍で、真性なアモルファスけい素の上に配置さ
れたドープされたアモルファスけい素とを有する。半導
体材料のチャンネル部分はドープされたけい素を含ま
ず、通常、バックチャンネル不活性化層と呼ばれるもの
で不活性化されている。
ランジスタ（ＴＦＴ）は、平面パネル表示装置（ディス
プレイ）、撮像装置（イメイジングデバイス）、プリン
タヘッド・ドライバなど多数の用途に用いられている。
逆スタッガ型薄膜トランジスタは、基板の上に配置され
たゲート電極構造と、ゲート電極上に配置されたゲート
誘電体層と、ゲート電極の上に配置された実質的に真性
なアモルファスけい素半導体材料と、少なくともソース
／ドレイン金属化層が半導体材料に接触するチャンネル
領域の近傍で、真性なアモルファスけい素の上に配置さ
れたドープされたアモルファスけい素とを有する。半導
体材料のチャンネル部分はドープされたけい素を含ま
ず、通常、バックチャンネル不活性化層と呼ばれるもの
で不活性化されている。
【０００４】従来の普通のＴＦＴ製造方法は、真性けい
素層およびドープされたけい素層をパターン化する別々
の工程を含めて、５つ以上のマスク工程を含み、これら
の工程は別々のマスクの使用を必要とする。たとえば、
代表的なプロセスでは、まず基板の上にゲート電極を形
成し、これが１つ以上のマスク工程を含む。次の工程で
は、ゲート誘電体層を堆積し、ゲート誘電体の上に真性
アモルファスけい素を堆積し、そして真性けい素の上に
第２誘電体層を堆積する。代表的には、これらの誘電体
層の両方が窒化けい素（ＳｉＮ）である。つぎに上側の
窒化けい素誘電体層を、ＴＦＴのチャンネル部分の上に
だけ残した別のマスクを用いてパターン化する。つぎ
に、この構造体の上にｎ+ アモルファスけい素の層を堆
積し、その結果、同アモルファスけい素層が、上側誘電
体層の残存部分でまだ被覆されている部分を除いて、真
性アモルファスけい素のすべてを被覆する。所望に応じ
て、ｎ+ けい素の上に厚さ１００−１０００オングスト
ロームのモリブデンキャップ層を堆積してｎ+ けい素表
面を保護する。つぎに、構造体の上にフォトレジストの
層を堆積し、別のマスクを用いて、アモルファスけい素
層およびモリブデンキャップ層に望ましいパターンにパ
ターン化する。つぎに、けい素材料をマスクのまわりで
エッチングする。所望に応じて、ゲート電極構造への接
点を形成するブァイアホールを、第４のフォトレジスト
層でパターン化し、下側窒化けい素層を通してエッチン
グして、ゲート金属化層を露出させる。その後、ソース
／ドレイン電極金属化層を堆積する。
素層およびドープされたけい素層をパターン化する別々
の工程を含めて、５つ以上のマスク工程を含み、これら
の工程は別々のマスクの使用を必要とする。たとえば、
代表的なプロセスでは、まず基板の上にゲート電極を形
成し、これが１つ以上のマスク工程を含む。次の工程で
は、ゲート誘電体層を堆積し、ゲート誘電体の上に真性
アモルファスけい素を堆積し、そして真性けい素の上に
第２誘電体層を堆積する。代表的には、これらの誘電体
層の両方が窒化けい素（ＳｉＮ）である。つぎに上側の
窒化けい素誘電体層を、ＴＦＴのチャンネル部分の上に
だけ残した別のマスクを用いてパターン化する。つぎ
に、この構造体の上にｎ+ アモルファスけい素の層を堆
積し、その結果、同アモルファスけい素層が、上側誘電
体層の残存部分でまだ被覆されている部分を除いて、真
性アモルファスけい素のすべてを被覆する。所望に応じ
て、ｎ+ けい素の上に厚さ１００−１０００オングスト
ロームのモリブデンキャップ層を堆積してｎ+ けい素表
面を保護する。つぎに、構造体の上にフォトレジストの
層を堆積し、別のマスクを用いて、アモルファスけい素
層およびモリブデンキャップ層に望ましいパターンにパ
ターン化する。つぎに、けい素材料をマスクのまわりで
エッチングする。所望に応じて、ゲート電極構造への接
点を形成するブァイアホールを、第４のフォトレジスト
層でパターン化し、下側窒化けい素層を通してエッチン
グして、ゲート金属化層を露出させる。その後、ソース
／ドレイン電極金属化層を堆積する。
【０００５】つぎに、構造体全体の上に平坦化層を形成
し、チャンネル領域の上に上側誘電体層（ＳｉＮ）が露
出されるまで、均一にバックエッチングし、こうすれば
平坦化層が、ＴＦＴのチャンネル領域にソース／ドレイ
ン接点形状を形成するエッチングにおいて、第５のマス
クとして作用する。構造体の上に別のフォトレジスト層
を堆積し、第６のマスクで、関連するアクセス電極形状
用の所望のパターンにしたがってパターン化した後、関
連するアクセス電極形状を適当なエッチ剤でエッチす
る。この後、ソース／ドレイン金属化層のパターン化に
より露出したｎ + アモルファスけい素をエッチング除去
する。
し、チャンネル領域の上に上側誘電体層（ＳｉＮ）が露
出されるまで、均一にバックエッチングし、こうすれば
平坦化層が、ＴＦＴのチャンネル領域にソース／ドレイ
ン接点形状を形成するエッチングにおいて、第５のマス
クとして作用する。構造体の上に別のフォトレジスト層
を堆積し、第６のマスクで、関連するアクセス電極形状
用の所望のパターンにしたがってパターン化した後、関
連するアクセス電極形状を適当なエッチ剤でエッチす
る。この後、ソース／ドレイン金属化層のパターン化に
より露出したｎ + アモルファスけい素をエッチング除去
する。
【０００６】この従来の製造方法はかなり長く、５つ以
上のフォトレジストマスキング工程と多数の堆積工程を
必要とする。このプロセスの複雑さやマスキング工程の
数を減らせば、歩留りが上昇し、加工コストが低下す
る。この出願に開示した発明は、平坦化方法によるので
はなく、通常のフォトリソグラフィ整合（アライメン
ト）方法により、ソース／ドレイン電極をゲートおよび
頂部誘電体に整合させる形式のＴＦＴ製造方法にも適用
できる。
上のフォトレジストマスキング工程と多数の堆積工程を
必要とする。このプロセスの複雑さやマスキング工程の
数を減らせば、歩留りが上昇し、加工コストが低下す
る。この出願に開示した発明は、平坦化方法によるので
はなく、通常のフォトリソグラフィ整合（アライメン
ト）方法により、ソース／ドレイン電極をゲートおよび
頂部誘電体に整合させる形式のＴＦＴ製造方法にも適用
できる。
【０００７】
【発明の目的】したがって、この発明の１つの目的は、
逆スタッガ型薄膜トランジスタ装置の製造方法の複雑さ
を軽減することにある。この発明の別の目的は、逆スタ
ッガ型薄膜トランジスタ装置を形成するのに必要なマス
キング工程の数を減らすことにある。
逆スタッガ型薄膜トランジスタ装置の製造方法の複雑さ
を軽減することにある。この発明の別の目的は、逆スタ
ッガ型薄膜トランジスタ装置を形成するのに必要なマス
キング工程の数を減らすことにある。
【０００８】
【発明の概要】この発明においては、少なくとも真性け
い素導体層およびドープされたアモルファスけい素接点
層のパターン化を、ソース／ドレイン電極金属化層をパ
ターン化し終るまで遅らせ、そしてこのようにして得た
パターン化電極層を、けい素層をエッチングする際のマ
スクとして使用する。こうしてこの発明の方法は、けい
素層をパターン化する別個のフォトマスキング工程およ
び関連したエッチング工程をなくす。こうすれば、必要
なマスク数が少なくなるので、ＴＦＴ製造方法全体が簡
単になる。
い素導体層およびドープされたアモルファスけい素接点
層のパターン化を、ソース／ドレイン電極金属化層をパ
ターン化し終るまで遅らせ、そしてこのようにして得た
パターン化電極層を、けい素層をエッチングする際のマ
スクとして使用する。こうしてこの発明の方法は、けい
素層をパターン化する別個のフォトマスキング工程およ
び関連したエッチング工程をなくす。こうすれば、必要
なマスク数が少なくなるので、ＴＦＴ製造方法全体が簡
単になる。
【０００９】この発明の、薄膜トランジスタ（ＴＦＴ）
装置構造を製造する方法は、基板の上にゲート電極を形
成し、ゲートおよび基板の上に第１誘電体層を堆積し、
この第１誘電体層の上に、好ましくは実質的に真性なけ
い素からなる半導体層を堆積し、半導体層の上に第２の
誘電体層を堆積し、第２誘電体層をパターン化して、ソ
ース／ドレイン電極−ゲートオーバーラップ区域を画定
するのに用いる残存部分を残し、ウェーハの上にドープ
されたけい素接点層を堆積し、電極金属化層を堆積し、
この電極金属化層にソース／ドレイン接点形状および関
連するアクセス電極形状を形成し、そして形状を画定さ
れた電極金属化層をマスクとして用いて、真性けい素半
導体層およびドープされたけい素接点層のここで露出さ
れている区域をエッチングする。
装置構造を製造する方法は、基板の上にゲート電極を形
成し、ゲートおよび基板の上に第１誘電体層を堆積し、
この第１誘電体層の上に、好ましくは実質的に真性なけ
い素からなる半導体層を堆積し、半導体層の上に第２の
誘電体層を堆積し、第２誘電体層をパターン化して、ソ
ース／ドレイン電極−ゲートオーバーラップ区域を画定
するのに用いる残存部分を残し、ウェーハの上にドープ
されたけい素接点層を堆積し、電極金属化層を堆積し、
この電極金属化層にソース／ドレイン接点形状および関
連するアクセス電極形状を形成し、そして形状を画定さ
れた電極金属化層をマスクとして用いて、真性けい素半
導体層およびドープされたけい素接点層のここで露出さ
れている区域をエッチングする。
【００１０】この方法は、撮像装置（イメージャ）また
は表示装置に用いるのに有効なＴＦＴ構造を製造する一
方で、マスキングおよびエッチング工程が少なくなる。
ソース／ドレイン電極形状を透明な導電性酸化物（ＴＣ
Ｏ＝ｔｒａｎｓｐａｒｅｎｔ ｃｏｎｄｕｃｔｉｎｇ
ｏｘｉｄｅ）電極に電気的に接続する必要のある液晶デ
ィスプレイ用途では、上述した方法の最終工程の後に、
ＴＣＯ層を堆積するのが好ましく、こうしてその下側に
けい素層を置かずにウェーハ上にＴＣＯを堆積すること
を可能にする。このような方法では、形状を画定したソ
ース／ドレイン電極金属化層、ｎ+ アモルファスけい素
接点層および真性アモルファスけい素半導体層を、形状
を画定した電極金属化層に形成したソース／ドレイン電
極から半導体層の下側にある層まで延在する実質的に連
続な傾斜した側壁を形成するように、エッチする。こう
すれば、堆積したＴＣＯが傾斜側壁を登りソース／ドレ
イン電極に到達し、良好な電気的接続を保証する。
は表示装置に用いるのに有効なＴＦＴ構造を製造する一
方で、マスキングおよびエッチング工程が少なくなる。
ソース／ドレイン電極形状を透明な導電性酸化物（ＴＣ
Ｏ＝ｔｒａｎｓｐａｒｅｎｔ ｃｏｎｄｕｃｔｉｎｇ
ｏｘｉｄｅ）電極に電気的に接続する必要のある液晶デ
ィスプレイ用途では、上述した方法の最終工程の後に、
ＴＣＯ層を堆積するのが好ましく、こうしてその下側に
けい素層を置かずにウェーハ上にＴＣＯを堆積すること
を可能にする。このような方法では、形状を画定したソ
ース／ドレイン電極金属化層、ｎ+ アモルファスけい素
接点層および真性アモルファスけい素半導体層を、形状
を画定した電極金属化層に形成したソース／ドレイン電
極から半導体層の下側にある層まで延在する実質的に連
続な傾斜した側壁を形成するように、エッチする。こう
すれば、堆積したＴＣＯが傾斜側壁を登りソース／ドレ
イン電極に到達し、良好な電気的接続を保証する。
【００１１】
【詳細な説明】図１に、１つ以上の薄膜トランジスタ装
置を製造する予定のベースを形成する基板１２の一部を
断面にて示す。基板１２はガラスなどの絶縁性の、好ま
しくは透明な材料から形成する。この発明にしたがって
薄膜トランジスタ装置構造を製造する方法では、まず、
基板１２の上にゲート電極１８を形成する。ここで用い
る用語「構造」は、製造方法の途中または終了後の任意
の時点で、基板１２の上に存在するＴＦＴの製造に用い
るすべての材料の配置を意味する。
置を製造する予定のベースを形成する基板１２の一部を
断面にて示す。基板１２はガラスなどの絶縁性の、好ま
しくは透明な材料から形成する。この発明にしたがって
薄膜トランジスタ装置構造を製造する方法では、まず、
基板１２の上にゲート電極１８を形成する。ここで用い
る用語「構造」は、製造方法の途中または終了後の任意
の時点で、基板１２の上に存在するＴＦＴの製造に用い
るすべての材料の配置を意味する。
【００１２】ゲート電極１８は、金属、たとえばチタン
（Ｔｉ）、クロム（Ｃｒ）、タングステン（Ｗ）、アル
ミニウム（Ａｌ）などの単一の導電層とすることがで
き、あるいはゲート電極を多層構造、たとえばクロムに
重ねたモリブデン（Ｍｏ／Ｃｒ）、モリブデンに重ねた
チタン（Ｔｉ／Ｍｏ）、アルミニウムに重ねたチタン
（Ｔｉ／Ａｌ）などとして、基板１２への接着性がよ
く、電気抵抗の小さいゲート電極構造を構成してもよ
い。
（Ｔｉ）、クロム（Ｃｒ）、タングステン（Ｗ）、アル
ミニウム（Ａｌ）などの単一の導電層とすることがで
き、あるいはゲート電極を多層構造、たとえばクロムに
重ねたモリブデン（Ｍｏ／Ｃｒ）、モリブデンに重ねた
チタン（Ｔｉ／Ｍｏ）、アルミニウムに重ねたチタン
（Ｔｉ／Ａｌ）などとして、基板１２への接着性がよ
く、電気抵抗の小さいゲート電極構造を構成してもよ
い。
【００１３】ゲート電極１８の形成は、代表的には、１
つ以上のゲート金属化層を堆積し、ついでこれらのゲー
ト金属化層をパターン化する工程を含む。ゲート電極１
８のパターン化により、図１に示すような、傾斜した側
壁を有する構造を生成するのが好ましい。このような傾
斜した側壁は装置の構造的一体性を高める。ここで用い
る用語「傾斜した側壁」は、層の頂部から層の底部まで
実質的に均一なテーパを有する側壁を意味する。テーパ
の傾斜は、後で堆積する層との密着性がよくなるよう
に、たとえば４５°に選択する。ここで用いる用語「パ
ターン化」は、ＴＦＴ装置の構造を選択的に成形するこ
とを意味し、代表的には、ＴＦＴ装置の成形すべき層ま
たは部分の上にフォトレジストの層を堆積し、フォトレ
ジストを所望のパターンにて化学線に露出し、装置構造
の上に残るフォトレジストが下側構造をエッチングする
ための所定のパターンとなるようにフォトレジストを現
像し、そして周知のウェットまたはドライエッチング技
術を用いて、フォトレジストで被覆されていない下側構
造をエッチングする工程からなる。代表的には、残った
フォトレジストをこの後除去するが、もしもそうするの
が有利であれば、そのフォトレジストを後続の工程で利
用するために残しておいてもよい。
つ以上のゲート金属化層を堆積し、ついでこれらのゲー
ト金属化層をパターン化する工程を含む。ゲート電極１
８のパターン化により、図１に示すような、傾斜した側
壁を有する構造を生成するのが好ましい。このような傾
斜した側壁は装置の構造的一体性を高める。ここで用い
る用語「傾斜した側壁」は、層の頂部から層の底部まで
実質的に均一なテーパを有する側壁を意味する。テーパ
の傾斜は、後で堆積する層との密着性がよくなるよう
に、たとえば４５°に選択する。ここで用いる用語「パ
ターン化」は、ＴＦＴ装置の構造を選択的に成形するこ
とを意味し、代表的には、ＴＦＴ装置の成形すべき層ま
たは部分の上にフォトレジストの層を堆積し、フォトレ
ジストを所望のパターンにて化学線に露出し、装置構造
の上に残るフォトレジストが下側構造をエッチングする
ための所定のパターンとなるようにフォトレジストを現
像し、そして周知のウェットまたはドライエッチング技
術を用いて、フォトレジストで被覆されていない下側構
造をエッチングする工程からなる。代表的には、残った
フォトレジストをこの後除去するが、もしもそうするの
が有利であれば、そのフォトレジストを後続の工程で利
用するために残しておいてもよい。
【００１４】つぎに、図２に示すように、高度の一体性
の誘電体を生成することの知られた方法、たとえばプラ
ズマエンハンスド化学蒸着（ＰＥＣＶＤ）により、構造
全体の上にゲート誘電体層２８を堆積する。このゲート
誘電体層を厚さ約１００−６００ｎｍに堆積し、そして
好ましくは、窒化けい素から形成するが、二酸化けい素
または他の適当な誘電体としてもよい。ゲート電極１８
の側壁が傾斜しているので、高度に一体性の同形な誘電
体層を堆積することができる。
の誘電体を生成することの知られた方法、たとえばプラ
ズマエンハンスド化学蒸着（ＰＥＣＶＤ）により、構造
全体の上にゲート誘電体層２８を堆積する。このゲート
誘電体層を厚さ約１００−６００ｎｍに堆積し、そして
好ましくは、窒化けい素から形成するが、二酸化けい素
または他の適当な誘電体としてもよい。ゲート電極１８
の側壁が傾斜しているので、高度に一体性の同形な誘電
体層を堆積することができる。
【００１５】ゲート誘電体層２８の上に真性アモルファ
スけい素（ｉ−Ｓｉ）などの半導体層３０を堆積する。
半導体層３０を、周知の方法、たとえばプラズマエンハ
ンスド化学蒸着（ＰＥＣＶＤ）により、厚さ約２００−
５０００オングストロームに堆積するのが好ましい。つ
ぎに、半導体層３０の上に第２の誘電体層３２を、周知
の方法、たとえばＣＶＤにより堆積する。第２誘電体層
３２として窒化けい素を厚さ約１，０００−１０，００
０オングストロームに堆積するのが好ましいが、代わり
に、第２誘電体層を二酸化けい素または他の適当な誘電
体としてもよい。この段階での構造の断面は図２に示す
通りである。
スけい素（ｉ−Ｓｉ）などの半導体層３０を堆積する。
半導体層３０を、周知の方法、たとえばプラズマエンハ
ンスド化学蒸着（ＰＥＣＶＤ）により、厚さ約２００−
５０００オングストロームに堆積するのが好ましい。つ
ぎに、半導体層３０の上に第２の誘電体層３２を、周知
の方法、たとえばＣＶＤにより堆積する。第２誘電体層
３２として窒化けい素を厚さ約１，０００−１０，００
０オングストロームに堆積するのが好ましいが、代わり
に、第２誘電体層を二酸化けい素または他の適当な誘電
体としてもよい。この段階での構造の断面は図２に示す
通りである。
【００１６】つぎに、第２誘電体層３２をパターン化し
てソース／ドレイン電極オーバーラップ区域を画定す
る。ここで用いる用語「画定」は、ＴＦＴ構造のある区
域または部分の境界または範囲を決定または固定するこ
とを意味する。第２誘電体層３２のパターン化は、自己
整合（アライメント）技術、たとえば前掲の米国特許第
５，０１０，０２７号に記載されている技術を用いて、
行うことができる。図３に示すように、パターン化後、
第２誘電体層３２の残存部分は、後で完成ＴＦＴのチャ
ンネル領域となる区域において実質的にゲート電極１８
の上に配置されたチャンネルプラグ３２’を形成する。
てソース／ドレイン電極オーバーラップ区域を画定す
る。ここで用いる用語「画定」は、ＴＦＴ構造のある区
域または部分の境界または範囲を決定または固定するこ
とを意味する。第２誘電体層３２のパターン化は、自己
整合（アライメント）技術、たとえば前掲の米国特許第
５，０１０，０２７号に記載されている技術を用いて、
行うことができる。図３に示すように、パターン化後、
第２誘電体層３２の残存部分は、後で完成ＴＦＴのチャ
ンネル領域となる区域において実質的にゲート電極１８
の上に配置されたチャンネルプラグ３２’を形成する。
【００１７】つぎに、この構造の上にｎ+ アモルファス
けい素からなるドープされたけい素接点層３４を厚さ約
１００−１０００オングストロームの範囲に堆積する。
ドープされたけい素接点層３４はｉ−Ｓｉ半導体層３０
の露出部分およびチャンネルプラグ３２’を被覆する。
所望に応じて、つぎに、ドープされたけい素接点層３４
の上に薄いモリブデンキャップ層３５（図１１）を堆積
して、ｎ+ アモルファスけい素表面を後で堆積するフォ
トレジストによる汚染から保護することができる。設層
した場合、このキャップ層は、後述するように、電極金
属化層３６（図４）をエッチングするのと実質的に同時
に、実質的に同じ区域において、エッチングされる。
けい素からなるドープされたけい素接点層３４を厚さ約
１００−１０００オングストロームの範囲に堆積する。
ドープされたけい素接点層３４はｉ−Ｓｉ半導体層３０
の露出部分およびチャンネルプラグ３２’を被覆する。
所望に応じて、つぎに、ドープされたけい素接点層３４
の上に薄いモリブデンキャップ層３５（図１１）を堆積
して、ｎ+ アモルファスけい素表面を後で堆積するフォ
トレジストによる汚染から保護することができる。設層
した場合、このキャップ層は、後述するように、電極金
属化層３６（図４）をエッチングするのと実質的に同時
に、実質的に同じ区域において、エッチングされる。
【００１８】つぎに、この構造の上に電極金属化層３６
を堆積する。電極金属化層は、接点金属、たとえばモリ
ブデン、クロムなどとすればよく、そして代表的には、
スパッタリングなどの周知の方法で、厚さ約１００−５
００ｎｍに堆積する。あるいはまた、ｎ+ アモルファス
けい素に良好なオーム接触をなすクロム、ニクロム、タ
ンタルその他適当な金属の比較的薄い第１層と、モリブ
デン、アルミニウム、タングステンその他適当な金属の
比較的厚い第２導体層とからなる２層電極金属化層（図
示せず）を堆積してもよい。この工程の後の装置の構造
は図４に示す通りである。
を堆積する。電極金属化層は、接点金属、たとえばモリ
ブデン、クロムなどとすればよく、そして代表的には、
スパッタリングなどの周知の方法で、厚さ約１００−５
００ｎｍに堆積する。あるいはまた、ｎ+ アモルファス
けい素に良好なオーム接触をなすクロム、ニクロム、タ
ンタルその他適当な金属の比較的薄い第１層と、モリブ
デン、アルミニウム、タングステンその他適当な金属の
比較的厚い第２導体層とからなる２層電極金属化層（図
示せず）を堆積してもよい。この工程の後の装置の構造
は図４に示す通りである。
【００１９】つぎに、電極金属化層３６（図４）に、ソ
ース／ドレイン接点形状１００（図１０）および関連す
るアクセス電極形状１１０を画定する。ソース／ドレイ
ン接点形状１００（図１０）を画定すると、ゲート電極
１８に所定の量だけオーバーラップするＴＦＴ装置のソ
ース電極１０４およびドレイン電極１０６が位置決めさ
れ、こうして有効なトランジスタ装置を形成する。アク
セス電極形状１１０を画定すると、アクセス電極１１４
が得られ、これは、それによりウェーハ上に製造した複
数のＴＦＴのソース／ドレイン電極に対して信号を送受
する通路を与える。
ース／ドレイン接点形状１００（図１０）および関連す
るアクセス電極形状１１０を画定する。ソース／ドレイ
ン接点形状１００（図１０）を画定すると、ゲート電極
１８に所定の量だけオーバーラップするＴＦＴ装置のソ
ース電極１０４およびドレイン電極１０６が位置決めさ
れ、こうして有効なトランジスタ装置を形成する。アク
セス電極形状１１０を画定すると、アクセス電極１１４
が得られ、これは、それによりウェーハ上に製造した複
数のＴＦＴのソース／ドレイン電極に対して信号を送受
する通路を与える。
【００２０】ソース／ドレイン接点形状１００（図１
０）およびアクセス電極形状１１０は、フォトリソグラ
フィパターン化技術または後述する平坦化（プレーナリ
ゼーション）技術いずれかで、画定することができる。
フォトリソグラフィパターン化技術を用いる場合、１つ
のマスクを用いてフォトレジストの層を露光して、ソー
ス／ドレイン接点形状１００およびアクセス電極形状１
１０の両方をパターン化する。この方法は電極金属化層
のすべてのパターン化を１つのマスクで行うが、このフ
ォトリソグラフィパターン化技術では、ソースおよびド
レイン電極のゲート上のチャンネル区域での位置決め
（この位置決めは装置性能にとって臨界的である）を、
微細に制御できない。
０）およびアクセス電極形状１１０は、フォトリソグラ
フィパターン化技術または後述する平坦化（プレーナリ
ゼーション）技術いずれかで、画定することができる。
フォトリソグラフィパターン化技術を用いる場合、１つ
のマスクを用いてフォトレジストの層を露光して、ソー
ス／ドレイン接点形状１００およびアクセス電極形状１
１０の両方をパターン化する。この方法は電極金属化層
のすべてのパターン化を１つのマスクで行うが、このフ
ォトリソグラフィパターン化技術では、ソースおよびド
レイン電極のゲート上のチャンネル区域での位置決め
（この位置決めは装置性能にとって臨界的である）を、
微細に制御できない。
【００２１】平坦化法では、平坦化層４０（図５）（フ
ォトレジストとすることができる）を構造全体に堆積
し、電極金属化層のすべての露出部分を被覆し、構造上
に実質的に平坦な上面を与える。つぎに、平坦化層を、
ウェットまたはドライ平坦化エッチングにより均一にバ
ックエッチングする。図５に示すように、電極金属化層
３６の選択部分３８が露出されたら、平坦化エッチング
を停止する。選択部分３８の範囲は、後述するエッチン
グ工程後のソースおよびドレイン電極のゲート電極への
オーバーラップが所望通りとなるように選ぶ。
ォトレジストとすることができる）を構造全体に堆積
し、電極金属化層のすべての露出部分を被覆し、構造上
に実質的に平坦な上面を与える。つぎに、平坦化層を、
ウェットまたはドライ平坦化エッチングにより均一にバ
ックエッチングする。図５に示すように、電極金属化層
３６の選択部分３８が露出されたら、平坦化エッチング
を停止する。選択部分３８の範囲は、後述するエッチン
グ工程後のソースおよびドレイン電極のゲート電極への
オーバーラップが所望通りとなるように選ぶ。
【００２２】つぎに、電極金属化層３６を選択部分３８
の区域で選択的にエッチングし、電極金属化層３６およ
びドープされたけい素接点層３４の露出部分３８の実質
的に下側に位置する部分を除去し、チャンネルプラグ３
２’の頂面を露出し、図６に示す構造を得る。この自己
整合（セルフアライメント）されたソース／ドレイン形
状は、ＴＦＴのチャンネル領域の近傍でアモルファスけ
い素接点層３４のソースおよびドレイン領域を分離する
が、まだゲート金属化層により被覆されているＴＦＴの
チャンネル領域から離れた領域では、接点層はそのまま
である。ソース／ドレイン接点形状を形成した後、平坦
化層の残存部分を除去する。
の区域で選択的にエッチングし、電極金属化層３６およ
びドープされたけい素接点層３４の露出部分３８の実質
的に下側に位置する部分を除去し、チャンネルプラグ３
２’の頂面を露出し、図６に示す構造を得る。この自己
整合（セルフアライメント）されたソース／ドレイン形
状は、ＴＦＴのチャンネル領域の近傍でアモルファスけ
い素接点層３４のソースおよびドレイン領域を分離する
が、まだゲート金属化層により被覆されているＴＦＴの
チャンネル領域から離れた領域では、接点層はそのまま
である。ソース／ドレイン接点形状を形成した後、平坦
化層の残存部分を除去する。
【００２３】上述した平坦化法を完了した後、アクセス
電極構造の画定を、残っている電極金属化層をパターン
化することにより、行う。この発明によれば、つぎに、
パターン化した電極金属化層をマスクとして使用して、
電極金属化層を除去してしまった区域において、ドープ
されたけい素接点層およびｉ−Ｓｉ半導体層の相次ぐ層
をエッチングする。たとえば、アクセス電極形状を形成
する際に、フォトレジストの層５０を構造の上に堆積
し、選択されたパターンにしたがって放射線に露出し、
現像して残存部分をマスクとして残す。このマスクとし
ての残存部分は、アクセス電極形状の区域を除いたウェ
ーハ上の残っている電極金属化層をエッチング除去する
のに用いる。たとえば、図７に示すように、フォトレジ
スト層５０を堆積してから、フォトリソグラフィ法でパ
ターン化し、現像し、異なるトランジスタを分離すると
ともにアクセス電極のまわりに区域を形成するために電
極金属化層を除去する必要のある場所に窓５２を設け
る。つぎに、電極金属化層３６の窓５２に露出された区
域を、周知のウェットまたはドライエッチング技術を用
いて、エッチング除去し、傾斜側壁３６’を形成し、こ
うして図８に示す通りの装置構造を得る。
電極構造の画定を、残っている電極金属化層をパターン
化することにより、行う。この発明によれば、つぎに、
パターン化した電極金属化層をマスクとして使用して、
電極金属化層を除去してしまった区域において、ドープ
されたけい素接点層およびｉ−Ｓｉ半導体層の相次ぐ層
をエッチングする。たとえば、アクセス電極形状を形成
する際に、フォトレジストの層５０を構造の上に堆積
し、選択されたパターンにしたがって放射線に露出し、
現像して残存部分をマスクとして残す。このマスクとし
ての残存部分は、アクセス電極形状の区域を除いたウェ
ーハ上の残っている電極金属化層をエッチング除去する
のに用いる。たとえば、図７に示すように、フォトレジ
スト層５０を堆積してから、フォトリソグラフィ法でパ
ターン化し、現像し、異なるトランジスタを分離すると
ともにアクセス電極のまわりに区域を形成するために電
極金属化層を除去する必要のある場所に窓５２を設け
る。つぎに、電極金属化層３６の窓５２に露出された区
域を、周知のウェットまたはドライエッチング技術を用
いて、エッチング除去し、傾斜側壁３６’を形成し、こ
うして図８に示す通りの装置構造を得る。
【００２４】この発明によれば、ドープされたけい素接
点層３４のこの段階で露出された部分とｉ−Ｓｉ半導体
層３０の接点層３４の露出区域の下側にある部分とを、
パターン化された電極金属化層を、そして所望に応じ
て、フォトレジスト層５０の残存部分をマスクとして用
いて、エッチングする。周知のウェットまたはドライエ
ッチング技術を用いて、傾斜側壁がマスクとして用いた
電極金属化層の側壁と実質的に連続になりかつそれと同
じ傾斜を持つようにする、のが好ましい。この工程の終
了後、装置の構造は図９に示す通りとなる。
点層３４のこの段階で露出された部分とｉ−Ｓｉ半導体
層３０の接点層３４の露出区域の下側にある部分とを、
パターン化された電極金属化層を、そして所望に応じ
て、フォトレジスト層５０の残存部分をマスクとして用
いて、エッチングする。周知のウェットまたはドライエ
ッチング技術を用いて、傾斜側壁がマスクとして用いた
電極金属化層の側壁と実質的に連続になりかつそれと同
じ傾斜を持つようにする、のが好ましい。この工程の終
了後、装置の構造は図９に示す通りとなる。
【００２５】薄膜トランジスタの製造方法はこれで完了
する。電極金属化層および半導体材料のパターン化に同
じマスクを使用するので、従来の製造方法から少なくと
も１つのフォトリソグラフィ・マスク工程を除くことに
なり、製造方法が簡単になり、その結果機能装置の歩留
りが高くなる。たとえば、液晶ディスプレイ装置のよう
に、薄膜トランジスタと透明な導電性酸化物（ＴＣＯ）
電極との接続を必要とする構造体の一部である薄膜トラ
ンジスタの場合、ＴＦＴの製造後、そしてドープされた
けい素層およびｉ−Ｓｉ接点層を除去し終った後、ＴＣ
Ｏ電極を形成する。ＴＣＯ電極を形成するには、代表的
には、構造上にＴＣＯを均一に堆積し、フォトレジスト
層を堆積し、フォトレジスト層を選択的に露光して、Ｔ
ＣＯ電極が延在しない区域からＴＣＯを除去するための
マスクを形成し、露出したＴＣＯをエッチングし、残存
フォトレジストを除去する。図１１に示すように、ソー
ス／ドレイン電極金属化層、接点層および半導体層の傾
斜した側壁は、高品質な同形の薄いＴＣＯ電極層７０を
側壁およびソース／ドレイン金属化層に沿ってその上面
まで堆積するのを容易にし、ソース／ドレイン電極と薄
いＴＣＯ電極の間に良好なオーム接触を達成する。
する。電極金属化層および半導体材料のパターン化に同
じマスクを使用するので、従来の製造方法から少なくと
も１つのフォトリソグラフィ・マスク工程を除くことに
なり、製造方法が簡単になり、その結果機能装置の歩留
りが高くなる。たとえば、液晶ディスプレイ装置のよう
に、薄膜トランジスタと透明な導電性酸化物（ＴＣＯ）
電極との接続を必要とする構造体の一部である薄膜トラ
ンジスタの場合、ＴＦＴの製造後、そしてドープされた
けい素層およびｉ−Ｓｉ接点層を除去し終った後、ＴＣ
Ｏ電極を形成する。ＴＣＯ電極を形成するには、代表的
には、構造上にＴＣＯを均一に堆積し、フォトレジスト
層を堆積し、フォトレジスト層を選択的に露光して、Ｔ
ＣＯ電極が延在しない区域からＴＣＯを除去するための
マスクを形成し、露出したＴＣＯをエッチングし、残存
フォトレジストを除去する。図１１に示すように、ソー
ス／ドレイン電極金属化層、接点層および半導体層の傾
斜した側壁は、高品質な同形の薄いＴＣＯ電極層７０を
側壁およびソース／ドレイン金属化層に沿ってその上面
まで堆積するのを容易にし、ソース／ドレイン電極と薄
いＴＣＯ電極の間に良好なオーム接触を達成する。
【００２６】アモルファスけい素は現在薄膜トランジス
タ用に使用されている代表的な材料であるので、上述し
た実施例では半導体材料としてアモルファスけい素を使
用したが、この発明の方法は他の半導体材料または他の
形態のけい素の使用にも等しく適用できることを理解す
べきである。現在アモルファス状態で使用されている他
の半導体材料はゲルマニウムとセレン化カドミウムであ
る。この発明の方法はこれらのアモルファスけい素半導
体材料およびあらゆる他の材料に適用できるとともに、
多結晶あるいはさらには単結晶半導体材料にも適用でき
る。ただし、下側に位置する支持構造がこのような半導
体層の形成を支持するならばである。さらに、ゲート誘
電体層を窒化けい素であると説明したが、ゲート誘電体
層を２層以上から構成することができ、そのような種々
の構成層が異なる組成のものでもよく、また単層の誘電
体をＳｉＯ2 などの他の誘電材料としてもよいことが理
解できるであろう。
タ用に使用されている代表的な材料であるので、上述し
た実施例では半導体材料としてアモルファスけい素を使
用したが、この発明の方法は他の半導体材料または他の
形態のけい素の使用にも等しく適用できることを理解す
べきである。現在アモルファス状態で使用されている他
の半導体材料はゲルマニウムとセレン化カドミウムであ
る。この発明の方法はこれらのアモルファスけい素半導
体材料およびあらゆる他の材料に適用できるとともに、
多結晶あるいはさらには単結晶半導体材料にも適用でき
る。ただし、下側に位置する支持構造がこのような半導
体層の形成を支持するならばである。さらに、ゲート誘
電体層を窒化けい素であると説明したが、ゲート誘電体
層を２層以上から構成することができ、そのような種々
の構成層が異なる組成のものでもよく、また単層の誘電
体をＳｉＯ2 などの他の誘電材料としてもよいことが理
解できるであろう。
【００２７】以上この発明をそのいくつかの好適な実施
例について詳しく説明したが、当業者であればこれに種
々の変更や改変を加えることができる。したがって、以
下の特許請求の範囲はこのような変更例や改変例のすべ
てを、発明の要旨内に入るものとして包含する。新規と
認められる発明の特徴は、特許請求の範囲に明記されて
いる。この発明自体が、他の目的や効果ともどもよく理
解できるように、以下に、添付の図面と関連してこの発
明を説明する。図面中同じ符号は同じ部分を示す。
例について詳しく説明したが、当業者であればこれに種
々の変更や改変を加えることができる。したがって、以
下の特許請求の範囲はこのような変更例や改変例のすべ
てを、発明の要旨内に入るものとして包含する。新規と
認められる発明の特徴は、特許請求の範囲に明記されて
いる。この発明自体が、他の目的や効果ともどもよく理
解できるように、以下に、添付の図面と関連してこの発
明を説明する。図面中同じ符号は同じ部分を示す。
【図１】この発明にしたがって薄膜トランジスタを製造
する段階を示す断面図である。
する段階を示す断面図である。
【図２】この発明にしたがって薄膜トランジスタを製造
する段階を示す断面図である。
する段階を示す断面図である。
【図３】この発明にしたがって薄膜トランジスタを製造
する段階を示す断面図である。
する段階を示す断面図である。
【図４】この発明にしたがって薄膜トランジスタを製造
する段階を示す断面図である。
する段階を示す断面図である。
【図５】この発明にしたがって薄膜トランジスタを製造
する段階を示す断面図である。
する段階を示す断面図である。
【図６】この発明にしたがって薄膜トランジスタを製造
する段階を示す断面図である。
する段階を示す断面図である。
【図７】この発明にしたがって薄膜トランジスタを製造
する段階を示す断面図である。
する段階を示す断面図である。
【図８】この発明にしたがって薄膜トランジスタを製造
する段階を示す断面図である。
する段階を示す断面図である。
【図９】この発明にしたがって薄膜トランジスタを製造
する段階を示す断面図である。
する段階を示す断面図である。
【図１０】この発明にしたがって製造した薄膜トランジ
スタの平面図である。
スタの平面図である。
【図１１】この発明を、ソース／ドレイン電極上まで延
在する薄い透明な導電性酸化物電極を有するイメージン
グ装置として示す断面図である。
在する薄い透明な導電性酸化物電極を有するイメージン
グ装置として示す断面図である。
１２ 基板 １８ ゲート電極 ２８ ゲート誘電体層 ３０ ｉ−Ｓｉ層 ３２ 第２誘電体層 ３４ ａ−Ｓｉ層 ３６ 電極金属化層 ４０ 平坦化層 ５０ フォトレジスト層 ７０ ＴＣＯ電極層 １００ ソース／ドレイン接点形状 １１０ アクセス電極形状
Claims (16)
- 【請求項１】 薄膜トランジスタ（ＴＦＴ）装置構造を
製造するにあたり、 基板の上に金属のゲート電極を基板の一部がゲート金属
で被覆されずに残るように形成し、 上記ゲート金属および上記基板のゲート金属で被覆され
ていない部分の上に第１誘電体層を堆積し、 上記第１誘電体層の上に実質的に真性なけい素からなる
半導体層を堆積し、 上記真性けい素層の上に第２の誘電体層を堆積し、 上記第２誘電体層をパターン化してソース／ドレイン電
極−ゲートオーバーラップ区域を画定し、 装置構造の上にドープされたけい素接点層を堆積し、 上記ドープされたけい素接点層の上に電極金属化層を堆
積し、 上記電極金属化層にソース／ドレイン接点形状および関
連するアクセス電極形状を形成し、 上記ドープされたけい素層および真性けい素層をエッチ
ングして、これらのけい素層が形状を画定した電極金属
化層の下にないところでこれらのけい素層それぞれを上
記構造から除去する工程を含むＴＦＴ装置構造の製造方
法。 - 【請求項２】 上記構造にソース／ドレイン接点形状お
よび関連するアクセス電極形状を形成する工程が、 上記構造上に平坦化層を堆積し、 上記平坦化層を均一にエッチングして、上記電極金属化
層の選択部分を露出し、 露出した電極金属化層とその下に位置する上記ドープさ
れたけい素層をエッチングして、上記ソース／ドレイン
接点形状を成形し、 残っている電極金属化層をパターン化して、上記関連す
るアクセス電極形状を成形する工程を含む請求項１に記
載の方法。 - 【請求項３】 上記構造にソース／ドレイン接点形状お
よび関連するアクセス電極形状を形成する工程が、上記
電極金属化層をフォトリソグラフィ法でパターン化する
工程を含む請求項２に記載の方法。 - 【請求項４】 上記基板の上にゲート電極を形成する工
程が、第１導電層を堆積し、この第１導電層の上に第２
導電層を堆積し、これらの第１および第２導電層をパタ
ーン化する工程を含む請求項３に記載の方法。 - 【請求項５】 上記パターン化工程のそれぞれが、 フォトレジストの層を堆積し、 上記フォトレジストを所望のパターンにしたがって化学
線に露出し、上記フォトレジストを、この層に残るフォ
トレジストが下側の構造をエッチングするための選択パ
ターンを与えるように現像し、 残ったフォトレジストで被覆されていない下側のＴＦＴ
構造をエッチングする工程を含む請求項４に記載の方
法。 - 【請求項６】 上記電極金属化層を堆積する工程が、第
１金属化層を堆積し、その上に第２金属化層を堆積する
工程を含む請求項１に記載の方法。 - 【請求項７】 上記電極金属化層の堆積に先立って、上
記ドープされたけい素層の上に導電性保護キャップ層を
堆積する工程をさらに含む請求項１に記載の方法。 - 【請求項８】 薄膜ディスプレイ装置構造を製造するに
あたり、 基板の上に金属のゲート電極を基板の一部がゲート金属
で被覆されずに残るように形成し、 上記ゲート金属および上記基板のゲート金属で被覆され
ていない部分の上に第１誘電体層を堆積し、 上記第１誘電体層の上に実質的に真性なけい素からなる
半導体層を堆積し、 上記真性けい素層の上に第２の誘電体層を堆積し、 上記第２誘電体層をパターン化してソース／ドレイン電
極−ゲートオーバーラップ区域を画定し、 装置構造の上にドープされたけい素接点層を堆積し、 上記ドープされたけい素接点層の上に電極金属化層を堆
積し、 上記電極金属化層にソース／ドレイン接点形状および関
連するアクセス電極形状を形成し、 上記ドープされたけい素層および真性けい素層をエッチ
ングして、これらのけい素層が形状を画定した電極金属
化層の下にないところでこれらのけい素層それぞれを上
記構造から除去し、 上記構造の上に、上記ソース／ドレイン接点形状に電気
的に接続された透明な導電性酸化物（ＴＣＯ）電極層を
形成する工程を含む薄膜ディスプレイ装置構造の製造方
法。 - 【請求項９】 上記構造にソース／ドレイン接点形状お
よび関連するアクセス電極形状を形成する工程が、 上記構造上に平坦化層を堆積し、 上記平坦化層を均一にエッチングして、上記電極金属化
層の選択部分を露出し、 露出した電極金属化層とその下に位置する上記ドープさ
れたけい素層をエッチングして、上記ソース／ドレイン
接点形状を成形し、 残っている電極金属化層をパターン化して、上記関連す
るアクセス電極形状を成形する工程を含む請求項８に記
載の方法。 - 【請求項１０】 上記構造にソース／ドレイン接点形状
および関連するアクセス電極形状を形成する工程が、上
記電極金属化層をフォトリソグラフィ法でパターン化す
る工程を含む請求項９に記載の方法。 - 【請求項１１】 上記基板の上にゲート電極を形成する
工程が、第１導電層を堆積し、この第１導電層の上に第
２導電層を堆積し、これらの第１および第２導電層をパ
ターン化する工程を含む請求項１０に記載の方法。 - 【請求項１２】 上記パターン化工程のそれぞれが、 フォトレジストの層を堆積し、 上記フォトレジストを所望のパターンにしたがって化学
線に露出し、上記フォトレジストを、この層に残るフォ
トレジストが下側の構造をエッチングするための選択パ
ターンを与えるように現像し、 残ったフォトレジストで被覆されていない下側のＴＦＴ
構造をエッチングする工程を含む請求項１１に記載の方
法。 - 【請求項１３】 上記電極金属化層を堆積する工程が、
第１金属化層を堆積し、その上に第２金属化層を堆積す
る工程を含む請求項８に記載の方法。 - 【請求項１４】 上記電極金属化層の堆積に先立って、
上記ドープされたけい素層の上に導電性保護キャップ層
を堆積する工程をさらに含む請求項８に記載の方法。 - 【請求項１５】 上記ドープされたけい素層および真性
けい素層をエッチングする工程が、これらの層をエッチ
ングして、上記形状を画定した電極金属化層と上記真性
けい素半導体層の下側に位置する層との間に延在する実
質的に連続な傾斜した側壁を形成する工程を含む請求項
８に記載の方法。 - 【請求項１６】 上記ＴＣＯ電極層を上記実質的に連続
な傾斜側壁および上記形状を画定した電極金属化層の少
なくとも一部の上に堆積することにより、上記ＴＣＯ電
極層を上記ソース／ドレイン接点形状に電気的に接続す
る工程を含む請求項１５に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US72007391A | 1991-06-24 | 1991-06-24 | |
| US720073 | 1991-06-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190571A true JPH05190571A (ja) | 1993-07-30 |
Family
ID=24892523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4159925A Withdrawn JPH05190571A (ja) | 1991-06-24 | 1992-06-19 | マスク工程数を減らした薄膜トランジスタ装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0520713A3 (ja) |
| JP (1) | JPH05190571A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012195621A (ja) * | 2008-10-24 | 2012-10-11 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
| KR101236460B1 (ko) * | 2004-08-24 | 2013-02-22 | 로스 앤 라우 비.브이. | 박막 전자 장치를 제조하는 인라인 공정 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717223A (en) * | 1995-12-22 | 1998-02-10 | Xerox Corporation | Array with amorphous silicon TFTs in which channel leads overlap insulating region no more than maximum overlap |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173650A (ja) * | 1987-12-26 | 1989-07-10 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタの製造方法 |
| US4960719A (en) * | 1988-02-04 | 1990-10-02 | Seikosha Co., Ltd. | Method for producing amorphous silicon thin film transistor array substrate |
| US5010027A (en) * | 1990-03-21 | 1991-04-23 | General Electric Company | Method for fabricating a self-aligned thin-film transistor utilizing planarization and back-side photoresist exposure |
| US5284789A (en) * | 1990-04-25 | 1994-02-08 | Casio Computer Co., Ltd. | Method of forming silicon-based thin film and method of manufacturing thin film transistor using silicon-based thin film |
-
1992
- 1992-06-19 JP JP4159925A patent/JPH05190571A/ja not_active Withdrawn
- 1992-06-22 EP EP19920305686 patent/EP0520713A3/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101236460B1 (ko) * | 2004-08-24 | 2013-02-22 | 로스 앤 라우 비.브이. | 박막 전자 장치를 제조하는 인라인 공정 |
| JP2012195621A (ja) * | 2008-10-24 | 2012-10-11 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
| US9123751B2 (en) | 2008-10-24 | 2015-09-01 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0520713A2 (en) | 1992-12-30 |
| EP0520713A3 (en) | 1993-05-05 |
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| Date | Code | Title | Description |
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