JPH05190769A - 半導体素子製造方法 - Google Patents
半導体素子製造方法Info
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- JPH05190769A JPH05190769A JP4024368A JP2436892A JPH05190769A JP H05190769 A JPH05190769 A JP H05190769A JP 4024368 A JP4024368 A JP 4024368A JP 2436892 A JP2436892 A JP 2436892A JP H05190769 A JPH05190769 A JP H05190769A
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- Japan
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- forming
- film
- amorphous silicon
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- silicon
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Abstract
(57)【要約】 （修正有）
【目的】 薄膜であっても耐酸化性があり、リーク電流
の少ない誘電体窒化膜が得られる半導体素子製造方法を
提供することを目的とする。 【構成】 シリコン単結晶１１上にフィールド酸化膜１
２を形成し、フィールド酸化膜１２上にゲート配線１４
を形成するとともに、ゲート配線１４の側壁にゲートサ
イドウォール１５を形成し、層間絶縁膜１６を形成した
後、コンタクトホールを形成し、リンを拡散した多結晶
シリコンによるキャパシタストレージノード１７を形成
し、減圧ＣＶＤ法によりＳｉＨ4 を反応させてアモルフ
ァスシリコン１８を堆積し、窒素原子をそれに注入し
て、窒素雰囲気中で、ＲＴＮ法により、アモルファスシ
リコン１８を窒化し、酸素雰囲気中でアニールすること
により、窒化膜の表面を酸化させる。
の少ない誘電体窒化膜が得られる半導体素子製造方法を
提供することを目的とする。 【構成】 シリコン単結晶１１上にフィールド酸化膜１
２を形成し、フィールド酸化膜１２上にゲート配線１４
を形成するとともに、ゲート配線１４の側壁にゲートサ
イドウォール１５を形成し、層間絶縁膜１６を形成した
後、コンタクトホールを形成し、リンを拡散した多結晶
シリコンによるキャパシタストレージノード１７を形成
し、減圧ＣＶＤ法によりＳｉＨ4 を反応させてアモルフ
ァスシリコン１８を堆積し、窒素原子をそれに注入し
て、窒素雰囲気中で、ＲＴＮ法により、アモルファスシ
リコン１８を窒化し、酸素雰囲気中でアニールすること
により、窒化膜の表面を酸化させる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体素子における
キャパシタのシリコン窒化膜の形成に際し、ＲＴＮ（Ra
pid Thermal Nitridation)法を用いて、薄膜で、耐酸化
性にすぐれ、かつリーク電流の少ない誘電体窒化膜が得
られるようにした半導体素子製造方法に関するものであ
る。
キャパシタのシリコン窒化膜の形成に際し、ＲＴＮ（Ra
pid Thermal Nitridation)法を用いて、薄膜で、耐酸化
性にすぐれ、かつリーク電流の少ない誘電体窒化膜が得
られるようにした半導体素子製造方法に関するものであ
る。
【０００２】
【従来の技術】図３は従来の半導体素子におけるキャパ
シタの窒化膜の製造方法を説明するための工程断面図で
ある。この図３により、従来のキャパシタの窒化膜製造
方法について説明する。
シタの窒化膜の製造方法を説明するための工程断面図で
ある。この図３により、従来のキャパシタの窒化膜製造
方法について説明する。
【０００３】まず、図３（ａ）はＬＤＤ（Lightly Dope
d Drain Structure)のトランジスタ構造を有するＤＲＡ
Ｍ（Dynamic Random Access Memory）のゲート配線上に
絶縁膜を堆積し、スタックドキャパシタを形成するため
に、セルコンタクトホールを開口し、リンを拡散した多
結晶シリコンのストーレイジノードを作成した状態の断
面図である。
d Drain Structure)のトランジスタ構造を有するＤＲＡ
Ｍ（Dynamic Random Access Memory）のゲート配線上に
絶縁膜を堆積し、スタックドキャパシタを形成するため
に、セルコンタクトホールを開口し、リンを拡散した多
結晶シリコンのストーレイジノードを作成した状態の断
面図である。
【０００４】この図３（ａ）における３１はシリコン単
結晶基板であり、３２は素子分離のフィールド酸化膜で
あり、その膜厚は６０００Å程度である。シリコン単結
晶基板３１上にゲート酸化膜３３が形成されており、こ
のゲート酸化膜３３の膜厚は２００Å程度である。
結晶基板であり、３２は素子分離のフィールド酸化膜で
あり、その膜厚は６０００Å程度である。シリコン単結
晶基板３１上にゲート酸化膜３３が形成されており、こ
のゲート酸化膜３３の膜厚は２００Å程度である。
【０００５】また、３４はリンを拡散したゲート配線で
あり、厚さが４０００Å程度である。３５はＰＳＧ（Ph
ospho Silicate Glass）であり、厚さ３０００Åによる
ゲートサイドウォール、３６はＮＳＧ（Non-Dope-Silic
ate-Glass)の層間絶縁膜２０００Å程度の厚さを有して
いる。３７はリンを拡散した多結晶シリコンのキャパシ
タストレージノードであり、厚さが２０００Å程度であ
る。
あり、厚さが４０００Å程度である。３５はＰＳＧ（Ph
ospho Silicate Glass）であり、厚さ３０００Åによる
ゲートサイドウォール、３６はＮＳＧ（Non-Dope-Silic
ate-Glass)の層間絶縁膜２０００Å程度の厚さを有して
いる。３７はリンを拡散した多結晶シリコンのキャパシ
タストレージノードであり、厚さが２０００Å程度であ
る。
【０００６】次に図３（ｂ）に示すように、減圧ＣＶＤ
法でＳｉＨ2 Ｃｌ2 とＮＨ3 を７００℃で反応させてキ
ャパシタの誘電体膜であるシリコン窒化膜３８を１００
Å堆積させ、その後、キャパシタリーク電流を低下させ
るために、８５０℃の酸素雰囲気中でアニールを行う。
法でＳｉＨ2 Ｃｌ2 とＮＨ3 を７００℃で反応させてキ
ャパシタの誘電体膜であるシリコン窒化膜３８を１００
Å堆積させ、その後、キャパシタリーク電流を低下させ
るために、８５０℃の酸素雰囲気中でアニールを行う。
【０００７】次に、上部電極となる多結晶シリコン３９
を厚さ２５００Å程度に減圧ＣＶＤ法により堆積させ
て、この多結晶シリコン拡散を行い、パターニングす
る。
を厚さ２５００Å程度に減圧ＣＶＤ法により堆積させ
て、この多結晶シリコン拡散を行い、パターニングす
る。
【０００８】次に、図３（ｃ）に示すように、常圧ＣＶ
Ｄ法により、ＢＰＳＧ（Boro Phosph Silicate Glass）
４０を堆積し、９００℃の窒素雰囲気中で、ガラスフロ
ーを施して表面を平坦にする。続いて、コンタクトホー
ルを開孔して、アルミ配線４１を形成する。
Ｄ法により、ＢＰＳＧ（Boro Phosph Silicate Glass）
４０を堆積し、９００℃の窒素雰囲気中で、ガラスフロ
ーを施して表面を平坦にする。続いて、コンタクトホー
ルを開孔して、アルミ配線４１を形成する。
【０００９】
【発明が解決しようとする課題】しかしながら、以上述
べたキャパシタ誘電体となるキャパシタ窒化膜の製造方
法では、ＬＳＩの高集積化によるセル面積の減少に伴
い、容量が減少するため、シリコン窒化膜３８の膜厚を
薄くしなければならない。しかし、このシリコン窒化膜
の膜厚を薄くしていくと、セル内のリーク電流が増大
し、リーク電流の低減のための酸素によるアニールも耐
酸化性がなくなるために減圧ＣＶＤ法によるシリコン窒
化膜３８の薄膜化にも問題があった。
べたキャパシタ誘電体となるキャパシタ窒化膜の製造方
法では、ＬＳＩの高集積化によるセル面積の減少に伴
い、容量が減少するため、シリコン窒化膜３８の膜厚を
薄くしなければならない。しかし、このシリコン窒化膜
の膜厚を薄くしていくと、セル内のリーク電流が増大
し、リーク電流の低減のための酸素によるアニールも耐
酸化性がなくなるために減圧ＣＶＤ法によるシリコン窒
化膜３８の薄膜化にも問題があった。
【００１０】この発明は前記従来技術がもっている問題
点のうち、シリコン窒化膜の薄膜化に問題がある点につ
いて解決した半導体素子製造方法を提供するものであ
る。
点のうち、シリコン窒化膜の薄膜化に問題がある点につ
いて解決した半導体素子製造方法を提供するものであ
る。
【００１１】
【課題を解決するための手段】この発明は前記問題点を
解決するために、半導体素子製造方法において、多結晶
シリコンのストレージノード上に非晶質のシリコン層を
堆積する工程と、このシリコン層中に窒素原子をインプ
ランテーションしてからＲＴＮ法を用いて非晶質のシリ
コン層をさらに窒化して窒化膜を形成する工程を導入し
たものである。
解決するために、半導体素子製造方法において、多結晶
シリコンのストレージノード上に非晶質のシリコン層を
堆積する工程と、このシリコン層中に窒素原子をインプ
ランテーションしてからＲＴＮ法を用いて非晶質のシリ
コン層をさらに窒化して窒化膜を形成する工程を導入し
たものである。
【００１２】
【作用】この発明によれば、半導体素子製造方法におい
て、以上のような工程を導入したので、多結晶シリコン
のストレージノード上に堆積した非晶質のシリコン層に
窒素原子を注入してからＲＴＮ法により非晶質のシリコ
ン層をさらに窒化することにより、薄膜でありながら、
リーク電流が少なく、耐酸化性に優れた誘電体となる窒
化膜を形成でき、したがって、前記問題点を除去でき
る。
て、以上のような工程を導入したので、多結晶シリコン
のストレージノード上に堆積した非晶質のシリコン層に
窒素原子を注入してからＲＴＮ法により非晶質のシリコ
ン層をさらに窒化することにより、薄膜でありながら、
リーク電流が少なく、耐酸化性に優れた誘電体となる窒
化膜を形成でき、したがって、前記問題点を除去でき
る。
【００１３】
【実施例】以下、この発明の半導体素子製造方法の実施
例について図面に基づき説明する。図１（ａ）〜図１
（ｃ）はその一実施例を説明するための第１段の工程断
面図であり、図２（ａ）〜図２（ｃ）はその第２段の工
程断面図である。
例について図面に基づき説明する。図１（ａ）〜図１
（ｃ）はその一実施例を説明するための第１段の工程断
面図であり、図２（ａ）〜図２（ｃ）はその第２段の工
程断面図である。
【００１４】まず、図１（ａ）はＬＤＤ型トランジスタ
構造を有するＤＲＡＭのゲート配線上に絶縁膜を堆積
し、スタックドキャパシタを形成するためにセルコンタ
クトホールを開孔し、リン拡散をした多結晶シリコンの
ストレージノードを形成した状態を示している。
構造を有するＤＲＡＭのゲート配線上に絶縁膜を堆積
し、スタックドキャパシタを形成するためにセルコンタ
クトホールを開孔し、リン拡散をした多結晶シリコンの
ストレージノードを形成した状態を示している。
【００１５】この図１（ａ）における１１は半導体基板
としてのシリコン単結晶基板であり、１２はこのシリコ
ン単結晶基板１１上に形成された素子分離用のフィール
ド酸化膜であり、例えば、６０００Å程度の厚さに形成
されている。
としてのシリコン単結晶基板であり、１２はこのシリコ
ン単結晶基板１１上に形成された素子分離用のフィール
ド酸化膜であり、例えば、６０００Å程度の厚さに形成
されている。
【００１６】また、１３はシリコン単結晶基板１１上に
形成されたゲート酸化膜であり、例えば、２００Å程度
の膜厚に形成されている。フィールド酸化膜１２上に
は、リンを拡散したゲート配線１４が厚さ４０００Å程
度に形成されている。
形成されたゲート酸化膜であり、例えば、２００Å程度
の膜厚に形成されている。フィールド酸化膜１２上に
は、リンを拡散したゲート配線１４が厚さ４０００Å程
度に形成されている。
【００１７】このゲート配線１４のサイドウォールに
は、ＰＳＧによる厚さ３０００Å程度のゲートサイドウ
ォール１５が形成されている。これらのゲート配線１４
およびサイドウォール１５上にＮＳＧの層間絶縁膜１６
が厚さ２０００Å程度形成されている。
は、ＰＳＧによる厚さ３０００Å程度のゲートサイドウ
ォール１５が形成されている。これらのゲート配線１４
およびサイドウォール１５上にＮＳＧの層間絶縁膜１６
が厚さ２０００Å程度形成されている。
【００１８】この層間絶縁膜１６をエッチングすること
により、コンタクトホールを開孔し、シリコン単結晶基
板１１の表面を露出させ、リンを拡散した多結晶シリコ
ンによるキャパシタストレージノード１７を２０００Å
程度の厚さに形成している状態が図１（ａ）である。
により、コンタクトホールを開孔し、シリコン単結晶基
板１１の表面を露出させ、リンを拡散した多結晶シリコ
ンによるキャパシタストレージノード１７を２０００Å
程度の厚さに形成している状態が図１（ａ）である。
【００１９】次に、図１（ｂ）に示すように、減圧ＣＶ
Ｄ法により、約５５０℃でＳｉＨ4 を反応させて、数十
Å程度の非晶質シリコンとしてのアモルファスシリコン
１８を堆積させることにより、このアモルファスシリコ
ン１８とシリコン単結晶基板１１とを導通させる。
Ｄ法により、約５５０℃でＳｉＨ4 を反応させて、数十
Å程度の非晶質シリコンとしてのアモルファスシリコン
１８を堆積させることにより、このアモルファスシリコ
ン１８とシリコン単結晶基板１１とを導通させる。
【００２０】次いで、図１（ｃ）の矢印に示すように、
窒素原子をアモルファスシリコン１８中に注入する。こ
の窒素原子の注入に際し、アモルファスシリコン１８の
窒素原子が注入されるように、斜めに角度を付けて注入
する。
窒素原子をアモルファスシリコン１８中に注入する。こ
の窒素原子の注入に際し、アモルファスシリコン１８の
窒素原子が注入されるように、斜めに角度を付けて注入
する。
【００２１】次いで、図２（ａ）ないし図２（ｃ）に示
すこの発明の製造方法の第２段の工程段階に入り、図２
（ａ）に示すように、アンモニアや窒素雰囲気中でＲＴ
Ｎ法により、約８００℃〜１０００℃でアモルファスシ
リコン１８を窒化し、キャパシタリーク電流を低下させ
るために、８５０℃の酸素雰囲気中でアニールを行う。
これにより、アモルファスシリコン１８上の窒化膜上に
さらに極薄膜状の窒素酸化膜１９が形成される。
すこの発明の製造方法の第２段の工程段階に入り、図２
（ａ）に示すように、アンモニアや窒素雰囲気中でＲＴ
Ｎ法により、約８００℃〜１０００℃でアモルファスシ
リコン１８を窒化し、キャパシタリーク電流を低下させ
るために、８５０℃の酸素雰囲気中でアニールを行う。
これにより、アモルファスシリコン１８上の窒化膜上に
さらに極薄膜状の窒素酸化膜１９が形成される。
【００２２】次に、図２（ｂ）に示すように、表面に上
部電極となる多結晶シリコン２０を厚さ２５００Å程度
堆積させた後、リンを拡散してパターニングすることに
より、上部電極を形成する。
部電極となる多結晶シリコン２０を厚さ２５００Å程度
堆積させた後、リンを拡散してパターニングすることに
より、上部電極を形成する。
【００２３】次いで、図２（ｃ）に示すように、層間絶
縁膜２１を形成し、この層間絶縁膜２１にコンタクトホ
ールを形成し、常圧ＣＶＤ法でアルミ配線２２を形成す
る。
縁膜２１を形成し、この層間絶縁膜２１にコンタクトホ
ールを形成し、常圧ＣＶＤ法でアルミ配線２２を形成す
る。
【００２４】
【発明の効果】以上詳細に説明したように、この発明に
よれば、非晶質シリコン中に窒素原子をイオン注入して
ＲＴＮ法によって窒化するようにしたので、３０〜４０
Å程度の薄い膜厚であっても、耐酸化性があり、かつ、
リーク電流の小さい窒化膜の実現が可能である。
よれば、非晶質シリコン中に窒素原子をイオン注入して
ＲＴＮ法によって窒化するようにしたので、３０〜４０
Å程度の薄い膜厚であっても、耐酸化性があり、かつ、
リーク電流の小さい窒化膜の実現が可能である。
【図１】この発明の半導体素子製造方法の一実施例の第
１段の工程断面図。
１段の工程断面図。
【図２】同上実施例の第２段の工程断面図。
【図３】従来の半導体素子におけるキャパシタ窒化膜の
製造方法の工程断面図。
製造方法の工程断面図。
１１ シリコン単結晶基板 １２ フィールド酸化膜 １３ ゲート酸化膜 １４ ゲート配線 １５ ゲートサイドウォール １６ 層間絶縁膜 １７ キャパシタストレージノード １８ アモルファスシリコン １９ 窒素酸化膜 ２０ 層間絶縁膜 ２１ アルミ配線
Claims (1)
- 【請求項１】 半導体基板上に形成したフィールド酸化
膜上にゲート配線を形成するとともにこのゲート配線の
側壁にゲートサイドウォールを形成する工程と、 前記ゲート配線および前記ゲートサイドウォール上に層
間絶縁膜を形成した後この層間絶縁膜にコンタクトホー
ルを形成し、かつキャパシタストレージノードを形成す
る工程と、 減圧ＣＶＤ法によりＳｉＨ4 を反応させて非晶質シリコ
ンを堆積させる工程と、 前記非晶質シリコンに窒素原子を注入するとともに、ア
ンモニアまたは窒素雰囲気中ラピッド・サーマル・ニト
リデーション法により前記非晶質シリコンを窒化して窒
化膜を形成する工程と、 前記窒化膜を酸素雰囲気中でアニールして窒化膜表面を
酸化させる工程と、よりなる半導体素子製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4024368A JPH05190769A (ja) | 1992-01-16 | 1992-01-16 | 半導体素子製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4024368A JPH05190769A (ja) | 1992-01-16 | 1992-01-16 | 半導体素子製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190769A true JPH05190769A (ja) | 1993-07-30 |
Family
ID=12136251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4024368A Pending JPH05190769A (ja) | 1992-01-16 | 1992-01-16 | 半導体素子製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05190769A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100226479B1 (ko) * | 1996-11-13 | 1999-10-15 | 김영환 | 커패시터의 제조방법 |
| KR100259038B1 (ko) * | 1997-03-31 | 2000-06-15 | 윤종용 | 반도체커패시터제조방법및그에따라형성된반도체커패시터 |
| US6258690B1 (en) | 1996-03-29 | 2001-07-10 | Nec Corporation | Method of manufacturing semiconductor device |
| JP2005197639A (ja) * | 2004-01-09 | 2005-07-21 | Hynix Semiconductor Inc | フラッシュメモリセルの製造方法 |
-
1992
- 1992-01-16 JP JP4024368A patent/JPH05190769A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6258690B1 (en) | 1996-03-29 | 2001-07-10 | Nec Corporation | Method of manufacturing semiconductor device |
| KR100226479B1 (ko) * | 1996-11-13 | 1999-10-15 | 김영환 | 커패시터의 제조방법 |
| KR100259038B1 (ko) * | 1997-03-31 | 2000-06-15 | 윤종용 | 반도체커패시터제조방법및그에따라형성된반도체커패시터 |
| JP2005197639A (ja) * | 2004-01-09 | 2005-07-21 | Hynix Semiconductor Inc | フラッシュメモリセルの製造方法 |
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