JPH05190807A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05190807A JPH05190807A JP2602892A JP2602892A JPH05190807A JP H05190807 A JPH05190807 A JP H05190807A JP 2602892 A JP2602892 A JP 2602892A JP 2602892 A JP2602892 A JP 2602892A JP H05190807 A JPH05190807 A JP H05190807A
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Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 ＭＯＳ型ＲＯＭ等の半導体記憶装置におい
て、素子間分離構造を改良して集積度の向上を図る。 【構成】 半導体基板２０の表面にゲート絶縁膜２２
Ａ，２２Ｂ，２２Ｃをそれぞれ介して接地側電源配線層
と兼用の素子間分離用ゲート電極層ＧＴ0 ，ＧＴ1 ，Ｇ
Ｔ2 を並列的に形成すると共に、ＧＴ0 −ＧＴ1 間及び
ＧＴ1 −ＧＴ2 間にはそれぞれゲート絶縁膜３６Ａ及び
３６Ｂを有する情報記憶用絶縁ゲート型トランジスタＱ
00及びＱ01を形成する。Ｑ00，Ｑ01のゲート電極層をワ
ード線Ｗ0と一体的に形成する一方、Ｑ00，Ｑ01のソー
ス領域を電極層ＧＴ0 ，ＧＴ1 にそれぞれ接続し、
Ｑ00，Ｑ01のドレイン領域をワード線Ｗ0 と交差するビ
ット線Ｂ0 ，Ｂ1 にそれぞれ接続する。電極層ＧＴ0 〜
ＧＴ2 に接地電位を与えて各々の直下の半導体表面領域
を非導通とすることでＱ00−Ｑ01間を電気的に分離す
る。
て、素子間分離構造を改良して集積度の向上を図る。 【構成】 半導体基板２０の表面にゲート絶縁膜２２
Ａ，２２Ｂ，２２Ｃをそれぞれ介して接地側電源配線層
と兼用の素子間分離用ゲート電極層ＧＴ0 ，ＧＴ1 ，Ｇ
Ｔ2 を並列的に形成すると共に、ＧＴ0 −ＧＴ1 間及び
ＧＴ1 −ＧＴ2 間にはそれぞれゲート絶縁膜３６Ａ及び
３６Ｂを有する情報記憶用絶縁ゲート型トランジスタＱ
00及びＱ01を形成する。Ｑ00，Ｑ01のゲート電極層をワ
ード線Ｗ0と一体的に形成する一方、Ｑ00，Ｑ01のソー
ス領域を電極層ＧＴ0 ，ＧＴ1 にそれぞれ接続し、
Ｑ00，Ｑ01のドレイン領域をワード線Ｗ0 と交差するビ
ット線Ｂ0 ，Ｂ1 にそれぞれ接続する。電極層ＧＴ0 〜
ＧＴ2 に接地電位を与えて各々の直下の半導体表面領域
を非導通とすることでＱ00−Ｑ01間を電気的に分離す
る。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳ型ＲＯＭ等の
半導体記憶装置に関し、特に素子間分離用のゲート電極
層を設けると共にこのゲート電極層を一方の電源配線層
として使用することにより集積度の向上を図ったもので
ある。
半導体記憶装置に関し、特に素子間分離用のゲート電極
層を設けると共にこのゲート電極層を一方の電源配線層
として使用することにより集積度の向上を図ったもので
ある。
【０００２】
【従来の技術】従来、ＭＯＳ型（絶縁ゲート型）トラン
ジスタを用いたＲＯＭとしては、図１１に示すようなＮ
ＡＮＤ形式のものが知られている。
ジスタを用いたＲＯＭとしては、図１１に示すようなＮ
ＡＮＤ形式のものが知られている。
【０００３】図１１において、Ｑ00〜Ｑ31及びＱＳ10〜
ＱＳ21はいずれもＮチャンネル形式の絶縁ゲート型トラ
ンジスタであり、Ｑ00〜Ｑ31は情報記憶用のもの、ＱＳ
10〜ＱＳ21ワードブロック選択用のものである。情報記
憶用のトランジスタＱ00〜Ｑ31のうち論理レベル「Ｌ」
の情報を記憶するものは、イオン注入処理等によりスレ
ッショルド電圧を制御してゲート電圧がゼロでもドレイ
ン電流が流れるように（デプレッションモードに）して
ある。
ＱＳ21はいずれもＮチャンネル形式の絶縁ゲート型トラ
ンジスタであり、Ｑ00〜Ｑ31は情報記憶用のもの、ＱＳ
10〜ＱＳ21ワードブロック選択用のものである。情報記
憶用のトランジスタＱ00〜Ｑ31のうち論理レベル「Ｌ」
の情報を記憶するものは、イオン注入処理等によりスレ
ッショルド電圧を制御してゲート電圧がゼロでもドレイ
ン電流が流れるように（デプレッションモードに）して
ある。
【０００４】ビット線Ｂ0 と接地側の電源線ＧＮＤ0 と
の間には、トランジスタＱ10，Ｑ00，ＱＳ10が直列接続
されると共に、トランジスタＱ20，Ｑ30，ＱＳ20が直列
接続されている。また、ビット線Ｂ1 と接地側の電源線
ＧＮＤ1 との間には、トランジスタＱ11，Ｑ01，ＱＳ11
が直列接続されると共に、トランジスタＱ21，Ｑ31，Ｑ
Ｓ21が直列接続されている。
の間には、トランジスタＱ10，Ｑ00，ＱＳ10が直列接続
されると共に、トランジスタＱ20，Ｑ30，ＱＳ20が直列
接続されている。また、ビット線Ｂ1 と接地側の電源線
ＧＮＤ1 との間には、トランジスタＱ11，Ｑ01，ＱＳ11
が直列接続されると共に、トランジスタＱ21，Ｑ31，Ｑ
Ｓ21が直列接続されている。
【０００５】トランジスタＱＳ10，ＱＳ11のゲートはブ
ロック選択線ＢＳ1 に接続される一方、トランジスタＱ
00，Ｑ01のゲートはワード線Ｗ0 に接続され、トランジ
スタＱ10，Ｑ11のゲートはワード線Ｗ1 に接続されてい
る。ワード線Ｗ0 ，Ｗ1 に接続された情報記憶用トラン
ジスタが第１のワードブロックを構成しており、ブロッ
ク選択線ＢＳ1 の論理レベルを「Ｈ」にすると、トラン
ジスタＱＳ10，ＱＳ11が導通して第１のワードブロック
が選択される。
ロック選択線ＢＳ1 に接続される一方、トランジスタＱ
00，Ｑ01のゲートはワード線Ｗ0 に接続され、トランジ
スタＱ10，Ｑ11のゲートはワード線Ｗ1 に接続されてい
る。ワード線Ｗ0 ，Ｗ1 に接続された情報記憶用トラン
ジスタが第１のワードブロックを構成しており、ブロッ
ク選択線ＢＳ1 の論理レベルを「Ｈ」にすると、トラン
ジスタＱＳ10，ＱＳ11が導通して第１のワードブロック
が選択される。
【０００６】トランジスタＱＳ20，ＱＳ21のゲートはブ
ロック選択線ＢＳ2 に接続される一方、トランジスタＱ
20，Ｑ21のゲートはワード線Ｗ2 に接続され、トランジ
スタＱ30，Ｑ31のゲートはワード線Ｗ3 に接続されてい
る。ワード線Ｗ2 ，Ｗ3 に接続された情報記憶用のトラ
ンジスタが第２のワードブロックを構成しており、ブロ
ック選択線ＢＳ2 の論理レベルを「Ｈ」にすると、トラ
ンジスタＱＳ20，ＱＳ21が導通して第２のワードブロッ
クが選択される。
ロック選択線ＢＳ2 に接続される一方、トランジスタＱ
20，Ｑ21のゲートはワード線Ｗ2 に接続され、トランジ
スタＱ30，Ｑ31のゲートはワード線Ｗ3 に接続されてい
る。ワード線Ｗ2 ，Ｗ3 に接続された情報記憶用のトラ
ンジスタが第２のワードブロックを構成しており、ブロ
ック選択線ＢＳ2 の論理レベルを「Ｈ」にすると、トラ
ンジスタＱＳ20，ＱＳ21が導通して第２のワードブロッ
クが選択される。
【０００７】ブロック選択信号Ａ0 及びワード選択信号
Ａ1 はアドレス入力を構成するもので、信号Ａ0 はイン
バータＩＶ0 を介してブロック選択線ＢＳ1 に供給され
ると共にインバータＩＶ01，ＩＶ02を介してブロック選
択線ＢＳ2 に供給される。また、信号Ａ1 は、インバー
タＩＶ00，ＩＶ20をそれぞれ介してワード線Ｗ0 ，Ｗ2
に供給されると共にインバータの組ＩＶ10−ＩＶ11，Ｉ
Ｖ30−ＩＶ31をそれぞれ介してワード線Ｗ1 ，Ｗ3 に供
給される。
Ａ1 はアドレス入力を構成するもので、信号Ａ0 はイン
バータＩＶ0 を介してブロック選択線ＢＳ1 に供給され
ると共にインバータＩＶ01，ＩＶ02を介してブロック選
択線ＢＳ2 に供給される。また、信号Ａ1 は、インバー
タＩＶ00，ＩＶ20をそれぞれ介してワード線Ｗ0 ，Ｗ2
に供給されると共にインバータの組ＩＶ10−ＩＶ11，Ｉ
Ｖ30−ＩＶ31をそれぞれ介してワード線Ｗ1 ，Ｗ3 に供
給される。
【０００８】ビット線Ｂ0 ，Ｂ1 には、それぞれ抵抗Ｒ
0 ，Ｒ1 を介して電源電圧ＶDDが印加され、アドレス入
力（Ａ0 ，Ａ1 ）に応じてデータ出力Ｄ0 ，Ｄ1 が得ら
れるようになっている。一例として、ブロック選択信号
Ａ0 を「Ｈ」とし、ワード選択信号Ａ1 を「Ｌ」とする
と、ブロック選択線ＢＳ2 が「Ｈ」となってトランジス
タＱＳ20，ＱＳ21が導通すると共にワード線Ｗ2 が
「Ｈ」となってトランジスタＱ20，Ｑ21が導通する。こ
の状態では、ワード線Ｗ3 が「Ｌ」であり、トランジス
タＱ30，Ｑ31の記憶情報がデータ出力Ｄ0 ，Ｄ1 として
読出される。例えば、トランジスタＱ30，Ｑ31のうちＱ
30のみデプレッションモードであれば、ビット線Ｂ0 ，
Ｂ1 がそれぞれ接地電位，電源電位ＶDDとなり、データ
出力Ｄ1 ，Ｄ2 としてそれぞれ「Ｌ」，「Ｈ」が得られ
る。
0 ，Ｒ1 を介して電源電圧ＶDDが印加され、アドレス入
力（Ａ0 ，Ａ1 ）に応じてデータ出力Ｄ0 ，Ｄ1 が得ら
れるようになっている。一例として、ブロック選択信号
Ａ0 を「Ｈ」とし、ワード選択信号Ａ1 を「Ｌ」とする
と、ブロック選択線ＢＳ2 が「Ｈ」となってトランジス
タＱＳ20，ＱＳ21が導通すると共にワード線Ｗ2 が
「Ｈ」となってトランジスタＱ20，Ｑ21が導通する。こ
の状態では、ワード線Ｗ3 が「Ｌ」であり、トランジス
タＱ30，Ｑ31の記憶情報がデータ出力Ｄ0 ，Ｄ1 として
読出される。例えば、トランジスタＱ30，Ｑ31のうちＱ
30のみデプレッションモードであれば、ビット線Ｂ0 ，
Ｂ1 がそれぞれ接地電位，電源電位ＶDDとなり、データ
出力Ｄ1 ，Ｄ2 としてそれぞれ「Ｌ」，「Ｈ」が得られ
る。
【０００９】図１２は、図１１のＲＯＭの集積化構造の
一部を示すもので、図１２のＸ−Ｘ’線断面は図１３に
示されている。図１２，１３において、図１１と同様の
部分には同様の符号を付してある。
一部を示すもので、図１２のＸ−Ｘ’線断面は図１３に
示されている。図１２，１３において、図１１と同様の
部分には同様の符号を付してある。
【００１０】Ｐ型半導体基板１０の表面には、選択酸化
処理により素子間分離用のＳｉＯ2等の絶縁層Ｌ1 ，Ｌ2
，Ｌ3 が並列的に形成され、絶縁層Ｌ1 −Ｌ2 間及び
Ｌ2−Ｌ3 間の基板表面にはＳｉＯ2 等のゲート絶縁膜
１２が形成される。絶縁層Ｌ1 ，Ｌ2 ，Ｌ3 に交差する
ようにＷ0 〜Ｗ3 ，ＢＳ1 ，ＢＳ2 等のワード線乃至ブ
ロック選択線用の導電層（例えばポリシリコンからなる
もの）が形成される。
処理により素子間分離用のＳｉＯ2等の絶縁層Ｌ1 ，Ｌ2
，Ｌ3 が並列的に形成され、絶縁層Ｌ1 −Ｌ2 間及び
Ｌ2−Ｌ3 間の基板表面にはＳｉＯ2 等のゲート絶縁膜
１２が形成される。絶縁層Ｌ1 ，Ｌ2 ，Ｌ3 に交差する
ようにＷ0 〜Ｗ3 ，ＢＳ1 ，ＢＳ2 等のワード線乃至ブ
ロック選択線用の導電層（例えばポリシリコンからなる
もの）が形成される。
【００１１】絶縁層Ｌ1 〜Ｌ3 とワード線乃至ブロック
選択線用の導電層とをマスクとして基板表面に選択的に
Ｎ型決定不純物を導入することにより図１２でトランジ
スタＱＳ10，Ｑ00，Ｑ10について例示するようにＮ1 〜
Ｎ4 等のソース乃至ドレイン用のＮ+ 型領域が形成され
る。ここで、Ｎ1 はトランジスタＱＳ10のソース用のＮ
+ 型領域、Ｎ2 はトランジスタＱＳ10のドレインとトラ
ンジスタＱ00のソースとに兼用のＮ+ 型領域、Ｎ3 はト
ランジスタＱ00のドレインとトランジスタＱ10のソース
とに兼用のＮ+ 型領域、Ｎ4 はトランジスタＱ10のドレ
イン用のＮ+ 型領域である。
選択線用の導電層とをマスクとして基板表面に選択的に
Ｎ型決定不純物を導入することにより図１２でトランジ
スタＱＳ10，Ｑ00，Ｑ10について例示するようにＮ1 〜
Ｎ4 等のソース乃至ドレイン用のＮ+ 型領域が形成され
る。ここで、Ｎ1 はトランジスタＱＳ10のソース用のＮ
+ 型領域、Ｎ2 はトランジスタＱＳ10のドレインとトラ
ンジスタＱ00のソースとに兼用のＮ+ 型領域、Ｎ3 はト
ランジスタＱ00のドレインとトランジスタＱ10のソース
とに兼用のＮ+ 型領域、Ｎ4 はトランジスタＱ10のドレ
イン用のＮ+ 型領域である。
【００１２】基板上面には、図１３に示すように層間絶
縁膜１４を介してＢ0 ，Ｂ1 ，ＧＮＤ0 〜ＧＮＤ2 等の
ビット線乃至接地側電源線用の導電層が形成され、これ
らの導電層は、ワード線乃至ブロック選択線用の導電層
と交差するように配置される。
縁膜１４を介してＢ0 ，Ｂ1 ，ＧＮＤ0 〜ＧＮＤ2 等の
ビット線乃至接地側電源線用の導電層が形成され、これ
らの導電層は、ワード線乃至ブロック選択線用の導電層
と交差するように配置される。
【００１３】図１２において、ビット線Ｂ0 ，Ｂ1 とし
ての導電層は、それぞれコンタクト部Ｐ0 ，Ｐ1 にてト
ランジスタＱ10，Ｑ11のドレイン領域と接続される。ま
た、接地側電源線ＧＮＤ0 ，ＧＮＤ1 としての導電層
は、それぞれコンタクト部Ｅ0，Ｅ1 にてトランジスタ
ＱＳ20，ＱＳ21のソース領域と接続される。
ての導電層は、それぞれコンタクト部Ｐ0 ，Ｐ1 にてト
ランジスタＱ10，Ｑ11のドレイン領域と接続される。ま
た、接地側電源線ＧＮＤ0 ，ＧＮＤ1 としての導電層
は、それぞれコンタクト部Ｅ0，Ｅ1 にてトランジスタ
ＱＳ20，ＱＳ21のソース領域と接続される。
【００１４】
【発明が解決しようとする課題】上記した従来技術によ
ると、素子間分離用の絶縁層Ｌ1 〜Ｌ3 を形成する際に
横方向の酸化により絶縁層端縁にいわゆるバーズビーク
が生じてトランジスタ形成領域を狭くする。従って、所
望の広さのトランジスタ形成領域を確保するためには、
酸化マスクの幅を大きくしてＬ1-Ｌ2 間等の隣り合う絶
縁層間の間隔を大きくする必要があった。また、図１３
に示すようにビット線Ｂ0 ，Ｂ1 としての導電層と接地
側電源線ＧＮＤ0 〜ＧＮＤ2 としての導電層とを同一の
配線レベルで交互に配置するので、このような配置が可
能になる限度でしかビット線間隔や電源線間隔を減少さ
せることができなかった。これらの理由により、従来装
置では集積度を向上させるのが困難であった。
ると、素子間分離用の絶縁層Ｌ1 〜Ｌ3 を形成する際に
横方向の酸化により絶縁層端縁にいわゆるバーズビーク
が生じてトランジスタ形成領域を狭くする。従って、所
望の広さのトランジスタ形成領域を確保するためには、
酸化マスクの幅を大きくしてＬ1-Ｌ2 間等の隣り合う絶
縁層間の間隔を大きくする必要があった。また、図１３
に示すようにビット線Ｂ0 ，Ｂ1 としての導電層と接地
側電源線ＧＮＤ0 〜ＧＮＤ2 としての導電層とを同一の
配線レベルで交互に配置するので、このような配置が可
能になる限度でしかビット線間隔や電源線間隔を減少さ
せることができなかった。これらの理由により、従来装
置では集積度を向上させるのが困難であった。
【００１５】この発明の目的は、高集積度の半導体記憶
装置を提供することにある。
装置を提供することにある。
【００１６】
【課題を解決するための手段】この発明による半導体記
憶装置は、（ａ）半導体基板と、（ｂ）この半導体基板
の表面にゲート絶縁膜を介して形成された素子間分離用
のゲート電極層であって、一方の電源配線層として使用
されるものと、（ｃ）前記半導体基板の表面及び前記ゲ
ート電極層から電気的に絶縁された状態で該ゲート電極
層に重なり且つ交差するように形成されたワード線用の
導電層と、（ｄ）前記半導体基板の表面において前記素
子間分離用のゲート電極層の一方側及び他方側にそれぞ
れ形成された情報記憶用の第１及び第２の絶縁ゲート型
トランジスタであって、各々のゲート電極層が前記ワー
ド線用の導電層により構成されると共に各々のソース領
域が前記素子間分離用のゲート電極層に電気的に接続さ
れるものと、（ｅ）前記導電層を覆う絶縁膜の上に形成
された第１及び第２のビット線用の導電層であって、そ
れぞれ前記第１及び第２の絶縁ゲート型トランジスタの
ドレイン領域と電気的に接続されるものとをそなえ、前
記素子間分離用のゲート電極層に所定の電源電位を与え
て該ゲート電極層を前記一方の電源配線層として使用す
るとき該ゲート電極層の直下の半導体表面領域が非導通
状態になるようにしたことを特徴とするものである。
憶装置は、（ａ）半導体基板と、（ｂ）この半導体基板
の表面にゲート絶縁膜を介して形成された素子間分離用
のゲート電極層であって、一方の電源配線層として使用
されるものと、（ｃ）前記半導体基板の表面及び前記ゲ
ート電極層から電気的に絶縁された状態で該ゲート電極
層に重なり且つ交差するように形成されたワード線用の
導電層と、（ｄ）前記半導体基板の表面において前記素
子間分離用のゲート電極層の一方側及び他方側にそれぞ
れ形成された情報記憶用の第１及び第２の絶縁ゲート型
トランジスタであって、各々のゲート電極層が前記ワー
ド線用の導電層により構成されると共に各々のソース領
域が前記素子間分離用のゲート電極層に電気的に接続さ
れるものと、（ｅ）前記導電層を覆う絶縁膜の上に形成
された第１及び第２のビット線用の導電層であって、そ
れぞれ前記第１及び第２の絶縁ゲート型トランジスタの
ドレイン領域と電気的に接続されるものとをそなえ、前
記素子間分離用のゲート電極層に所定の電源電位を与え
て該ゲート電極層を前記一方の電源配線層として使用す
るとき該ゲート電極層の直下の半導体表面領域が非導通
状態になるようにしたことを特徴とするものである。
【００１７】
【作用】この発明の構成によれば、絶縁ゲート構造を用
いて第１及び第２の絶縁ゲート型トランジスタを電気的
に分離するようにしたので、選択酸化による分離構造を
用いた場合のように横方向酸化の問題がなく、被分離ト
ランジスタ間の間隔を狭くすることができる。
いて第１及び第２の絶縁ゲート型トランジスタを電気的
に分離するようにしたので、選択酸化による分離構造を
用いた場合のように横方向酸化の問題がなく、被分離ト
ランジスタ間の間隔を狭くすることができる。
【００１８】また、素子間分離用のゲート電極層を一方
の電源配線層として用いると共に該電源配線層より上方
の配線レベルにビット線用導電層を形成するようにした
ので、被分離トランジスタ間の間隔の減少に合わせてビ
ット線用導電層間の間隔を減少させることができる。
の電源配線層として用いると共に該電源配線層より上方
の配線レベルにビット線用導電層を形成するようにした
ので、被分離トランジスタ間の間隔の減少に合わせてビ
ット線用導電層間の間隔を減少させることができる。
【００１９】
【実施例】図１は、この発明の一実施例によるＭＯＳ型
ＲＯＭを示すもので、図１のＸ１−Ｘ１’線、Ｘ２−Ｘ
２’線、Ｘ３−Ｘ３’線に沿う断面はそれぞれ図２、図
３、図４に示されている。図１〜４において、図１１〜
１３と同様の部分には同様の符号を付して詳細な説明を
省略する。
ＲＯＭを示すもので、図１のＸ１−Ｘ１’線、Ｘ２−Ｘ
２’線、Ｘ３−Ｘ３’線に沿う断面はそれぞれ図２、図
３、図４に示されている。図１〜４において、図１１〜
１３と同様の部分には同様の符号を付して詳細な説明を
省略する。
【００２０】図１〜４において、Ｐ型半導体基板２０の
表面には、ゲート絶縁膜２２Ａ，２２Ｂ，２２Ｃをそれ
ぞれ介して素子間分離用のゲート電極層ＧＴ0 ，ＧＴ
1 ，ＧＴ2 が並列的に形成されている。基板表面には、
図１のＥ0 ，Ｅ1 等のコンタクト部に対応して図４に示
すようにソースコンタクト用のＮ+ 型領域２６が形成さ
れており、ＧＴ0 〜ＧＴ2 等の各ゲート電極層は２６等
の対応するＮ+ 型領域にオーミック接触することにより
接地側の電源配線層として使用されるようになってい
る。
表面には、ゲート絶縁膜２２Ａ，２２Ｂ，２２Ｃをそれ
ぞれ介して素子間分離用のゲート電極層ＧＴ0 ，ＧＴ
1 ，ＧＴ2 が並列的に形成されている。基板表面には、
図１のＥ0 ，Ｅ1 等のコンタクト部に対応して図４に示
すようにソースコンタクト用のＮ+ 型領域２６が形成さ
れており、ＧＴ0 〜ＧＴ2 等の各ゲート電極層は２６等
の対応するＮ+ 型領域にオーミック接触することにより
接地側の電源配線層として使用されるようになってい
る。
【００２１】ＧＴ0 〜ＧＴ2 等の各ゲート電極層は、接
地電位を印加した状態でその直下の半導体表面領域を非
導通にしやすいようにスレッショルド電圧が高くなるよ
うな仕事関数を有する材料で構成するのが好ましい。ま
た、ＧＴ0 〜ＧＴ2 等の各ゲート電極層を高融点金属材
料で構成すると、接地側の配線抵抗を低減することがで
きる。
地電位を印加した状態でその直下の半導体表面領域を非
導通にしやすいようにスレッショルド電圧が高くなるよ
うな仕事関数を有する材料で構成するのが好ましい。ま
た、ＧＴ0 〜ＧＴ2 等の各ゲート電極層を高融点金属材
料で構成すると、接地側の配線抵抗を低減することがで
きる。
【００２２】ＧＴ0 〜ＧＴ2 等の各ゲート電極層は、層
間絶縁膜３４で被覆されている。基板表面において、２
２Ａ〜２２Ｃ等のゲート絶縁膜及びＥ0 ，Ｅ1 等のコン
タクト部を形成した個所以外の部分には、絶縁膜３６が
形成されている。ブロック選択線ＢＳ1 ，ＢＳ2 及びワ
ード線Ｗ0 〜Ｗ3 としての導電層は、絶縁膜３４，３６
の上でゲート電極層ＧＴ0 〜ＧＴ2 に交差するように形
成されている。絶縁膜３６において、ブロック選択線及
びワード線としての導電層の直下に位置する部分は、Ｑ
Ｓ10〜ＱＳ21，Ｑ00〜Ｑ31等のトランジスタのゲート絶
縁膜として用いられるもので、図２にはトランジスタＱ
00，Ｑ01のゲート絶縁膜３６Ａ，３６Ｂが示されてい
る。すなわち、ブロック選択線及びワード線としての導
電層において、３６Ａ，３６Ｂ等のゲート絶縁膜の上に
位置する部分がＱ00，Ｑ01等のトランジスタのゲート電
極層として作用する。
間絶縁膜３４で被覆されている。基板表面において、２
２Ａ〜２２Ｃ等のゲート絶縁膜及びＥ0 ，Ｅ1 等のコン
タクト部を形成した個所以外の部分には、絶縁膜３６が
形成されている。ブロック選択線ＢＳ1 ，ＢＳ2 及びワ
ード線Ｗ0 〜Ｗ3 としての導電層は、絶縁膜３４，３６
の上でゲート電極層ＧＴ0 〜ＧＴ2 に交差するように形
成されている。絶縁膜３６において、ブロック選択線及
びワード線としての導電層の直下に位置する部分は、Ｑ
Ｓ10〜ＱＳ21，Ｑ00〜Ｑ31等のトランジスタのゲート絶
縁膜として用いられるもので、図２にはトランジスタＱ
00，Ｑ01のゲート絶縁膜３６Ａ，３６Ｂが示されてい
る。すなわち、ブロック選択線及びワード線としての導
電層において、３６Ａ，３６Ｂ等のゲート絶縁膜の上に
位置する部分がＱ00，Ｑ01等のトランジスタのゲート電
極層として作用する。
【００２３】ブロック選択線ＢＳ1 ，ＢＳ2 及びワード
線Ｗ0 〜Ｗ3 としての導電層と２２Ａ−ＧＴ0 −３４等
のゲート積層とをマスクとして基板表面に選択的にＮ型
決定不純物を導入するなどの方法によりソース乃至ドレ
イン用のＮ+ 型領域が形成される。図１，３，４におい
て、４０ＡはトランジスタＱＳ20のソース用のＮ+ 型領
域、４０ａはトランジスタＱ10のソースとトランジスタ
Ｑ00のドレインとに兼用のＮ+ 型領域、４０ｂはトラン
ジスタＱ11のソースとトランジスタＱ01のドレインとに
兼用のＮ+ 型領域であり、Ｎ+ 型領域４０Ｂ〜４０Ｄに
ついては図９を参照して後述する。なお、トランジスタ
ＱＳ20のソース用のＮ+ 型領域４０Ａは、図４に断面構
造を示すように、前述したソースコンタクト用のＮ+ 型
領域２６と接続された形で形成されている。
線Ｗ0 〜Ｗ3 としての導電層と２２Ａ−ＧＴ0 −３４等
のゲート積層とをマスクとして基板表面に選択的にＮ型
決定不純物を導入するなどの方法によりソース乃至ドレ
イン用のＮ+ 型領域が形成される。図１，３，４におい
て、４０ＡはトランジスタＱＳ20のソース用のＮ+ 型領
域、４０ａはトランジスタＱ10のソースとトランジスタ
Ｑ00のドレインとに兼用のＮ+ 型領域、４０ｂはトラン
ジスタＱ11のソースとトランジスタＱ01のドレインとに
兼用のＮ+ 型領域であり、Ｎ+ 型領域４０Ｂ〜４０Ｄに
ついては図９を参照して後述する。なお、トランジスタ
ＱＳ20のソース用のＮ+ 型領域４０Ａは、図４に断面構
造を示すように、前述したソースコンタクト用のＮ+ 型
領域２６と接続された形で形成されている。
【００２４】基板上面には、２２Ａ−ＧＴ0 −３４等の
ゲート積層及び絶縁膜３６を覆って層間絶縁膜４２が形
成され、この絶縁膜４２の上には、ブロック選択線ＢＳ
1 ，ＢＳ2 及びワード線Ｗ0 〜Ｗ3 としての導電層に重
なり且つ交差するようにビット線Ｂ0 ，Ｂ1 としての導
電層が形成されている。
ゲート積層及び絶縁膜３６を覆って層間絶縁膜４２が形
成され、この絶縁膜４２の上には、ブロック選択線ＢＳ
1 ，ＢＳ2 及びワード線Ｗ0 〜Ｗ3 としての導電層に重
なり且つ交差するようにビット線Ｂ0 ，Ｂ1 としての導
電層が形成されている。
【００２５】上記した構成において、ＧＴ0 〜ＧＴ2 等
の各ゲート電極層に接地電位を与えて該ゲート電極層を
接地側電源配線層として用いると、各ゲート電極層の直
下の半導体表面領域が非導通状態になり、Ｑ00−Ｑ01等
のトランジスタ間が電気的に分離される。このような素
子間分離構造では、ＧＴ0 〜ＧＴ2 等のゲート電極層の
加工限界近くまでゲート間隔（又は接地側電源配線間
隔）を減少可能である。また、ビット線Ｂ0 ，Ｂ1 とし
ての導電層は、ＧＴ0 〜ＧＴ2 等のゲート電極層とは配
線レベルを異にしているので、ゲート間隔の減少に合わ
せてビット線間隔を減少可能である。従って、図１２，
１３に示した従来構造に比べて大幅に集積度を向上させ
ることができる。
の各ゲート電極層に接地電位を与えて該ゲート電極層を
接地側電源配線層として用いると、各ゲート電極層の直
下の半導体表面領域が非導通状態になり、Ｑ00−Ｑ01等
のトランジスタ間が電気的に分離される。このような素
子間分離構造では、ＧＴ0 〜ＧＴ2 等のゲート電極層の
加工限界近くまでゲート間隔（又は接地側電源配線間
隔）を減少可能である。また、ビット線Ｂ0 ，Ｂ1 とし
ての導電層は、ＧＴ0 〜ＧＴ2 等のゲート電極層とは配
線レベルを異にしているので、ゲート間隔の減少に合わ
せてビット線間隔を減少可能である。従って、図１２，
１３に示した従来構造に比べて大幅に集積度を向上させ
ることができる。
【００２６】図５−１０は、図１のＲＯＭの製法の一例
を示すものであって、図１のＹ−Ｙ’線断面を示してい
る。
を示すものであって、図１のＹ−Ｙ’線断面を示してい
る。
【００２７】図５の工程では、Ｐ型シリコン等の半導体
基板２０の表面に、熱酸化法等によりゲート絶縁用のＳ
ｉＯ2 等の絶縁膜２２を形成する。そして、絶縁膜２２
上にＥ0 等のコンタクト部のパターンに対応した開口部
を有するレジスト層２４を形成した後、このレジスト層
２４をマスクとする選択エッチング処理により絶縁膜２
２にコンタクト孔２２ａを形成する。この後、選択的イ
オン注入処理等によりコンタクト孔２２ａを介して基板
表面にＮ型決定不純物を導入することによりソースコン
タクト用のＮ+ 型領域２６を形成する。
基板２０の表面に、熱酸化法等によりゲート絶縁用のＳ
ｉＯ2 等の絶縁膜２２を形成する。そして、絶縁膜２２
上にＥ0 等のコンタクト部のパターンに対応した開口部
を有するレジスト層２４を形成した後、このレジスト層
２４をマスクとする選択エッチング処理により絶縁膜２
２にコンタクト孔２２ａを形成する。この後、選択的イ
オン注入処理等によりコンタクト孔２２ａを介して基板
表面にＮ型決定不純物を導入することによりソースコン
タクト用のＮ+ 型領域２６を形成する。
【００２８】次に、図６の工程では、基板上面に例えば
ポリシリコン等のゲート材料をＣＶＤ法等により堆積し
て導電層２８を形成した後、導電層２８の上にＳｉＯ2
等の絶縁材を堆積して絶縁膜３０を形成する。そして、
絶縁膜３０の上に所望のゲートパターンに対応したレジ
スト層３２を配置する。
ポリシリコン等のゲート材料をＣＶＤ法等により堆積し
て導電層２８を形成した後、導電層２８の上にＳｉＯ2
等の絶縁材を堆積して絶縁膜３０を形成する。そして、
絶縁膜３０の上に所望のゲートパターンに対応したレジ
スト層３２を配置する。
【００２９】次に、図７の工程では、レジスト層３２を
マスクとする選択エッチング処理により絶縁膜３０及び
導電層２８の積層をパターニングして膜３０の一部３０
Ａ及び層２８の一部２８Ａからなる積層パターンを残存
させる。そして、基板上面にＳｉＯ2 等の絶縁膜を被着
した後該絶縁膜を異方性エッチングによりエッチバック
して３０Ａ−２８Ａ等の積層パターンの両側に該絶縁膜
の残存部からなるサイドスペーサＡ１，Ａ２を形成す
る。また、このときのエッチング処理により絶縁膜２２
を選択的に除去し、Ｅ0 等のコンタクト部以外の基板表
面において絶縁膜３４の下方に絶縁膜２２の一部２２Ａ
等をゲート絶縁膜として残存させる。
マスクとする選択エッチング処理により絶縁膜３０及び
導電層２８の積層をパターニングして膜３０の一部３０
Ａ及び層２８の一部２８Ａからなる積層パターンを残存
させる。そして、基板上面にＳｉＯ2 等の絶縁膜を被着
した後該絶縁膜を異方性エッチングによりエッチバック
して３０Ａ−２８Ａ等の積層パターンの両側に該絶縁膜
の残存部からなるサイドスペーサＡ１，Ａ２を形成す
る。また、このときのエッチング処理により絶縁膜２２
を選択的に除去し、Ｅ0 等のコンタクト部以外の基板表
面において絶縁膜３４の下方に絶縁膜２２の一部２２Ａ
等をゲート絶縁膜として残存させる。
【００３０】絶縁膜３０の一部３０Ａ及びサイドスペー
サＡ１，Ａ２を含む絶縁膜を便宜上一括して符号「３
４」で示すと、ゲート電極層ＧＴ0 はその両側面及び上
面が絶縁膜３４で覆われることになる。ゲート電極層Ｇ
Ｔ0 は、コンタクト部Ｅ0 にてＮ+ 型領域２６とオーミ
ック接触する。
サＡ１，Ａ２を含む絶縁膜を便宜上一括して符号「３
４」で示すと、ゲート電極層ＧＴ0 はその両側面及び上
面が絶縁膜３４で覆われることになる。ゲート電極層Ｇ
Ｔ0 は、コンタクト部Ｅ0 にてＮ+ 型領域２６とオーミ
ック接触する。
【００３１】次に、図８の工程では、基板表面に熱酸化
法等によりゲート絶縁用のＳｉＯ2等の絶縁膜３６を形
成した後、基板上面にポリシリコン等のゲート材料を堆
積して導電層３８を形成する。そして、導電層３８の上
に所望のワード線パターンに対応したレジスト層４０Ａ
〜４０Ｃを配置する。
法等によりゲート絶縁用のＳｉＯ2等の絶縁膜３６を形
成した後、基板上面にポリシリコン等のゲート材料を堆
積して導電層３８を形成する。そして、導電層３８の上
に所望のワード線パターンに対応したレジスト層４０Ａ
〜４０Ｃを配置する。
【００３２】次に、図９の工程では、レジスト層４０Ａ
〜４０Ｃをマスクとする選択エッチング処理により導電
層３８をパターニングし、導電層３８の部分３８Ａ〜３
８Ｃを残存させる。ここで、導電層部分３８Ａ、３８
Ｂ、３８Ｃは、それぞれブロック選択線ＢＳ2 、ワード
線Ｗ3 、ワード線Ｗ2 として用いられるものであり、各
々の部分の下に位置する絶縁膜３６の部分３６ａ、３６
ｂ、３６ｃはいずれもゲート絶縁膜として作用する。こ
の後、ブロック選択線及びワード選択線用の導電層と絶
縁膜３４とをマスクとする選択的イオン注入処理により
基板表面にＮ型決定不純物を導入してソース乃至ドレイ
ン用のＮ+ 型領域を形成する。
〜４０Ｃをマスクとする選択エッチング処理により導電
層３８をパターニングし、導電層３８の部分３８Ａ〜３
８Ｃを残存させる。ここで、導電層部分３８Ａ、３８
Ｂ、３８Ｃは、それぞれブロック選択線ＢＳ2 、ワード
線Ｗ3 、ワード線Ｗ2 として用いられるものであり、各
々の部分の下に位置する絶縁膜３６の部分３６ａ、３６
ｂ、３６ｃはいずれもゲート絶縁膜として作用する。こ
の後、ブロック選択線及びワード選択線用の導電層と絶
縁膜３４とをマスクとする選択的イオン注入処理により
基板表面にＮ型決定不純物を導入してソース乃至ドレイ
ン用のＮ+ 型領域を形成する。
【００３３】図９及び図１において、４０Ａはトランジ
スタＱＳ20のソース用のＮ+ 型領域、４０Ｂはトランジ
スタＱＳ20のドレインとトランジスタＱ30のソースとに
兼用のＮ+ 型領域、４０ＣはトランジスタＱ30のドレイ
ンとトランジスタＱ20のソースとに兼用のＮ+ 型領域、
４０ＤはトランジスタＱ20のドレインとトランジスタＱ
10のドレインとに兼用のＮ+ 型領域である。
スタＱＳ20のソース用のＮ+ 型領域、４０Ｂはトランジ
スタＱＳ20のドレインとトランジスタＱ30のソースとに
兼用のＮ+ 型領域、４０ＣはトランジスタＱ30のドレイ
ンとトランジスタＱ20のソースとに兼用のＮ+ 型領域、
４０ＤはトランジスタＱ20のドレインとトランジスタＱ
10のドレインとに兼用のＮ+ 型領域である。
【００３４】次に、図１０の工程では、基板上面に絶縁
膜３４，３６、ブロック選択線ＢＳ1 ，ＢＳ2 、ワード
線Ｗ2 ，Ｗ3 等を覆うように層間絶縁膜４２を形成した
後、選択エッチング処理によりＰ0 等のコンタクト部に
対応したコンタクト孔を絶縁膜４２，３６に形成する。
この後、絶縁膜４２上にＡｌ合金等の配線材を被着して
パターニングすることによりビット線Ｂ0 ，Ｂ1 として
の導電層を形成する。このとき、ビット線Ｂ0 としての
導電層は、Ｎ+ 型領域４０Ｄとコンタクト部Ｐ0 にてオ
ーミック接触する。
膜３４，３６、ブロック選択線ＢＳ1 ，ＢＳ2 、ワード
線Ｗ2 ，Ｗ3 等を覆うように層間絶縁膜４２を形成した
後、選択エッチング処理によりＰ0 等のコンタクト部に
対応したコンタクト孔を絶縁膜４２，３６に形成する。
この後、絶縁膜４２上にＡｌ合金等の配線材を被着して
パターニングすることによりビット線Ｂ0 ，Ｂ1 として
の導電層を形成する。このとき、ビット線Ｂ0 としての
導電層は、Ｎ+ 型領域４０Ｄとコンタクト部Ｐ0 にてオ
ーミック接触する。
【００３５】上記した製法によると、図７の工程でゲー
ト電極層ＧＴ0 を絶縁膜３４で覆った後図９の工程で３
８Ａ〜３８Ｃ等の導電層及び絶縁膜３４をマスクとする
選択的不純物導入処理によりソース乃至ドレイン領域を
形成するようにしたので、ソース乃至ドレイン領域はゲ
ート電極層（接地側電源配線層）、ブロック選択線及び
ワード線に対して自己整合の配置となり、高い集積度が
得られる。
ト電極層ＧＴ0 を絶縁膜３４で覆った後図９の工程で３
８Ａ〜３８Ｃ等の導電層及び絶縁膜３４をマスクとする
選択的不純物導入処理によりソース乃至ドレイン領域を
形成するようにしたので、ソース乃至ドレイン領域はゲ
ート電極層（接地側電源配線層）、ブロック選択線及び
ワード線に対して自己整合の配置となり、高い集積度が
得られる。
【００３６】
【発明の効果】以上のように、この発明によれば、素子
間分離用のゲート電極層を設けると共にこのゲート電極
層を一方の電源配線層として用いることにより被分離ト
ランジスタ間の間隔及びビット線間の間隔を減少させる
ようにしたので、高集積度の半導体記憶装置を実現可能
となる効果が得られるものである。
間分離用のゲート電極層を設けると共にこのゲート電極
層を一方の電源配線層として用いることにより被分離ト
ランジスタ間の間隔及びビット線間の間隔を減少させる
ようにしたので、高集積度の半導体記憶装置を実現可能
となる効果が得られるものである。
【図１】 この発明の一実施例によるＭＯＳ型ＲＯＭの
一部を示す基板上面図である。
一部を示す基板上面図である。
【図２】 図１のＸ１−Ｘ１’線に沿う基板断面図であ
る。
る。
【図３】 図１のＸ２−Ｘ２’線に沿う基板断面図であ
る。
る。
【図４】 図１のＸ３−Ｘ３’線に沿う基板断面図であ
る。
る。
【図５】〜
【図１０】 図１のＲＯＭの製法の一例を示すものであ
って、図１のＹ−Ｙ’線に沿う基板断面図である。
って、図１のＹ−Ｙ’線に沿う基板断面図である。
【図１１】 従来のＭＯＳ型ＲＯＭの一例を示す回路図
である。
である。
【図１２】 図１１のＲＯＭの一部を示す基板上面図で
ある。
ある。
【図１３】 図１２のＸ−Ｘ’線に沿う基板断面図であ
る。
る。
２０：Ｐ型半導体基板、２２，３０，３４，３６，４
２：絶縁膜、２２Ａ〜２２Ｃ，３６Ａ，３６Ｂ，３６ａ
〜３６ｃ：ゲート絶縁膜、２６：ソースコンタクト用Ｎ
+ 型領域、４０Ａ：ソース用Ｎ+ 型領域、４０Ｂ，４０
Ｃ，４０ａ，４０ｂ：ソース・ドレイン用Ｎ+ 型領域、
４０Ｄ：ドレイン用Ｎ+ 型領域、Ｑ00〜Ｑ31：情報記憶
用絶縁ゲート型トランジスタ、ＱＳ10〜ＱＳ21：ブロッ
ク選択用絶縁ゲート型トランジスタ、ＧＴ0 〜ＧＴ2 ：
素子間分離用ゲート電極層（接地側電源配線層）、Ｂ
0 ，Ｂ1 ：ビット線、Ｗ0 〜Ｗ3 ：ワード線、ＢＳ1 ，
ＢＳ2：ブロック選択線。
２：絶縁膜、２２Ａ〜２２Ｃ，３６Ａ，３６Ｂ，３６ａ
〜３６ｃ：ゲート絶縁膜、２６：ソースコンタクト用Ｎ
+ 型領域、４０Ａ：ソース用Ｎ+ 型領域、４０Ｂ，４０
Ｃ，４０ａ，４０ｂ：ソース・ドレイン用Ｎ+ 型領域、
４０Ｄ：ドレイン用Ｎ+ 型領域、Ｑ00〜Ｑ31：情報記憶
用絶縁ゲート型トランジスタ、ＱＳ10〜ＱＳ21：ブロッ
ク選択用絶縁ゲート型トランジスタ、ＧＴ0 〜ＧＴ2 ：
素子間分離用ゲート電極層（接地側電源配線層）、Ｂ
0 ，Ｂ1 ：ビット線、Ｗ0 〜Ｗ3 ：ワード線、ＢＳ1 ，
ＢＳ2：ブロック選択線。
Claims (1)
- 【請求項１】（ａ）半導体基板と、 （ｂ）この半導体基板の表面にゲート絶縁膜を介して形
成された素子間分離用のゲート電極層であって、一方の
電源配線層として使用されるものと、 （ｃ）前記半導体基板の表面及び前記ゲート電極層から
電気的に絶縁された状態で該ゲート電極層に重なり且つ
交差するように形成されたワード線用の導電層と、 （ｄ）前記半導体基板の表面において前記素子間分離用
のゲート電極層の一方側及び他方側にそれぞれ形成され
た情報記憶用の第１及び第２の絶縁ゲート型トランジス
タであって、各々のゲート電極層が前記ワード線用の導
電層により構成されると共に各々のソース領域が前記素
子間分離用のゲート電極層に電気的に接続されるもの
と、 （ｅ）前記導電層を覆う絶縁膜の上に形成された第１及
び第２のビット線用の導電層であって、それぞれ前記第
１及び第２の絶縁ゲート型トランジスタのドレイン領域
と電気的に接続されるものとをそなえ、 前記素子間分離用のゲート電極層に所定の電源電位を与
えて該ゲート電極層を前記一方の電源配線層として使用
するとき該ゲート電極層の直下の半導体表面領域が非導
通状態になるようにしたことを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2602892A JP3227754B2 (ja) | 1992-01-17 | 1992-01-17 | 半導体記憶装置とその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2602892A JP3227754B2 (ja) | 1992-01-17 | 1992-01-17 | 半導体記憶装置とその製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05190807A true JPH05190807A (ja) | 1993-07-30 |
| JP3227754B2 JP3227754B2 (ja) | 2001-11-12 |
Family
ID=12182251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2602892A Expired - Fee Related JP3227754B2 (ja) | 1992-01-17 | 1992-01-17 | 半導体記憶装置とその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3227754B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003071553A1 (en) * | 2002-02-20 | 2003-08-28 | Renesas Technology Corp. | Semiconductor integrated circuit |
| JP2007005580A (ja) * | 2005-06-24 | 2007-01-11 | Sanyo Electric Co Ltd | メモリ |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8056437B2 (en) | 2005-04-19 | 2011-11-15 | Nexteer (Beijing) Technology Co., Ltd. | Electric steering column lock with single direction actuator travel |
| US7861615B2 (en) | 2005-04-19 | 2011-01-04 | Gm Global Technology Operations, Inc. | Adjustable steering column assembly |
-
1992
- 1992-01-17 JP JP2602892A patent/JP3227754B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003071553A1 (en) * | 2002-02-20 | 2003-08-28 | Renesas Technology Corp. | Semiconductor integrated circuit |
| US7116571B2 (en) | 2002-02-20 | 2006-10-03 | Renesas Technology Corp. | Semiconductor integrated circuit |
| US7324397B2 (en) | 2002-02-20 | 2008-01-29 | Renesas Technology Corp. | Semiconductor integrated circuit |
| JP2007005580A (ja) * | 2005-06-24 | 2007-01-11 | Sanyo Electric Co Ltd | メモリ |
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| Publication number | Publication date |
|---|---|
| JP3227754B2 (ja) | 2001-11-12 |
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|---|---|---|---|
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