JPH05191833A - パルス信号発生回路 - Google Patents
パルス信号発生回路Info
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- JPH05191833A JPH05191833A JP4003815A JP381592A JPH05191833A JP H05191833 A JPH05191833 A JP H05191833A JP 4003815 A JP4003815 A JP 4003815A JP 381592 A JP381592 A JP 381592A JP H05191833 A JPH05191833 A JP H05191833A
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- pulse
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Abstract
(57)【要約】
【目的】 本発明は８mm方式とＶＨＳ方式の両方式にお
いて記録時１／Ｎ分周器として動作し、再生時は周波数
弁別器として両方式共通に切り替えて用いることができ
る分周器を備え、この分周器から両方式共通に使用でき
るパルス信号を得るようにしたパルス信号発生回路を提
供することを目的としている。 【構成】 本発明において、パルス抜取回路２１はＶＨ
Ｓ方式の場合クロック70をそのままクロック７５として
出力し、８mm方式の場合は前記クロック７０のパルスを
所定間隔で抜き取ってクロック７５とする。従って、こ
のクロック７５が供給されるパルス発生回路１はＶＨＳ
方式、８mm方式の両方式において、その回路構成を切替
えることなく各種パルス発生の基準になる。
いて記録時１／Ｎ分周器として動作し、再生時は周波数
弁別器として両方式共通に切り替えて用いることができ
る分周器を備え、この分周器から両方式共通に使用でき
るパルス信号を得るようにしたパルス信号発生回路を提
供することを目的としている。 【構成】 本発明において、パルス抜取回路２１はＶＨ
Ｓ方式の場合クロック70をそのままクロック７５として
出力し、８mm方式の場合は前記クロック７０のパルスを
所定間隔で抜き取ってクロック７５とする。従って、こ
のクロック７５が供給されるパルス発生回路１はＶＨＳ
方式、８mm方式の両方式において、その回路構成を切替
えることなく各種パルス発生の基準になる。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は例えばビデオテープレコ
ーダ（ＶＴＲ）の色信号処理回路に用いられるパルス信
号発生回路に関する。
ーダ（ＶＴＲ）の色信号処理回路に用いられるパルス信
号発生回路に関する。
【０００２】
【従来の技術】現在、ＶＨＳ方式のＶＴＲが主流となっ
ているが、小型化の観点から８ｍｍ方式のＶＴＲも普及
してきている。両方式の色信号処理方式を比較してみる
と、その方式は非常に似ているため、両方式の色信号処
理回路を１つのＩＣで構成し、前記両方式によって切り
替えて用いることができれば、量産効果が上がってコス
トダウンが期待できる。それには前記共通のＩＣを８ｍ
ｍ／ＶＨＳ方式によって切り替えるための回路が大きく
なっては意味がなくなる。
ているが、小型化の観点から８ｍｍ方式のＶＴＲも普及
してきている。両方式の色信号処理方式を比較してみる
と、その方式は非常に似ているため、両方式の色信号処
理回路を１つのＩＣで構成し、前記両方式によって切り
替えて用いることができれば、量産効果が上がってコス
トダウンが期待できる。それには前記共通のＩＣを８ｍ
ｍ／ＶＨＳ方式によって切り替えるための回路が大きく
なっては意味がなくなる。
【０００３】ＶＨＳ方式と８ｍｍ方式との違いの１つに
低域変換周波数が異なることが挙げられる。この低域変
換周波数信号は電圧可変発振器（ＶＣＯ）から出力され
る周波数ｆ0 の信号を１／Ｎ分周した後、これを水平走
査周波数ｆH にロックさせることによって作成される。
従って、前記ＶＣＯの発振周波数をｆ0 （ｆ0 ＝Ｎ
ｆH ）として、ＮＴＳＣモードのＶＨＳ方式を採用する
ＶＴＲでは、Ｎ＝320で、ｆ0 ＝約５ＭＨｚ（ＰＡＬも
同様である）になる。一方、８ｍｍ方式を採用したＶＴ
Ｒでは、Ｎ＝３７８でｆ0 ＝約６ＭＨｚ（ＰＡＬも同様
である）になり、両方式では周波数で２割近い違いがあ
ることになる。但しｆH ＝１５．７３４ＫＨｚである。
このことはＶＣＯの出力信号をクロックとして動作する
前記共通ＩＣ上に形成されるパルス発生回路にとって大
きな問題になり、このままでは両方式共通にこのパルス
発生回路をその回路構成の切替なしで使用できないとい
うことになる。
低域変換周波数が異なることが挙げられる。この低域変
換周波数信号は電圧可変発振器（ＶＣＯ）から出力され
る周波数ｆ0 の信号を１／Ｎ分周した後、これを水平走
査周波数ｆH にロックさせることによって作成される。
従って、前記ＶＣＯの発振周波数をｆ0 （ｆ0 ＝Ｎ
ｆH ）として、ＮＴＳＣモードのＶＨＳ方式を採用する
ＶＴＲでは、Ｎ＝320で、ｆ0 ＝約５ＭＨｚ（ＰＡＬも
同様である）になる。一方、８ｍｍ方式を採用したＶＴ
Ｒでは、Ｎ＝３７８でｆ0 ＝約６ＭＨｚ（ＰＡＬも同様
である）になり、両方式では周波数で２割近い違いがあ
ることになる。但しｆH ＝１５．７３４ＫＨｚである。
このことはＶＣＯの出力信号をクロックとして動作する
前記共通ＩＣ上に形成されるパルス発生回路にとって大
きな問題になり、このままでは両方式共通にこのパルス
発生回路をその回路構成の切替なしで使用できないとい
うことになる。
【０００４】図６は上記パルス信号発生回路を含んだ従
来の色信号処理回路の一例を示したブロック図である。
但し、この回路において記録時１／Ｎの分周器として動
作する回路は、再生時に周波数弁別器のカウンタとして
動作する。パルス発生回路１には複合同期信号５０が入
力され、この複合同期信号５０のインバータ１４による
反転信号がＤフリップフロップ１１のクロック端子ＣＫ
に入力される。このＤフリップフロップ１１のデータ端
子Ｄにはカウンタ１２からマスクパルス６０が入力され
る。又、このＤフリップフロップ１１のリセット端子Ｒ
には出力端子Ｑから出力されたパルス１００の遅延回路
１３による遅延信号が入力される。又、カウンタ１２の
クロック端子ＣＫには図示されない電圧制御発振器（Ｖ
ＣＯ）から出力される周波数ｆ0 のクロック７０が入力
され、カウンタ１２はこの信号をカウントする。これに
より、Ｄフリップフロップ１１の出力端子Ｑからは図７
（Ａ）に示すようなリセットパルス１００が出力され、
このリセットパルス100 はカウンタ１２のリセット端子
に入力されると共に、Ｔフリップフロップ２−１のクロ
ック端子ＣＫに入力される。
来の色信号処理回路の一例を示したブロック図である。
但し、この回路において記録時１／Ｎの分周器として動
作する回路は、再生時に周波数弁別器のカウンタとして
動作する。パルス発生回路１には複合同期信号５０が入
力され、この複合同期信号５０のインバータ１４による
反転信号がＤフリップフロップ１１のクロック端子ＣＫ
に入力される。このＤフリップフロップ１１のデータ端
子Ｄにはカウンタ１２からマスクパルス６０が入力され
る。又、このＤフリップフロップ１１のリセット端子Ｒ
には出力端子Ｑから出力されたパルス１００の遅延回路
１３による遅延信号が入力される。又、カウンタ１２の
クロック端子ＣＫには図示されない電圧制御発振器（Ｖ
ＣＯ）から出力される周波数ｆ0 のクロック７０が入力
され、カウンタ１２はこの信号をカウントする。これに
より、Ｄフリップフロップ１１の出力端子Ｑからは図７
（Ａ）に示すようなリセットパルス１００が出力され、
このリセットパルス100 はカウンタ１２のリセット端子
に入力されると共に、Ｔフリップフロップ２−１のクロ
ック端子ＣＫに入力される。
【０００５】Ｔフリップフロップ２−１の出力端子Ｑか
らは図７（Ｂ）に示したような方形波状のパルス２０１
が出力され、このパルスはＴフリップフロップ２−２の
クロック端子ＣＫに入力されると共にゲート３及びゲー
ト４に入力される。Ｔフリップフロップ２−２の出力端
子Ｑからは図７（Ｃ）に示すような方形波状のパルス２
０２が出力され、このパルス２０２はＴフリップフロッ
プ２−３のクロック端子ＣＫに入力されると共にゲート
３及びゲート４に入力される。Ｔフリップフロップ２−
３の出力端子Ｑからは図７（Ｄ）に示すような方形波状
のパルスが出力され、このパルスがゲート４に入力され
ると共にアンドゲート５に入力される。ゲート回路３、
４は実質的にアンドゲートであり、それぞれ丸が付され
た入力は、その入力に供給される信号が論理反転されて
から入力されるとの意味である。これにより、前記ゲー
ト３からは図７（Ｅ）に示すようなリセット信号３００
が出力されて、これがカウンタ６のリセット端子Ｒに入
力される。一方、ゲート４からは図７（Ｆ）に示すよう
なゲート制御信号４００が出力され、このゲート制御信
号４００はアンドゲート７、８に入力される。一方、前
記アンドゲート５の他方の端子には前述した図示されな
いＶＣＯから出力される周波数ｆ0 のクロック７０が入
力され、前記Ｔフリップフロップ２−３から出力される
パルス２０３とアンド条件が取られ、その結果がカウン
タ６のクロック端子ＣＫに入力される。これにより、カ
ウンタ６からは図７（Ｄ）に示したＩＤ信号５０１とＩ
Ｄ信号５０２が出力され、ＩＤ信号５０１はアンドゲー
ト７に入力され、ＩＤ信号502はアンドゲート８に入力
される。
らは図７（Ｂ）に示したような方形波状のパルス２０１
が出力され、このパルスはＴフリップフロップ２−２の
クロック端子ＣＫに入力されると共にゲート３及びゲー
ト４に入力される。Ｔフリップフロップ２−２の出力端
子Ｑからは図７（Ｃ）に示すような方形波状のパルス２
０２が出力され、このパルス２０２はＴフリップフロッ
プ２−３のクロック端子ＣＫに入力されると共にゲート
３及びゲート４に入力される。Ｔフリップフロップ２−
３の出力端子Ｑからは図７（Ｄ）に示すような方形波状
のパルスが出力され、このパルスがゲート４に入力され
ると共にアンドゲート５に入力される。ゲート回路３、
４は実質的にアンドゲートであり、それぞれ丸が付され
た入力は、その入力に供給される信号が論理反転されて
から入力されるとの意味である。これにより、前記ゲー
ト３からは図７（Ｅ）に示すようなリセット信号３００
が出力されて、これがカウンタ６のリセット端子Ｒに入
力される。一方、ゲート４からは図７（Ｆ）に示すよう
なゲート制御信号４００が出力され、このゲート制御信
号４００はアンドゲート７、８に入力される。一方、前
記アンドゲート５の他方の端子には前述した図示されな
いＶＣＯから出力される周波数ｆ0 のクロック７０が入
力され、前記Ｔフリップフロップ２−３から出力される
パルス２０３とアンド条件が取られ、その結果がカウン
タ６のクロック端子ＣＫに入力される。これにより、カ
ウンタ６からは図７（Ｄ）に示したＩＤ信号５０１とＩ
Ｄ信号５０２が出力され、ＩＤ信号５０１はアンドゲー
ト７に入力され、ＩＤ信号502はアンドゲート８に入力
される。
【０００６】従って、Ｔフリップフロップ２−１〜２−
３の出力パルス２０１〜２０３が（１、０、０）の時
に、ゲート４からゲート制御信号４００がアンド回路
７、８に出力される。これにより、アンドゲート７、８
が開く。又、前記パルス２０１〜２０３が（０、１、
０）の時、ゲート３からリセットパルス３００がカウン
タ６に出力され、このカウンタ６がリセットされる。こ
のカウンタ６のリセット後、Ｔフリップフロップ２−３
の出力パルス２０３が“１”となって、４Ｈ（Ｈは水平
周期、以下同じ）の期間アンドゲート５を開く。この４
Ｈ期間、ＶＣＯから出力されるクロック７０がカウンタ
６のクロック入力となり、カウンタ６はこのクロックを
カウントする。このカウント期間中、カウンタ６は図７
（Ｇ）、(H) で示すようなＩＤ信号５０１、５０２をア
ンドゲート７、８に出力する。このカウント６のカウン
ト期間後、Ｔフリップフロップ２−３から出力される図
７(D) に示すパルス２０３はローレベルになる。このた
め、アンドゲート５が閉鎖され、クロック７０がカウン
タ６に入力されなくなって、カウンタ６はホールド状態
になる。従って、カウンタ６からは次のカウント期間中
に再び前述したＩＤ信号５０１、５０２が出力される。
３の出力パルス２０１〜２０３が（１、０、０）の時
に、ゲート４からゲート制御信号４００がアンド回路
７、８に出力される。これにより、アンドゲート７、８
が開く。又、前記パルス２０１〜２０３が（０、１、
０）の時、ゲート３からリセットパルス３００がカウン
タ６に出力され、このカウンタ６がリセットされる。こ
のカウンタ６のリセット後、Ｔフリップフロップ２−３
の出力パルス２０３が“１”となって、４Ｈ（Ｈは水平
周期、以下同じ）の期間アンドゲート５を開く。この４
Ｈ期間、ＶＣＯから出力されるクロック７０がカウンタ
６のクロック入力となり、カウンタ６はこのクロックを
カウントする。このカウント期間中、カウンタ６は図７
（Ｇ）、(H) で示すようなＩＤ信号５０１、５０２をア
ンドゲート７、８に出力する。このカウント６のカウン
ト期間後、Ｔフリップフロップ２−３から出力される図
７(D) に示すパルス２０３はローレベルになる。このた
め、アンドゲート５が閉鎖され、クロック７０がカウン
タ６に入力されなくなって、カウンタ６はホールド状態
になる。従って、カウンタ６からは次のカウント期間中
に再び前述したＩＤ信号５０１、５０２が出力される。
【０００７】ところで、クロック７０の周波数ｆ0 が定
常状態では、カウンタ６はＩＤ信号５０１、５０２をア
ンドゲート７、８が閉じられた状態の時に出力するた
め、これらアンドゲート７、８の出力は“０”である。
しかし、前記クロック７０の周波数ｆ0 が高くなると、
カウンタ６の４Ｈ期間のカウント後にＩＤ信号５０１は
“０”のままだが、図７（Ｈ）の破線で示す如くＩＤ信
号５０２は“１”になり、アンドゲート８からこのＩＤ
信号５０２が出力されて、クロック周波数が高くなった
ことが弁別される。逆に、クロック７０の周波数ｆ0 が
低くなると、カウンタ６の４Ｈ期間のカウント後にＩＤ
信号５０１は“１”となり、ＩＤ信号502は“０”のま
まとなるため、アンドゲート７から前記ＩＤ信号５０１
が出力されて、クロック周波数が低くなったことが弁別
される。このような図６の回路はその構成が比較的簡単
であるため用いられているが、前述のようにクロック７
０であるＶＣＯ出力の周波数ｆ0 がＶＨＳ方式と８ｍｍ
方式で大きく異なるため、パルス発生回路１を方式に応
じて切替えることなく使用することはできない。従っ
て、２種類のクロックに対応してパルス発生回路１の回
路構成を切替える回路が必要となって、回路規模が増大
しＩＣ化に支障を来すという問題がある。又、パルス発
生回路１を各方式で共通に使用できるようにクロック７
０をカウンタ６で分周することも考えられるが、前述の
ようにカウンタ６の停止期間が４Ｈもあるためそれも不
可能である。従って、パルス発生回路１を各方式で共用
化する場合には、再生時にクロック７０を分周する専用
のカウンタを設けなくてはならず、これも回路規模が大
きくなって好ましくない。
常状態では、カウンタ６はＩＤ信号５０１、５０２をア
ンドゲート７、８が閉じられた状態の時に出力するた
め、これらアンドゲート７、８の出力は“０”である。
しかし、前記クロック７０の周波数ｆ0 が高くなると、
カウンタ６の４Ｈ期間のカウント後にＩＤ信号５０１は
“０”のままだが、図７（Ｈ）の破線で示す如くＩＤ信
号５０２は“１”になり、アンドゲート８からこのＩＤ
信号５０２が出力されて、クロック周波数が高くなった
ことが弁別される。逆に、クロック７０の周波数ｆ0 が
低くなると、カウンタ６の４Ｈ期間のカウント後にＩＤ
信号５０１は“１”となり、ＩＤ信号502は“０”のま
まとなるため、アンドゲート７から前記ＩＤ信号５０１
が出力されて、クロック周波数が低くなったことが弁別
される。このような図６の回路はその構成が比較的簡単
であるため用いられているが、前述のようにクロック７
０であるＶＣＯ出力の周波数ｆ0 がＶＨＳ方式と８ｍｍ
方式で大きく異なるため、パルス発生回路１を方式に応
じて切替えることなく使用することはできない。従っ
て、２種類のクロックに対応してパルス発生回路１の回
路構成を切替える回路が必要となって、回路規模が増大
しＩＣ化に支障を来すという問題がある。又、パルス発
生回路１を各方式で共通に使用できるようにクロック７
０をカウンタ６で分周することも考えられるが、前述の
ようにカウンタ６の停止期間が４Ｈもあるためそれも不
可能である。従って、パルス発生回路１を各方式で共用
化する場合には、再生時にクロック７０を分周する専用
のカウンタを設けなくてはならず、これも回路規模が大
きくなって好ましくない。
【０００８】
【発明が解決しようとする課題】上記のような従来の色
信号処理回路では、記録時に１／Ｎ分周器として働き、
再生時には周波数弁別器として動作させるカウンタが４
Ｈ期間も停止するため、このカウンタをＶＨＳ方式と８
ｍｍ方式の両方式にて共通に用いることができないとい
う欠点があった。又、ＶＨＳ方式と８ｍｍ方式にてそれ
ぞれ別の周波数のクロックがパルス発生回路に供給され
るため、前記２種類のクロックに対応してパルス発生回
路の回路構成を切り替える回路が必要となって、回路規
模が増大してＩＣ化には適さないという欠点があった。
信号処理回路では、記録時に１／Ｎ分周器として働き、
再生時には周波数弁別器として動作させるカウンタが４
Ｈ期間も停止するため、このカウンタをＶＨＳ方式と８
ｍｍ方式の両方式にて共通に用いることができないとい
う欠点があった。又、ＶＨＳ方式と８ｍｍ方式にてそれ
ぞれ別の周波数のクロックがパルス発生回路に供給され
るため、前記２種類のクロックに対応してパルス発生回
路の回路構成を切り替える回路が必要となって、回路規
模が増大してＩＣ化には適さないという欠点があった。
【０００９】そこで本発明は上記の欠点を除去するもの
で、８ｍｍ方式とＶＨＳ方式の両方式において記録時１
／Ｎ分周器として動作し、再生時は周波数弁別器として
両方式共通に切り替えて用いることができる分周器を備
え、この分周器から両方式共通に使用できるパルス信号
を得るようにしたパルス信号発生回路を提供することを
目的としている。
で、８ｍｍ方式とＶＨＳ方式の両方式において記録時１
／Ｎ分周器として動作し、再生時は周波数弁別器として
両方式共通に切り替えて用いることができる分周器を備
え、この分周器から両方式共通に使用できるパルス信号
を得るようにしたパルス信号発生回路を提供することを
目的としている。
【００１０】
【課題を解決するための手段】本発明のパルス信号発生
回路は第１の周波数及びこの第１の周波数とは異なる第
２の周波数のいずれか一方の周波数を有する入力パルス
信号が供給され、制御信号に基づき前記入力パルスをそ
の出力端に出力するか或いは出力を阻止するように動作
するゲート回路と、前記ゲート回路を通過したパルス信
号を１／ｎに分周する分周器と、この分周器の分周出力
に基づき前記入力パルス信号をその分周周期毎にｋ個そ
の通過を阻止して抜取るように前記ゲート回路の動作を
制御する抜取信号を出力するパルス抜取信号発生回路
と、前記入力パルス信号の周波数が第１の周波数の時、
前記制御信号として前記抜取信号を前記ゲート回路に供
給し前記分周器の出力として１／（ｎ＋ｋ）の分周出力
を得るように制御し、前記入力パルス信号の周波数が第
２の周波数の時、前記制御信号として前記入力パルスを
通過させる信号を前記ゲート回路に供給し前記分周器の
出力として１／ｎの分周出力を得るように制御する制御
手段と、前記ゲート回路の出力をクロック信号として利
用回路に出力する出力手段とを具備した構成を有する。
回路は第１の周波数及びこの第１の周波数とは異なる第
２の周波数のいずれか一方の周波数を有する入力パルス
信号が供給され、制御信号に基づき前記入力パルスをそ
の出力端に出力するか或いは出力を阻止するように動作
するゲート回路と、前記ゲート回路を通過したパルス信
号を１／ｎに分周する分周器と、この分周器の分周出力
に基づき前記入力パルス信号をその分周周期毎にｋ個そ
の通過を阻止して抜取るように前記ゲート回路の動作を
制御する抜取信号を出力するパルス抜取信号発生回路
と、前記入力パルス信号の周波数が第１の周波数の時、
前記制御信号として前記抜取信号を前記ゲート回路に供
給し前記分周器の出力として１／（ｎ＋ｋ）の分周出力
を得るように制御し、前記入力パルス信号の周波数が第
２の周波数の時、前記制御信号として前記入力パルスを
通過させる信号を前記ゲート回路に供給し前記分周器の
出力として１／ｎの分周出力を得るように制御する制御
手段と、前記ゲート回路の出力をクロック信号として利
用回路に出力する出力手段とを具備した構成を有する。
【００１１】
【作用】本発明のパルス信号発生回路において、入力パ
ルス信号は少なくとも２種類の周波数を有し、ゲート回
路はこの入力パルス信号を分周器に導く。分周器はゲー
ト回路の出力を１／ｎ分周する。パルス抜取信号発生回
路は前記分周器の分周出力に基づき前記ゲート回路を閉
じることにより分周器の１分周周期毎に前記入力信号か
らパルスをｋ個抜取るパルス抜取信号を発生する。制御
手段は前記ゲート回路を前記パルス抜取信号で閉じて前
記入力信号からパルスをｋ個抜取ってから前記分周器に
供給することで分周器の分周比を１／（ｎ＋ｋ）にする
か、或いは前記ゲートをパルス抜取信号に関係なく開い
て分周器の分周比を１／ｎにするかを切り替え制御す
る。出力手段は前記ゲート回路の出力をクロックとして
利用回路に出力する。可変周波数発振器の出力である入
力パルス信号の周波数がＶＨＳ方式と８ｍｍ方式で変化
されても、パルス抜取信号発生回路とゲート回路で構成
されるパルス抜取回路と、分周器とで決まる分周比が変
化することでゲート回路から出力される信号の周波数は
平均的にはさほど変化しないように設定できるため、こ
の信号をクロックとして用いることにより、各種パルス
を発生する前記パルス発生回路の回路構成をＶＨＳ方式
と８ｍｍ方式で切り替える必要を無くすことができる。
ルス信号は少なくとも２種類の周波数を有し、ゲート回
路はこの入力パルス信号を分周器に導く。分周器はゲー
ト回路の出力を１／ｎ分周する。パルス抜取信号発生回
路は前記分周器の分周出力に基づき前記ゲート回路を閉
じることにより分周器の１分周周期毎に前記入力信号か
らパルスをｋ個抜取るパルス抜取信号を発生する。制御
手段は前記ゲート回路を前記パルス抜取信号で閉じて前
記入力信号からパルスをｋ個抜取ってから前記分周器に
供給することで分周器の分周比を１／（ｎ＋ｋ）にする
か、或いは前記ゲートをパルス抜取信号に関係なく開い
て分周器の分周比を１／ｎにするかを切り替え制御す
る。出力手段は前記ゲート回路の出力をクロックとして
利用回路に出力する。可変周波数発振器の出力である入
力パルス信号の周波数がＶＨＳ方式と８ｍｍ方式で変化
されても、パルス抜取信号発生回路とゲート回路で構成
されるパルス抜取回路と、分周器とで決まる分周比が変
化することでゲート回路から出力される信号の周波数は
平均的にはさほど変化しないように設定できるため、こ
の信号をクロックとして用いることにより、各種パルス
を発生する前記パルス発生回路の回路構成をＶＨＳ方式
と８ｍｍ方式で切り替える必要を無くすことができる。
【００１２】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は本発明の記録時のパルス信号発生回路を
含んだ色信号処理回路の一実施例を示したブロック図で
ある。１はパルス抜取回路２１から出力されるクロック
７５に基づいて各種パルスを発生するパルス発生回路、
２１は入力されたクロック７０から所定間隔でパルスを
抜き取ってクロック７５を作成して出力するパルス抜取
回路であり、マスクパルス発生回路２１１、オアゲート
２１２及びアンドゲート２１３を有している。２２−１
は入力クロックを１／ｎに分周する分周器、２２−２は
入力クロックを１／ｍに分周する分周器、２３は分周器
２２−２の分周信号をサンプルホールドするサンプルホ
ールド回路、２４はパルス抜取回路２１のパルス抜取制
御信号４０を発生する抜取制御回路、２５は入力基準パ
ルス２５０を１／ｋ分周する分周器、２６は基準パルス
とこの基準パルスの１／ｋ分周信号とのアンド条件を取
るアンドゲートである。尚、分周器２２−１、２２−２
は両者で１／Ｎ分周器を構成しているため、分周器２２
−２の出力はクロック７５を１／Ｎ分周した信号にな
る。
明する。図１は本発明の記録時のパルス信号発生回路を
含んだ色信号処理回路の一実施例を示したブロック図で
ある。１はパルス抜取回路２１から出力されるクロック
７５に基づいて各種パルスを発生するパルス発生回路、
２１は入力されたクロック７０から所定間隔でパルスを
抜き取ってクロック７５を作成して出力するパルス抜取
回路であり、マスクパルス発生回路２１１、オアゲート
２１２及びアンドゲート２１３を有している。２２−１
は入力クロックを１／ｎに分周する分周器、２２−２は
入力クロックを１／ｍに分周する分周器、２３は分周器
２２−２の分周信号をサンプルホールドするサンプルホ
ールド回路、２４はパルス抜取回路２１のパルス抜取制
御信号４０を発生する抜取制御回路、２５は入力基準パ
ルス２５０を１／ｋ分周する分周器、２６は基準パルス
とこの基準パルスの１／ｋ分周信号とのアンド条件を取
るアンドゲートである。尚、分周器２２−１、２２−２
は両者で１／Ｎ分周器を構成しているため、分周器２２
−２の出力はクロック７５を１／Ｎ分周した信号にな
る。
【００１３】次に本実施例の概略動作について説明す
る。記録時、パルス抜取回路２１は抜取制御回路２４か
ら出力される制御信号４０が“０”の時（即ち８mm方式
対応）、図示されないＶＣＯから発生される周波数ｆ0
のクロックからｋ個のパルスを抜き取って、クロック７
５としてパルス発生回路１及び分周器２２−１に出力す
る。従って、この場合、パルス抜取回路２１は等価的に
１／（ｍ＋ｋ）の分周器として動作する。しかし、抜取
制御回路２４から出力される制御信号４０が“１”の時
（即ちＶＨＳ方式対応）は前記パルス抜取回路２１によ
るパルス抜き取りが行われないため、クロック７０はこ
の回路２１をスルーして、そのままクロック７５として
出力される。
る。記録時、パルス抜取回路２１は抜取制御回路２４か
ら出力される制御信号４０が“０”の時（即ち８mm方式
対応）、図示されないＶＣＯから発生される周波数ｆ0
のクロックからｋ個のパルスを抜き取って、クロック７
５としてパルス発生回路１及び分周器２２−１に出力す
る。従って、この場合、パルス抜取回路２１は等価的に
１／（ｍ＋ｋ）の分周器として動作する。しかし、抜取
制御回路２４から出力される制御信号４０が“１”の時
（即ちＶＨＳ方式対応）は前記パルス抜取回路２１によ
るパルス抜き取りが行われないため、クロック７０はこ
の回路２１をスルーして、そのままクロック７５として
出力される。
【００１４】上記パルス抜取回路２１のパルス抜き取り
制御は分周器２２−２からの帰還信号に基づいて抜取制
御回路２４により行われ、この抜き取り制御の設定によ
って分周器２２−２の出力周波数即ち、１／Ｎ分周時の
前記Ｎの値を変更することができる。一方、周期１Ｈ
（周波数ｆH ）の基準パルス２５０は分周器２５に入力
されことにより１／ｋ分周されてｋＨ周期の信号になっ
て、アンドゲート２６に入力される。又、このアンドゲ
ート２６の他方の入力には前記基準パルス２５０が直接
入力される。アンドゲート２６は入力される前記両信号
のアンド条件を取り、その結果得られる信号３５０を分
周器２２−１、２２−２のリセット端子に入力すると共
に、サンプルホールド回路２３にサンプルホールド信号
として入力する。従って、前記信号３５０のパルス幅を
小さくしておくと、サンプルホールド回路２３は分周器
２２−２の出力信号のｋＨ期間のパルス数をホールドし
て、周波数弁別が行われる。しかも、この時、分周器２
２−１と２２−２から構成される１／Ｎの分周器はほと
んど停止することがないので、パルス抜取回路２１から
出力されるクロック７５をパルス発生回路１に供給して
使用することができる。
制御は分周器２２−２からの帰還信号に基づいて抜取制
御回路２４により行われ、この抜き取り制御の設定によ
って分周器２２−２の出力周波数即ち、１／Ｎ分周時の
前記Ｎの値を変更することができる。一方、周期１Ｈ
（周波数ｆH ）の基準パルス２５０は分周器２５に入力
されことにより１／ｋ分周されてｋＨ周期の信号になっ
て、アンドゲート２６に入力される。又、このアンドゲ
ート２６の他方の入力には前記基準パルス２５０が直接
入力される。アンドゲート２６は入力される前記両信号
のアンド条件を取り、その結果得られる信号３５０を分
周器２２−１、２２−２のリセット端子に入力すると共
に、サンプルホールド回路２３にサンプルホールド信号
として入力する。従って、前記信号３５０のパルス幅を
小さくしておくと、サンプルホールド回路２３は分周器
２２−２の出力信号のｋＨ期間のパルス数をホールドし
て、周波数弁別が行われる。しかも、この時、分周器２
２−１と２２−２から構成される１／Ｎの分周器はほと
んど停止することがないので、パルス抜取回路２１から
出力されるクロック７５をパルス発生回路１に供給して
使用することができる。
【００１５】図２は図１に示したパルス抜取回路２１と
その後段の分周器２２−１１の詳細例を示した回路図で
ある。ＮＴＳＣモードの信号を扱う場合、ＶＨＳ方式で
上記Ｎ＝３２０（５×２6 ）であり、抜き取り制御信号
４０は“１”にする。この時、クロック７０はパルス抜
取回路２１のアンドゲート２１３をそのまま通過して、
パルス発生回路１に供給されるが、この時のクロック周
期Ｔ1 はＴ1 ＝１／３２０ｆH ＝０．１９９μ秒とな
る。次に８mm方式では、Ｎ＝３７８（６×２6 −６）と
なるため、抜き取り制御信号４０の大部分は“０”で１
Ｈに６回だけ“１”となるように設定される。
その後段の分周器２２−１１の詳細例を示した回路図で
ある。ＮＴＳＣモードの信号を扱う場合、ＶＨＳ方式で
上記Ｎ＝３２０（５×２6 ）であり、抜き取り制御信号
４０は“１”にする。この時、クロック７０はパルス抜
取回路２１のアンドゲート２１３をそのまま通過して、
パルス発生回路１に供給されるが、この時のクロック周
期Ｔ1 はＴ1 ＝１／３２０ｆH ＝０．１９９μ秒とな
る。次に８mm方式では、Ｎ＝３７８（６×２6 −６）と
なるため、抜き取り制御信号４０の大部分は“０”で１
Ｈに６回だけ“１”となるように設定される。
【００１６】図３は前記８mm方式における抜き取り制御
信号が“０”の時の図２の動作を示すタイムチャートで
ある。図３（Ａ）に示したようなクロック７０はＤフリ
ップフロップ２１１Ａのクロック端子ＣＫに入力される
と共に、アンドゲート２１３を通過して図３（Ｂ）に示
したクロック７５となり、このクロック７５がＤフリッ
プフロップ２２−１１〜２２−１３のクロック端子ＣＫ
に入力される。Ｄフリップフロップ２２−１１のデータ
端子Ｄはアンドゲート２２−１５から出力されるクロッ
クが入力され、その出力端子Ｑからは図３（Ｃ）に示す
ような信号２１１がＤフリップフロップ２２−１２のデ
ータ端子Ｄに出力される。これにより、Ｄフリップフロ
ップ２２−１２の出力端子Ｑからは図３（Ｄ）に示した
ような信号２１２が出力され、この信号２１２はゲート
２２−１４とＤフリップフロップ２２−１３のデータ端
子Ｄに入力される。又この時、Ｄフリップフロップ２２
−１２の出力端子Ｑ´から出力される信号はアンドゲー
ト２２−１５に入力される。これにより、Ｄフリップフ
ロップ２２−１３の出力端子Ｑからは図３（Ｅ）に示す
ような信号２１３が出力され、この一部がゲート２２−
１４の他方の入力に入力される。このゲート２２−１４
の出力信号はＤフリップフロップ２１１Ａのデータ入力
端子Ｄに入力される。尚、信号２１３は図示されない次
段で低域変換色信号になる。
信号が“０”の時の図２の動作を示すタイムチャートで
ある。図３（Ａ）に示したようなクロック７０はＤフリ
ップフロップ２１１Ａのクロック端子ＣＫに入力される
と共に、アンドゲート２１３を通過して図３（Ｂ）に示
したクロック７５となり、このクロック７５がＤフリッ
プフロップ２２−１１〜２２−１３のクロック端子ＣＫ
に入力される。Ｄフリップフロップ２２−１１のデータ
端子Ｄはアンドゲート２２−１５から出力されるクロッ
クが入力され、その出力端子Ｑからは図３（Ｃ）に示す
ような信号２１１がＤフリップフロップ２２−１２のデ
ータ端子Ｄに出力される。これにより、Ｄフリップフロ
ップ２２−１２の出力端子Ｑからは図３（Ｄ）に示した
ような信号２１２が出力され、この信号２１２はゲート
２２−１４とＤフリップフロップ２２−１３のデータ端
子Ｄに入力される。又この時、Ｄフリップフロップ２２
−１２の出力端子Ｑ´から出力される信号はアンドゲー
ト２２−１５に入力される。これにより、Ｄフリップフ
ロップ２２−１３の出力端子Ｑからは図３（Ｅ）に示す
ような信号２１３が出力され、この一部がゲート２２−
１４の他方の入力に入力される。このゲート２２−１４
の出力信号はＤフリップフロップ２１１Ａのデータ入力
端子Ｄに入力される。尚、信号２１３は図示されない次
段で低域変換色信号になる。
【００１７】このＤフリップフロップ２１１Ａの出力端
子Ｑからは図３（Ｆ）に示すような信号２１４がゲート
２１１Ｂに出力される。このゲート２１１Ｂの他方の入
力にはゲート２２−１４の出力信号が入力される。これ
により、ゲート２１１Ｂからは図３（Ｇ）に示すような
マスクパルス２１５がオアゲート２１２に出力される。
このオアゲート２１２の他方の入力には上記した抜き取
り制御信号４０が入力される。ここで、上記Ｄフリップ
フロップ２２−１１〜２２−１３の各出力端子Ｑから出
力される信号２１１、２１２、２１３の初期値を（０、
０、０）とする。ここから、クロック７５を前記Ｄフリ
ップフロップ２２−１１〜２２−１３によって１／５分
周していき、図３（Ａ）に示した第４クロックからＤフ
リップフロップ２１２Ａの出力信号２１４が“１”とな
るまでの間、ゲート２１１Ｂから出力されるマスクパル
ス２１５が図３（Ｇ）に示す如く、“０”となる。従っ
て、図３（Ａ）に示したクロック７０の第５クロックは
図３（Ｂ）に示す如く抜き取られて、クロック７５にな
る。
子Ｑからは図３（Ｆ）に示すような信号２１４がゲート
２１１Ｂに出力される。このゲート２１１Ｂの他方の入
力にはゲート２２−１４の出力信号が入力される。これ
により、ゲート２１１Ｂからは図３（Ｇ）に示すような
マスクパルス２１５がオアゲート２１２に出力される。
このオアゲート２１２の他方の入力には上記した抜き取
り制御信号４０が入力される。ここで、上記Ｄフリップ
フロップ２２−１１〜２２−１３の各出力端子Ｑから出
力される信号２１１、２１２、２１３の初期値を（０、
０、０）とする。ここから、クロック７５を前記Ｄフリ
ップフロップ２２−１１〜２２−１３によって１／５分
周していき、図３（Ａ）に示した第４クロックからＤフ
リップフロップ２１２Ａの出力信号２１４が“１”とな
るまでの間、ゲート２１１Ｂから出力されるマスクパル
ス２１５が図３（Ｇ）に示す如く、“０”となる。従っ
て、図３（Ａ）に示したクロック７０の第５クロックは
図３（Ｂ）に示す如く抜き取られて、クロック７５にな
る。
【００１８】従って、Ｄフリップフロップ２２−１１〜
２２−１３からなる１／５分周器の出力信号は入力され
るクロック７０の６クロックを一周期とする信号にな
り、又、図３（Ｂ）に示す如くアンドゲート２１３から
出力されるパルス抜取後のクロック７５は大部分が５ク
ロック毎に歯抜けの状態になり、その平均周期Ｔ2 はＴ
2 ＝６Ｔ0 ／５＝０．２０２μ秒になる。この値はＶＨ
Ｓ方式のときのクロック周期にほぼ等しいため、このク
ロック７５が供給される図１に示したパルス発生回路１
はＶＨＳ方式と８mm方式とでその回路構成を特に切り替
える必要がなくなる。但し、上記Ｔ0 ＝１／３７８ｆH
である。
２２−１３からなる１／５分周器の出力信号は入力され
るクロック７０の６クロックを一周期とする信号にな
り、又、図３（Ｂ）に示す如くアンドゲート２１３から
出力されるパルス抜取後のクロック７５は大部分が５ク
ロック毎に歯抜けの状態になり、その平均周期Ｔ2 はＴ
2 ＝６Ｔ0 ／５＝０．２０２μ秒になる。この値はＶＨ
Ｓ方式のときのクロック周期にほぼ等しいため、このク
ロック７５が供給される図１に示したパルス発生回路１
はＶＨＳ方式と８mm方式とでその回路構成を特に切り替
える必要がなくなる。但し、上記Ｔ0 ＝１／３７８ｆH
である。
【００１９】図４は本発明のパルス信号発生回路の詳細
例を示したブロック図である。本例のパルス発生回路１
は図６に示した回路と同一であるが、カウンタ１２のク
ロックとしてパルス抜取回路２１によって作成されたク
ロック７５が入力されている。このパルス発生回路１か
ら出力される図５（Ａ）に示したようなリセットパルス
１００はＴフップフロップ２−１のクロック端子ＣＫに
入力されると共に、アンドゲート９に入力される。Ｔフ
リップフロップ２−２の出力端子Ｑからは図５（Ｂ）に
示すような信号２０１が出力され、この信号がＴフリッ
プフロップ２−２のクロック端子ＣＫに入力されると共
に、アンドゲート９の他方の入力に入力される。Ｔフリ
ップフロップ２−２の出力端子Ｑからは図５（Ｃ）に示
したような信号２０２が出力され、これがアンドゲート
９の更に他方の入力に入力される。この結果、アンドゲ
ート９からは図５（Ｄ）で示したようなリセットパルス
３５０が出力され、このリセットパルス３５０が１／５
分周器２２−１のリセット端子及び１／６４分周器２２
−２のリセット端子に入力されると共に、Ｄフリップフ
ロップ２７、２８のクロック端子ＣＫに入力される。こ
こで、リセットパルス１００はＴフリップフロップ２−
１、２−２にて１／４分周されるため、アンドゲート９
から出力される前記リセットパルス３５０は図５（Ｄ）
に示したように４Ｈ周期の幅の細いパルス状になる。
例を示したブロック図である。本例のパルス発生回路１
は図６に示した回路と同一であるが、カウンタ１２のク
ロックとしてパルス抜取回路２１によって作成されたク
ロック７５が入力されている。このパルス発生回路１か
ら出力される図５（Ａ）に示したようなリセットパルス
１００はＴフップフロップ２−１のクロック端子ＣＫに
入力されると共に、アンドゲート９に入力される。Ｔフ
リップフロップ２−２の出力端子Ｑからは図５（Ｂ）に
示すような信号２０１が出力され、この信号がＴフリッ
プフロップ２−２のクロック端子ＣＫに入力されると共
に、アンドゲート９の他方の入力に入力される。Ｔフリ
ップフロップ２−２の出力端子Ｑからは図５（Ｃ）に示
したような信号２０２が出力され、これがアンドゲート
９の更に他方の入力に入力される。この結果、アンドゲ
ート９からは図５（Ｄ）で示したようなリセットパルス
３５０が出力され、このリセットパルス３５０が１／５
分周器２２−１のリセット端子及び１／６４分周器２２
−２のリセット端子に入力されると共に、Ｄフリップフ
ロップ２７、２８のクロック端子ＣＫに入力される。こ
こで、リセットパルス１００はＴフリップフロップ２−
１、２−２にて１／４分周されるため、アンドゲート９
から出力される前記リセットパルス３５０は図５（Ｄ）
に示したように４Ｈ周期の幅の細いパルス状になる。
【００２０】１／５分周器２２−１のクロック端子ＣＫ
にはパルス抜取回路２１から出力されるクロック７５が
入力され、このクロック７５が１／５に分周されて、１
／64分周器２２−２のクロック端子ＣＫに入力されて更
に１／６４分周され、その結果、図５（Ｅ）で示すＩＤ
信号５０１と図５（Ｆ）で示すＩＤ信号５０２が作成さ
れて、それぞれＤフリップフロップ２７、２８のデータ
端子Ｄに入力される。従って、Ｄフリップフロップ２
７、２８は分周器２−２のＩＤ信号５０１、ＩＤ信号５
０２を前記リセットパルス３５０の周期でホールドし
て、周波数弁別が行われる。
にはパルス抜取回路２１から出力されるクロック７５が
入力され、このクロック７５が１／５に分周されて、１
／64分周器２２−２のクロック端子ＣＫに入力されて更
に１／６４分周され、その結果、図５（Ｅ）で示すＩＤ
信号５０１と図５（Ｆ）で示すＩＤ信号５０２が作成さ
れて、それぞれＤフリップフロップ２７、２８のデータ
端子Ｄに入力される。従って、Ｄフリップフロップ２
７、２８は分周器２−２のＩＤ信号５０１、ＩＤ信号５
０２を前記リセットパルス３５０の周期でホールドし
て、周波数弁別が行われる。
【００２１】本実施例によれば、パルス抜取回路２１か
ら出力されるクロック７５は後段に接続される分周器の
分周比が変化しても、又、前記クロック７５を作成する
ための基準になるクロック７０の周波数が変化しても、
その周期が平均的にはあまり変わらないように設定でき
るため、このクロック７５をパルス発生回路１の入力と
して用いることにより、パルス発生回路１の回路構成を
切り替えることなく、ＶＨＳ方式にても８mm方式にても
共通に使用することができる。これにより、前記パルス
発生回路１の回路構成の切り替えに必要になる切り替え
回路を追加する必要がなくなり、その分、回路規模を小
さくすることができ、ＩＣ化に適したものにすることが
できる。
ら出力されるクロック７５は後段に接続される分周器の
分周比が変化しても、又、前記クロック７５を作成する
ための基準になるクロック７０の周波数が変化しても、
その周期が平均的にはあまり変わらないように設定でき
るため、このクロック７５をパルス発生回路１の入力と
して用いることにより、パルス発生回路１の回路構成を
切り替えることなく、ＶＨＳ方式にても８mm方式にても
共通に使用することができる。これにより、前記パルス
発生回路１の回路構成の切り替えに必要になる切り替え
回路を追加する必要がなくなり、その分、回路規模を小
さくすることができ、ＩＣ化に適したものにすることが
できる。
【００２２】
【発明の効果】以上記述した如く本発明のパルス信号発
生回路によれば、８mm方式とＶＨＳ方式の両方式におい
て記録時１／Ｎ分周器として動作し、再生時は周波数弁
別器として両方式共通に切り替えて用いることができる
分周器を備え、この分周器から両方式共通に使用できる
パルス信号を得るようにしることができる。
生回路によれば、８mm方式とＶＨＳ方式の両方式におい
て記録時１／Ｎ分周器として動作し、再生時は周波数弁
別器として両方式共通に切り替えて用いることができる
分周器を備え、この分周器から両方式共通に使用できる
パルス信号を得るようにしることができる。
【図１】本発明のパルス信号発生回路を含んだ色信号処
理回路の一実施例を示したブロック図。
理回路の一実施例を示したブロック図。
【図２】図１に示したパルス抜取回路と１／ｎ分周器の
詳細例を示した回路図。
詳細例を示した回路図。
【図３】図２に示した回路の動作を説明するタイムチャ
ート。
ート。
【図４】本発明のパルス信号発生回路の詳細例を示した
回路図。
回路図。
【図５】図４に示した回路の動作を説明するタイムチャ
ート。
ート。
【図６】従来のパルス信号発生回路を含んだ色信号処理
回路の一例を示した回路図。
回路の一例を示した回路図。
【図７】図６に示した回路の動作を説明するタイムチャ
ート。
ート。
１…パルス発生回路 ２−１〜２−２…Ｔフリップフロップ ９、２６…アンドゲート ２１…パルス
抜取回路 ２２−１、２２−２…分周器 ２３…サンプ
ルホールド回路 ２４…抜取制御回路 ２７、２８…
Ｄフリップフロップ
抜取回路 ２２−１、２２−２…分周器 ２３…サンプ
ルホールド回路 ２４…抜取制御回路 ２７、２８…
Ｄフリップフロップ
Claims (2)
- 【請求項１】 第１の周波数及びこの第１の周波数とは
異なる第２の周波数のいずれか一方の周波数を有する入
力パルス信号が供給され、制御信号に基づき前記入力パ
ルスをその出力端に出力するか或いは出力を阻止するよ
うに動作するゲート回路と、 前記ゲート回路を通過したパルス信号を１／ｎに分周す
る分周器と、 この分周器の分周出力に基づき前記入力パルス信号をそ
の分周周期毎にｋ個その通過を阻止して抜取るように前
記ゲート回路の動作を制御する抜取信号を出力するパル
ス抜取信号発生回路と、 前記入力パルス信号の周波数が第１の周波数の時、前記
制御信号として前記抜取信号を前記ゲート回路に供給し
前記分周器の出力として１／（ｎ＋ｋ）の分周出力を得
るように制御し、前記入力パルス信号の周波数が第２の
周波数の時、前記制御信号として前記入力パルスを通過
させる信号を前記ゲート回路に供給し前記分周器の出力
として１／ｎの分周出力を得るように制御する制御手段
と、 前記ゲート回路の出力をクロック信号として利用回路に
出力する出力手段とを具備したことを特徴とするパルス
信号発生回路。 - 【請求項２】 第１の周波数及びこの第１の周波数とは
異なる第２の周波数のいずれか一方の周波数を有する入
力パルス信号が供給され、制御信号に基づき前記入力パ
ルスをその出力端に出力するか或いは出力を阻止するよ
うに動作するゲート回路と、 前記ゲート回路を通過したパルス信号を１／ｎに分周し
て出力する第１の分周器と、 前記第１の分周器の出力パルスを１／ｍに分周して出力
端子に導出する第２の分周器と、 前記第１の分周器の分周出力に基づき前記入力パルス信
号を前記第１の分周器の１分周周期毎にｋ個その通過を
阻止して抜取るように前記ゲート回路の動作を制御する
抜取信号を出力するパルス抜取信号発生回路と、 前記入力パルス信号の周波数に応じて、前記制御信号と
して前記抜取信号を前記ゲート回路に供給し前記第１の
分周器の出力として１／（ｎ＋ｋ）の分周出力を得るか
或いは前記制御信号として前記入力パルスを通過させる
信号を前記ゲート回路に供給し前記第１の分周器の出力
として１／ｎの分周出力を得るように切り替え選択する
と共に前記第２の分周器の分周出力に基づき前記切り替
え選択動作を停止して前記入力パルス信号の周波数に関
わらずどちらか一方の分周出力が得られるように制御す
る制御手段と、 前記ゲート回路の出力をクロック信号として利用回路に
出力する出力手段とを具備したことを特徴とするパルス
信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00381592A JP3212658B2 (ja) | 1992-01-13 | 1992-01-13 | パルス信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00381592A JP3212658B2 (ja) | 1992-01-13 | 1992-01-13 | パルス信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05191833A true JPH05191833A (ja) | 1993-07-30 |
| JP3212658B2 JP3212658B2 (ja) | 2001-09-25 |
Family
ID=11567687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00381592A Expired - Fee Related JP3212658B2 (ja) | 1992-01-13 | 1992-01-13 | パルス信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3212658B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108777899A (zh) * | 2018-06-26 | 2018-11-09 | 宗仁科技(平潭)有限公司 | 用于生成多路不规则信号的控制电路及照明系统 |
-
1992
- 1992-01-13 JP JP00381592A patent/JP3212658B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108777899A (zh) * | 2018-06-26 | 2018-11-09 | 宗仁科技(平潭)有限公司 | 用于生成多路不规则信号的控制电路及照明系统 |
| CN108777899B (zh) * | 2018-06-26 | 2024-01-02 | 宗仁科技(平潭)股份有限公司 | 用于生成多路不规则信号的控制电路及照明系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3212658B2 (ja) | 2001-09-25 |
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