JPH0519311B2 - - Google Patents

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JPH0519311B2
JPH0519311B2 JP20238787A JP20238787A JPH0519311B2 JP H0519311 B2 JPH0519311 B2 JP H0519311B2 JP 20238787 A JP20238787 A JP 20238787A JP 20238787 A JP20238787 A JP 20238787A JP H0519311 B2 JPH0519311 B2 JP H0519311B2
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voltage
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Tokyo Shibaura Electric Co Ltd
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
    • H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
    • H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type

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  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体集積回路に係り、特に外部から
供給される電源電圧を内部で昇圧するための内部
昇圧回路に関する。
（従来の技術） EEPROM（電気的消去・再書込み可能な読出
し専用メモリ）においては、メモリセルの書換
え、消去のために、たとえば20V前後の高電圧を
必要とする。そして、最近のEEPROMにおいて
は、上記高電圧を外部から供給されるのではな
く、外部から供給される通常の電源電圧5Vを内
部で昇圧して高電圧を得ている。このことによ
り、ユーザは高電圧用の電源を用意する必要がな
くなるので、EEPROMの使い勝手が向上してい
る。
第２図は、EEPROMの内部昇圧回路として用
いられている従来のチヤージポンプ回路を示して
いる。即ち、入力電圧ノードINと昇圧出力ノー
ドOUTとの間に、それぞれゲート・ドレイン相
互が接続された複数個のＮチヤネルエンハンスメ
ント型のMOS（絶縁ゲート型）トランジスタT1
〜Toが直列に接続されており、各トランジスタ
の段間のうち奇数番目にはそれぞれキヤパシタ
C1…を介して第１相目のクロツクφ1が与えられ、
偶数番目にはそれぞれキヤパシタC2…を介して
第２相目のクロツクφ2が与えられている。これ
らのクロツクφ1，φ2は、第３図に示すように互
いに時間的に重ならないものであり、その振幅は
電源電圧VDDに等しく、入力電圧ノードINには通
常は電源電圧VDDが与えられる。
上記回路において、クロツクφ1がハイレベル
になると、このクロツクφ1にキヤパシタC1を介
して接続されているある段間ノードNiの電圧が
VDDだけ昇圧し、このノードNiにゲートが接続さ
れているトランジスタTiがオンになり、次段の
段間ノードNi+1がVDD−VTH−Ｑ／Ｃだけ昇圧され る。ここで、VTHはトランジスタTiのゲート閾値
電圧、Ｑは上記ノードNiからノードNi+1に転送
される電荷量、ＣはキヤパシタC1，C2の容量値
を表わす。次に、クロツクφ1がロウレベルにな
ると、上記トランジスタTiはオフになる。さら
に、クロツクφ2がハイレベルになると、次段段
間ノードNi+1がVDDだけ昇圧される。つまり、ク
ロツクφ1，φ2によつて１組の２個のノードがそ
れぞれVDD−VTH−Ｑ／Ｃだけ昇圧されていくことに なり、このチヤージポンプ動作の繰り返しによつ
て最終段ノード（昇圧出力ノードOUT）に所定
の昇圧電圧出力が得られる。実際は、昇圧される
につれてバツクバイアス効果によつて前記VTHが
大きくなるので、VDD−VTH−Ｑ／Ｃ＝０となる電位 で昇圧されなくなる。ここで、上記チヤージポン
プ回路の昇圧電圧出力と供給電流出力との関係は
第４図に示すようになり、電源電圧VDDが低い場
合には供給電流出力は非常に小さくなつてしま
う。
一方、前記EEPROMを携帯用電子機器に搭載
する機会が増えており、3V程度の電池電源を使
用する場合が多くなつている。しかし、前記した
ような従来の内部昇圧回路では、3V程度の電源
電圧VDDの下では十分な電流供給能力を発揮する
ことができない。
（発明が解決しようとする問題点） 本発明は、上記したように電池等の低電圧電源
の下で使用する場合に内部昇圧回路の電流供給能
力が低いという問題点を解決すべくなされたもの
であり、低電圧電源下においても電流供給能力が
高い内部昇圧回路を有する半導体集積回路を提供
することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明の半導体集積回路は、ゲート・ドレイン
相互が接続されるｎ個の第１のMOSトランジス
タが第１の入力電圧ノードと第１の昇圧出力ノー
ドとの間に直列に接続され、前記ｎ個の第１の
MOSトランジスタの段間におけるｎ−１個の段
間ノードのうち前記第１の入力電圧ノード側から
奇数番目の各段間ノードに第１のクロツクが第１
の容量を介して与えられ、前記ｎ個の第１の
MOSトランジスタの段間におけるｎ−１個の段
間ノードのうち前記第１の入力電圧ノード側から
偶数番目の各段間ノードに第２のクロツクが第２
の容量を介して与えられ、前記第１及び第２のク
ロツクは互いに時間的に重ならないような第１の
チヤージポンプ回路と、ｎ個の第２のMOSトラ
ンジスタが第２の入力電圧ノードと第２の昇圧出
力ノードとの間に直列に接続され、前記ｎ個の第
２のMOSトランジスタの段間におけるｎ−１個
の段間ノードのうち前記第２の入力電圧ノード側
から奇数番目の各段間ノードに前記第１のクロツ
クが前記第１の容量を介して与えられ、前記ｎ個
の第２のMOSトランジスタの段間におけるｎ−
１個の段間ノードのうち前記第２の入力電圧ノー
ド側から偶数番目の各段間ノードに前記第２のク
ロツクが前記第２の容量を介して与えられ、初段
の第２のMOSトランジスタはゲート・ドレイン
相互が接続され、前記第２の入力電圧ノード側か
らｋ（ｋ＝２〜ｎ）番目のMOSトランジスタのゲ
ートは前記第１のチヤージポンプ回路の第１の入
力電圧ノード側からｋ番目のMOSトランジスタ
のゲートにそれぞれ接続されているような第２の
チヤージポンプ回路と、前記第１のチヤージポン
プ回路の第１の昇圧出力ノードに接続される高抵
抗素子とから構成される内部昇圧回路を有する。
（作用） 第１のチヤージポンプ回路は、出力端に高抵抗
素子が接続されていて外部への電流供給を殆んど
行れないので、低電圧電源下でもかなり高い電位
まで昇圧可能である。そして、第２のチヤージポ
ンプ回路の各段トランジスタは上記第１のチヤー
ジポンプ回路における対応する各段の高電位によ
り駆動されるので、第２のチヤージポンプ回路の
出力端からの電流供給能力が高くなる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細
に説明する。
第１図は半導体集積回路、たとえばEEPROM
に設けられた内部昇圧回路を示しており、１は第
１のチヤージポンプ回路、２は第２のチヤージポ
ンプ回路、３は上記第１のチヤージポンプ回路１
の昇圧電圧出力ノードOUT1と例えば接地電位端
との間に接続された高抵抗素子である。上記第１
のチヤージポンプ回路１は、入力電圧ノードIN1
と前記出力ノードOUT1との間に、ゲート・ドレ
イン相互が接続された複数個のMOSトランジス
タT1〜Toが直列に接続されており、上記各トラ
ンジスタT1〜Toの段間ノードN1〜No-1のうち、
奇数番目のノードNi（ｉ＝１，３…）にはそれぞ
れキヤパシタC1…を介して第１相目のクロツク
φ1が与えられ、偶数番目のノードNi（ｉ＝２，４
…）にはそれぞれキヤパシタC2…を介して第２
相目のクロツクφ2が与えられている。また、第
２のチヤージポンプ回路２は、入力電圧ノード
IN2と昇圧電圧出力ノードOUT2との間に、前記
トランジスタT1〜Toと同様の複数のMOSトラン
ジスタT1′〜To′が直列に接続されており、この
各段トランジスタT1′〜To′の段間ノードN1′〜
No-1′には前記したと同様に交互にクロツクφ1．
φ2がキヤパシタC1，C2を介して結合しており、
上記各段トランジスタT1′〜To′のゲートは第１
のチヤージポンプ１における対応する各段トラン
ジスタT1〜Toのゲートに接続されている。なお、
上記２個のチヤージポンプ回路１，２の入力電圧
ノードIN1，IN2には同じ入力電圧（通常は、
EEPROMに外部から供給される電源電圧VDD）
が与えられるものであり、それぞれの初段トラン
ジスタT1，T1′のゲートは入力電圧ノードIN1，
IN2に接続されており、このゲート相互は実質的
に共通に接続されている。また、前記クロツク
φ1，φ2は、前記従来例と同様に互いに時間的に
重ならないものであり、その振幅は電源電圧VDD
に等しい。
上記第１のチヤージポンプ回路１においては、
従来例と略同様に動作するが、出力ノードOUT1
に高抵抗素子３が接続されていて外部への電流供
給を殆んど行わないので、各段のトランジスタ間
で転送される電荷量Ｑは非常に小さく、各段で昇
圧される電圧VDD−VTH−Ｑ／Ｃは略VDD−VTHに近 い。このように、供給電流が少ないので、上記第
１のチヤージポンプ回路１は、その入力電圧VDD
がたとえば3V程度と低い場合でも、第４図に示
したように十分昇圧することが可能である。一
方、第２のチヤージポンプ回路２においては、各
段のトランジスタT1′〜To′は、それぞれのゲー
トが自分自身のドレインには接続されておらずに
第１のチヤージポンプ回路１の対応する段数目の
トランジスタのゲートに接続されており、自分自
身の入力電圧ノード側のドレイン電位よりも高い
ゲート電位が与えられている。したがつて、各段
で昇圧される電圧VDD−VTH−Ｑ／ＣのうちVTH分は 生じなくなるので、各段の昇圧電圧はVDD−Ｑ／Ｃ になり、Ｑが大きい場合、即ち外部への供給電流
が大きい場合にも十分な昇圧電圧出力を得ること
が可能である。
［発明の効果］ 上述したように本発明の半導体集積回路によれ
ば、低電圧電源下においても電流駆動能力が高
く、且つ、十分な昇圧電圧が得られる内部昇圧回
路を有するので、たとえばEEPROMに適用した
場合には、電池電源を使用する携帯用電子機器に
搭載することができるようになるなどの効果が得
られる。
【図面の簡単な説明】
第１図は本発明の一実施例に係るEEPROMの
内部昇圧回路を示す回路図、第２図は従来のチヤ
ージポンプ回路を示す回路図、第３図は内部昇圧
回路に用いられる二相クロツクを示す波形図、第
４図はチヤージポンプ回路の外部供給電流と昇圧
電圧との関係を示す特性図である。 １……第１のチヤージポンプ回路、２……第２
のチヤージポンプ回路、３……高抵抗素子、T1
〜To，T1′〜To′……MOSトランジスタ、C1，
C2……キヤパシタ、IN1，IN2……入力電圧ノー
ド、OUT1，OUT2……昇圧電圧出力ノード。

Claims (1)

  1. 【特許請求の範囲】 １ ゲート・ドレイン相互が接続されるｎ個の第
    １のMOSトランジスタが第１の入力電圧ノード
    と第１の昇圧出力ノードとの間に直列に接続さ
    れ、前記ｎ個の第１のMOSトランジスタの段間
    におけるｎ−１個の段間ノードのうち前記第１の
    入力電圧ノード側から奇数番目の各段間ノードに
    第１のクロツクが第１の容量を介して与えられ、
    前記ｎ個の第１のMOSトランジスタの段間にお
    けるｎ−１個の段間ノードのうち前記第１の入力
    電圧ノード側から偶数番目の各段間ノードに第２
    のクロツクが第２の容量を介して与えられ、前記
    第１及び第２のクロツクは互いに半周期ずれてお
    りかつ時間的に重ならないような第１のチヤージ
    ポンプ回路と、 ｎ個の第２のMOSトランジスタが第２の入力
    電圧ノードと第２の昇圧出力ノードとの間に直列
    に接続され、前記ｎ個の第２のMOSトランジス
    タの段間におけるｎ−１個の段間ノードのうち前
    記第２の入力電圧ノード側から奇数番目の各段間
    ノードに前記第１のクロツクが前記第１の容量を
    介して与えられ、前記ｎ個の第２のMOSトラン
    ジスタの段間におけるｎ−１個の段間ノードのう
    ち前記第２の入力電圧ノード側から偶数番目の各
    段間ノードに前記第２のクロツクが前記第２の容
    量を介して与えられ、初段の第２のMOSトラン
    ジスタはゲート・ドレイン相互が接続され、前記
    第２の入力電圧ノード側からｋ（ｋ＝２〜ｎ）番
    目のMOSトランジスタのゲートは前記第１のチ
    ヤージポンプ回路の第１の入力電圧ノード側から
    ｋ番目のMOSトランジスタのゲートにそれぞれ
    接続されているような第２のチヤージポンプ回路
    と、 前記第１のチヤージポンプ回路の第１の昇圧出
    力ノードに接続される高抵抗素子と から構成される内部昇圧回路を有することを特
    徴とする半導体集積回路。 ２ 前記第１及び第２の入力電圧ノードには、共
    に電源電圧が与えられ、前記第１及び第２のクロ
    ツクの振幅は、電源電圧に等しいことを特徴とす
    る特許請求の範囲第１項に記載の半導体集積回
    路。
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