JPH05193175A - 感熱記録制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 複数の並列入力端子を有する感熱記録装置に
おいて、階調変換部とローカルバッファを簡単化した感
熱記録制御回路を得る。 【構成】 画像転送制御部１と、アドレス発生制御部３
と、クロック制御部４と、メモリ部２と、階調変換部５
と、ラッチ制御部６とから構成し、メモリ部２への書き
込みアドレスと読み出しアドレスを異ならせたアドレス
を発生する。 【効果】 従来の回路構成よりも、部品点数を大幅に削
減できる。したがって、実装スペースの大幅な省スペー
ス化ができ、かつ、大幅な製造コストの低減ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はサーマルヘッドを用いて
記録または表示を行う感熱記録装置、例えば、感熱サー
マルプリンタ、昇華型熱転写カラープリンタ、溶融型熱
転写カラープリンタなどの感熱記録装置において、印字
すべきデータを所定の処理に従って印字信号に変換し、
複数の入力端子を具備したサーマルヘッドに前記印字信
号を並列伝送して記録を行う感熱記録制御回路に関する
ものである。

【０００２】

【従来の技術】従来、印字すべきデータを所定の処理に
従って印字信号に変換し、サーマルヘッドに前記印字信
号を伝送して、感熱記録媒体に記録を行う感熱記録装置
は、プリンタや各種機器の出力装置として広く使用され
ている。そして、近年では、カラー出力対応の感熱記録
装置も徐々に普及してきた。その中で、昇華型カラー熱
転写記録装置の様に写真に近いカラー出力が得られるも
のまで市場に出回りはじめている。

【０００３】前記昇華型カラー熱転写記録装置の様なア
ナログ印字濃度制御が必要な感熱記録装置においては、
多量の印字データを非常に高速に処理し、短時間でサー
マルヘッドに伝送する必要がある。この様な高速で印字
データを処理し、短時間でサーマルヘッドにデータ伝送
することを要求される感熱記録制御回路に対して、従来
から、その解決方法の一つとして、サーマルヘッドへの
印字信号の伝送路を並列化して、印字信号の伝送時間を
短縮し、トータルな画像印字処理時間の短縮化を計る方
法が用いられていた。

【０００４】前記従来からの解決方法の一実施例とし
て、図４を示す。図４は、多値の画像データ（８ビット
長）を、２値の階調信号に変換し、画像データの値に対
応した階調レベルの数だけ階調信号を繰り返し発生させ
て、印字濃度を制御する方法に基づいた制御回路の一例
をブロック図で示したものである。ここで（ ）内の数
字は信号線のビット数を示す。

【０００５】サーマルヘッド７は、印字信号であるシリ
アルデータを並列に入力する為の入力端子を持ち、並列
入力端子の数に対応した数だけ独立した駆動ドライブ部
７１、 ７２、 ７３（以下、駆動ブロックと称す）を具備
する。メモリ部２（以下、ラインバッファと称す）は、
ホストから転送されてくる画像データを格納するメモリ
である。メモリ容量は、サーマルヘッドの１ドットライ
ン分のデータを最低格納できる容量を持つ。

【０００６】サブメモリ部８１、 ８２、 ８３（以下、ロ
ーカルバッファと称す）は、前記サーマルヘッド７に階
調信号を並列転送する転送路の数に対応した数だけ設け
られている。画像転送制御部１は、画像データのライン
バッファへの書き込み／読み出し、ローカルバッファへ
の書き込み／読み出し、画像データの階調変換、サーマ
ルヘッドへの並列転送など一連の動作を統制する。

【０００７】クロック制御部４は、ラインバッファ用の
アドレス生成の基準となるアドレス基準クロック４Ａ、
ローカルバッファ用のアドレス生成の基準となるアドレ
ス基準クロック４Ｃ、 階調変換部の階調変換動作の基準
となる階調変換基準クロック４Ｂ、 及びサーマルヘッド
へのデータ転送用クロック４Ｆ（以下、ヘッドクロック
と称す）等の各種クロックを生成する。

【０００８】アドレス発生制御部３では、前記ラインバ
ッファ用アドレス基準クロック４Ａに同期して、ライン
バッファ用のアドレス３Ａを生成し、また、前記ローカ
ルバッファ用アドレス基準クロック４Ｃに同期して、ロ
ーカルバッファ用のアドレス３Ｃ、 ３Ｄ、 ３Ｅを生成す
る。前記ラインバッファ２への書き込み／読み出し動作
は、前記画像転送制御部１の制御に基づいて、前記アド
レス発生制御部３で生成されたラインバッファ用アドレ
ス３Ａに従って実行される。

【０００９】前記ラインバッファ２から読み出されたサ
ーマルヘッド１ライン分の画像データ２Ｂは、サーマル
ヘッドに階調信号を並列転送する転送路に対応した前記
ローカルバッファ８１、 ８２、 ８３に分割して書き込ま
れる。階調変換部５１、 ５２、 ５３は、サーマルヘッド
に階調信号を並列転送する転送路の数に対応した数だけ
設けられている。

【００１０】前記階調変換部５１、 ５２、 ５３と一対一
に対応している前記ローカルバッファ８１、 ８２、 ８３
から読み出された画像データ８Ａ、 ８Ｂ、 ８Ｃ（各８ビ
ット長）は、前記各階調変換部５１，５２，５３で、前
記階調変換基準クロック４Ｂに同期して、階調信号５
Ａ、 ５Ｂ、 ５Ｃ（各１ビット長）に変換して出力され
る。

【００１１】前記階調変換基準クロック４Ｂに同期し
て、前記各階調変換部５１、 ５２、 ５３から一斉に出力
される階調信号５Ａ、 ５Ｂ、 ５Ｃは、前記クロック制御
部４から生成されたヘッドクロック４Ｆに同期して、前
記サーマルヘッド７に並列転送される。この様に、従来
技術では、サーマルヘッドの印字信号の転送路を並列化
した数に対応した数だけ階調変換部、およびローカルバ
ッファを設けていた。

【００１２】

【発明が解決しようとする課題】上述した印字信号の転
送路を並列化した数に対応した数だけ階調変換部、およ
びローカルバッファを設ける構成では、印字信号の並列
伝送路の数が増大するのに比例して、階調変換部やロー
カルバッファの数を増やす必要があり、部品点数が大幅
に増加し、かつ、実装スペースの増大や製造コストのア
ップとなる。このように従来の構成にはいくつかの問題
点があった。

【００１３】本発明の目的は、アドレス発生制御部の発
生するアドレスを画像データ書き込み時と、読み出し時
で異ならせ、階調変換部とローカルバッファを簡単化し
た感熱記録制御回路を提供することである。

【００１４】

【課題を解決するための手段】本発明は、上記従来の課
題を解消しようとする為のもので、画像データの書き込
み時に、予め設定された所定数の間隔で番地飛びアドレ
スを発生し、読み出し時は、シーケンシャルな順にアド
レスを発生する機能を有するアドレス発生制御部と、前
記画像データを格納する前記アドレス発生制御部に接続
されたメモリ部と、前記メモリの書き込み／読み出しを
制御すると共に、画像データの階調変換、サーマルヘッ
ドへのデータの並列転送など一連の動作を統制する画像
転送制御部と、前記メモリから読み出した画像データ
を、階調濃度として印字する為の２値信号（以下、階調
信号と称す）に変換して出力する階調変換部と、前記階
調変換部から出力される階調信号を順にラッチする複数
のラッチ回路を具備したラッチ制御部と、前記ラッチ制
御部が具備する複数のラッチ回路のそれぞれに、位相の
異なるラッチ制御クロックを、前記階調変換部から出力
される階調信号のタイミング周期の所定数倍の周期で発
生する機能を有し、また、前記サーマルヘッドに印字信
号を伝送する為のクロック（以下、ヘッドクロックと称
す）を発生する機能を有し、また、アドレス発生制御部
にアドレス生成の基準となるアドレス基準クロックを発
生する機能を有し、また、階調変換部の階調変換動作の
基準となる階調変換基準クロックを発生する機能を有し
たクロック制御部とから成り、前記ラッチ制御部にラッ
チされた複数の階調信号を、前記ヘッドクロックに同期
させて、前記サーマルヘッドに印字信号として並列に転
送する構成とした。

【００１５】

【作用】上記のように構成された感熱記録制御回路で
は、アドレス発生制御部から発生するアドレスが、画像
データの書き込み時には、サーマルヘッドの並列入力端
子の数だけ番地飛びしたアドレスとなり、書き込み時に
はシーケンシャルなアドレスとなる。

【００１６】したがって、ホスト装置側から送られてく
る多値の画像データはサーマルヘッドの複数の並列入力
端子に入力される前には、適正に並び換えがなされてお
り、その結果として、従来、サーマルヘッドの並列入力
端子数に対応した数のローカルバッファや階調変換部が
必要であったものを一つで構成することを可能としてい
る。

【００１７】

【実施例】以下に、本発明の一実施例を図面に基づいて
説明する。図１は、多値の画像データ（８ビット長）
を、２値の階調信号に変換し、画像データの値に対応し
た階調レベルの数だけ階調信号を繰り返し発生させて、
印字濃度を制御する制御回路の一例をブロック図で示し
たものでる。

【００１８】サーマルヘッド７は、印字信号であるシリ
アルデータを並列に入力する為の入力端子を持ち、並列
入力端子の数に対応した数だけ独立した駆動ドライブ部
７１、 ７２、 ７３（以下、駆動ブロックと称す）を具備
する。メモリ部２（以下、ラインバッファと称す）は、
ホストから転送されてくる画像データ２Ａを格納するメ
モリである。メモリ容量は、前記サーマルヘッド７の１
ドットライン分のデータを最低格納できる容量を持つ。

【００１９】画像転送制御部１は、画像データの前記ラ
インバッファ２への書き込み／読み出し、画像データの
階調変換、前記サーマルヘッド７への並列転送などの一
連の動作を統制する。クロック制御部４は、ラインバッ
ファ用アドレス生成の基準となるアドレス基準クロック
４Ａ、 階調変換部５の階調変換動作の基準となる階調変
換基準クロック４Ｂ、 ラッチ制御部６に内蔵されている
複数のラッチ回路６１、 ６２、 ６３に対応したラッチ制
御クロック４Ｃ、 ４Ｄ、 ４Ｅ、 及び前記サーマルヘッド
７へのデータ転送用クロック４Ｆ（以下、ヘッドクロッ
クと称す）等の各種クロックを生成する。

【００２０】アドレス発生制御部３では、前記アドレス
基準クロック４Ａに同期して、前記ラインバッファ２用
のアドレス３Ａを生成する。また、前記階調変換基準ク
ロック４Ｂに同期して、前記階調変換部５で階調変換処
理に必要な制御信号３Ｂを生成する。画像データを書き
込む場合は、予め設定された所定数の間隔で番地飛びア
ドレス３Ａを発生する。また、読み出す場合は、シーケ
ンシャルな順序にアドレス３Ａを発生する機能をアドレ
ス発生制御部３は有する。

【００２１】前記ラインバッファ２への書き込み／読み
出し動作は、前記画像転送制御部１の制御に基づいて、
前記アドレス発生制御部３で生成された前記ラインバッ
ファ用アドレス３Ａに従って実行される。階調変換部５
は、前記ラインバッファ２から読み出された画像データ
２Ｂを、前記階調変換基準クロック４Ｂに同期させて、
実際に階調濃度として印字する為の２値信号としての階
調信号５Ａ（１ビット長）に変換して出力する。画像デ
ータ２Ｂの値により、階調レベルが定まり、その階調レ
ベルの数だけ、階調信号５Ａが階調印字サイクルに同期
して繰り返し発生される。

【００２２】ラッチ制御部６は、前記サーマルヘッド７
に前記階調信号５Ａを並列転送する転送路の数に対応し
た数のラッチ回路６１、 ６２、 ６３を具備する。前記階
調信号５Ａのラッチタイミングは、前記クロック制御部
４から生成されたラッチ制御信号４Ｃ、 ４Ｄ、 ４Ｅに同
期しており、前記階調信号５Ａは並列転送に対応する前
記ラッチ回路６１、 ６２、 ６３にそれぞれラッチされ
る。

【００２３】前記サーマルヘッド７へ並列転送する印字
信号６Ａ、 ６Ｂ、 ６Ｃが前記ラッチ制御部６に全て揃っ
た時点で、前記クロック制御部４から生成されたヘッド
クロック４Ｆに同期して、前記印字信号６Ａ、 ６Ｂ、 ６
Ｃが前記サーマルヘッド７に並列転送される。図２は、
ホストから転送されてくるサーマルヘッド１ライン分の
画像データを、前記ラインバッファ２に書き込む場合を
示したものである。

【００２４】ホスト側の画像データには、サーマルヘッ
ドにシリアルデータを並列転送する転送路の数に対応し
て、データを区分する為の記号が付記してある。前記ア
ドレス発生制御部３では、前記ラインバッファ２に画像
データ２Ａを書き込む場合は、前記サーマルヘッド７に
印字信号を並列転送するのに都合が良い様に、前記サー
マルヘッド７に並列転送する転送路の数と同じ数だけア
ドレスの間隔を空けながら、前記ラインバッファ２のア
ドレス３Ａを生成する。

【００２５】該アドレス３Ａに従って、画像データ２Ａ
は前記ラインバッファ２に書き込まれる。よって、前記
ラインバッファ２に書き込まれる画像データの配列は、
前記サーマルヘッド７に印字信号を並列転送する順番に
グループ分けされて配列される。図２の例では、前記ラ
インバッファ２のアドレス３Ａを、前記アドレス発生制
御部３で３番地飛びに生成し、ホスト側からシーケンス
な順序で転送されてくる画像データ２Ａを、前記ライン
バッファ２に３番地飛びに書き込んだ状態を示してい
る。

【００２６】一方、前記ラインバッファ２から画像デー
タを読み出す場合は、シーケンシャルな順序で画像デー
タを読み出す。図３は、前記ラインバッファ２から画像
データ２Ｂを読み出し、前記サーマルヘッド７にデータ
を並列転送するまでの動作を示したタイミングチャート
である。

【００２７】前記ラインバッファ２から読み出された画
像データ２Ｂは、前記階調変換部５で階調信号５Ａに変
換される。前記階調変換部５では、前記ラインバッファ
２から画像データ２Ｂを読み出す前記アドレス基準クロ
ック４Ａと位相が半周期遅れた階調変換基準クロック４
Ｂに同期して、階調変換処理が実行され、階調信号５Ａ
を生成する。該階調信号５Ａは、前記ラッチ制御部６の
各ラッチ回路６１、 ６２、 ６３に対応した前記ラッチ制
御クロック４Ｃ、 ４Ｄ、 ４Ｅにより、それぞれのラッチ
回路６１、 ６２、 ６３にラッチされる。

【００２８】前記ラッチ制御クロック４Ｃ、 ４Ｄ、 ４Ｅ
は、階調信号の並列な転送路の数に対応した数だけ、前
記階調変換基準クロック４Ｂの周期を延ばしたクロック
を使用する。図３の例では、前記階調変換基準クロック
４Ｂの周期を３倍に延ばしたラッチ制御クロック４Ｃ、
４Ｄ、 ４Ｅを例示した。前記ラッチ制御部６に、前記サ
ーマルヘッド７へ並列転送する印字信号６Ａ、６Ｂ、 ６
Ｃが全て揃った時点で、前記ヘッドクロック４Ｆにより
印字信号６Ａ、６Ｂ、 ６Ｃを前記サーマルヘッド７に並
列転送する。

【００２９】これで、一組の並列転送する印字信号の階
調変換サイクルが終了する。この動作は、前記サーマル
ヘッド７に１ライン分の階調データ（即ち、印字デー
タ）が並列転送されるまで繰り返し実行される。そし
て、１ライン分の印字データが前記サーマルヘッド７に
転送し終わった時点で、前記サーマルヘッド７は印字指
令信号により、１階調分の階調印字を実行する。

【００３０】階調印字処理工程では、画像データの値に
より定まる階調レベルの数だけ階調印字処理を繰り返し
実行する。

【００３１】

【発明の効果】以上説明したように、本発明は画像デー
タをメモリするラインバッファと、ラインバッファへの
画像データ書き込み時には、予め設定された所定数の間
隔で番地飛びアドレスを発生し、画像データ読み出し時
にはシーケンシャルな順序のアドレスを発生するアドレ
ス発生制御部と、メモリから読み出した画像データを階
調信号に変換する階調変換部と、階調信号をラッチする
複数のラッチ回路を具備したラッチ制御部と、ラッチさ
れた複数の階調信号を印字信号として受けるサーマルヘ
ッドとを有する構成としたので、印字信号の並列転送路
の数に対しても、ひとつの階調変換部で良く、部品点数
を大幅に削減できる。したがって、実装に関しても省ス
ペースが実現でき、かつ、製造コストの低減ができる。

【図面の簡単な説明】

【図１】本発明に係る感熱記録制御回路の回路ブロック
図である。

【図２】本発明に係る感熱記録制御回路における画像デ
ータ転送の説明図である。

【図３】本発明に係る感熱記録制御回路における動作を
示すタイミングチャートである。

【図４】従来の感熱記録制御回路の回路ブロック図であ
る。

【符号の説明】

１ 画像転送制御部 ２ ラインバッファ ３ アドレス発生部 ４ クロック制御部 ５ 階調変換部 ６ ラッチ制御部 ６１、 ６２、 ６３ ラッチ回路 ７ サーマルヘッド ７１、 ７２、 ７３ 駆動ブロック １Ａ ラインバッファ用制御信号 １Ｂ 階調変換部用制御信号 １Ｃ アドレス発生制御部用制御信号 １Ｄ クロック制御部用制御信号 ２Ａ、 ２Ｂ 画像データ（８ビット長） ３Ａ ラインバッファ用アドレス信号 ３Ｂ 階調変調部用制御信号 ４Ａ ラインバッファ用アドレス基準クロック ４Ｂ 階調変調部用アドレス基準クロック ４Ｃ、 ４Ｄ、 ４Ｅ ラッチ制御クロック ４Ｆ ヘッドクロック ５Ａ 階調信号（１ビット長） ６Ａ、 ６Ｂ、 ６Ｃ 印字信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｂ４１Ｊ 5/30 Ｚ 8907−2Ｃ Ｇ０６Ｆ 3/12 Ｌ 8323−5Ｂ 8907−2Ｃ Ｂ４１Ｊ 3/20 １１７ Ｃ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 印字すべきデータを印字信号に変換し、
   複数の入力端子を具備したサーマルヘッドに、前記印字
   信号を転送して記録を行う感熱記録制御回路において、 画像データの書き込み時に、予め設定された所定数の間
   隔で番地飛びアドレスを発生し、読み出し時は、シーケ
   ンシャルな順にアドレスを発生するアドレス発生制御部
   と、 前記画像データを格納する前記アドレス発生制御部に接
   続されたメモリ部と、 前記メモリ部の書き込み及び読み出しを制御すると共
   に、画像データの階調変換、サーマルヘッドへのデータ
   の転送などの動作を統制する画像転送制御部と、 前記メモリ部から読み出した画像データを、階調濃度と
   して印字する為の階調信号に変換して出力する階調変換
   部と、 前記階調変換部から出力される階調信号を順にラッチす
   る複数のラッチ回路を具備したラッチ制御部とから構成
   されることを特徴とする感熱記録制御回路。