JPH05196969A - Matrix array substrate - Google Patents

Matrix array substrate

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JPH05196969A
JPH05196969A JP836892A JP836892A JPH05196969A JP H05196969 A JPH05196969 A JP H05196969A JP 836892 A JP836892 A JP 836892A JP 836892 A JP836892 A JP 836892A JP H05196969 A JPH05196969 A JP H05196969A
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JP
Japan
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array substrate
matrix array
metal layer
wiring electrodes
present
Prior art date
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Application number
JP836892A
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Japanese (ja)
Inventor
Masahiro Ogata
賢宏 尾形
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

(57)【要約】 【目的】この発明は、従来と同じピッチで画素面積だけ
を広げ、単画素でのコントラスト比を向上したマトリク
スアレイ基板を提供することを目的とする。 【構成】この発明のマトリクスアレイ基板は、基板11
上に金属層−絶縁体層−金属層の3層構造をなす複数の
非線形抵抗素子をアレイ状に形成し、各非線形抵抗素子
にそれぞれ画素電極を直列に配置し、更に複数の配線電
極により各行又は各列方向を接続してなり、且つ複数の
配線電極は、隣り合う2つの配線電極13,23が絶縁
層17を介して積層されてなることにより、上記の目的
を達成することが出来る。
(57) [Summary] [Object] An object of the present invention is to provide a matrix array substrate in which only the pixel area is expanded at the same pitch as the conventional one and the contrast ratio in a single pixel is improved. [Structure] The matrix array substrate of the present invention is a substrate 11
A plurality of non-linear resistance elements having a three-layer structure of a metal layer-insulator layer-metal layer are formed on the top in an array form, pixel electrodes are arranged in series in each non-linear resistance element, and further, each row is formed by a plurality of wiring electrodes. Alternatively, the above-described object can be achieved by connecting the respective column directions and forming a plurality of wiring electrodes by laminating two adjacent wiring electrodes 13 and 23 with the insulating layer 17 interposed therebetween.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】この発明は、金属層−絶縁体層−
金属層の3層構造をなす非線形抵抗素子をスイッチング
素子として設けたマトリクスアレイ基板に関する。
BACKGROUND OF THE INVENTION The present invention relates to a metal layer-insulator layer-
The present invention relates to a matrix array substrate provided with a non-linear resistance element having a three-layer structure of metal layers as a switching element.

【0002】[0002]

【従来の技術】近年、液晶表示装置は、時計,電卓等の
比較的簡単なものから、パ−ソナル・コンピュ−タ,ワ
−ド・プロセッサ,更にOA用の端末機器,TV画像表
示等の大容量表示用途に使用されてきている。
2. Description of the Related Art In recent years, liquid crystal display devices have changed from relatively simple devices such as clocks and calculators to personal computers, word processors, OA terminal devices, TV image displays and the like. It has been used for large capacity display applications.

【0003】この種の液晶表示装置においては、従来、
マトリクス表示のマルチプレックス駆動方式、いわゆる
単純マトリクス方式を用いるのが一般的であった。しか
しながら、この方式は走査線数の増加に伴なって表示部
分と非表示部分のコントラスト比が劣化するため、大規
模なマトリクス表示には不適であるという欠点がある。
In this type of liquid crystal display device, conventionally,
It was general to use a multiplex drive system of matrix display, that is, a so-called simple matrix system. However, this method has a drawback that it is not suitable for large-scale matrix display because the contrast ratio between the display portion and the non-display portion deteriorates as the number of scanning lines increases.

【0004】そこで、この欠点を解決する1つの手段と
して、個々の画素をスイッチング素子により駆動する方
法、いわゆるアクティブマトリクス方式が開発されてい
る。この場合、スイッチング素子としては薄膜トランジ
スタや非線形抵抗素子を用いるが、基本的に2端子で構
造が簡単な非線形抵抗素子は、製造コストの面で有利で
ある。
Therefore, as one means for solving this drawback, a method of driving each pixel by a switching element, that is, an active matrix method has been developed. In this case, a thin film transistor or a non-linear resistance element is used as the switching element, but a non-linear resistance element which basically has two terminals and has a simple structure is advantageous in terms of manufacturing cost.

【0005】非線形抵抗素子としては種々の方式が開発
されているが、その中で金属層−絶縁体層−金属層(M
IM)の3層構造を持つ素子が、現在唯一実用化がなさ
れている。
Various types of nonlinear resistance elements have been developed. Among them, metal layer-insulator layer-metal layer (M
An element having a three-layer structure (IM) has been put into practical use at present.

【0006】このようなMIM型の非線形抵抗素子は、
通常、第1金属層,第2金属層,表示画素電極の形成の
3回のフォトリソグラフィ工程により形成される。以下
に、その例を示す。
Such a MIM type nonlinear resistance element is
Usually, the first metal layer, the second metal layer, and the display pixel electrode are formed by three photolithography steps. The example is shown below.

【0007】即ち、図14は従来のマトリクスアレイ基
板における2画素の平面図であり、図15(a)〜
(c)および図16(a)〜(d)は、従来のマトリク
スアレイ基板の製造工程を示す平面図と断面図である。
尚、図16(a)〜(d)は図15(a)のA−B線に
対応している。
That is, FIG. 14 is a plan view of two pixels on a conventional matrix array substrate, and FIG.
16C and 16A to 16D are a plan view and a cross-sectional view showing a manufacturing process of a conventional matrix array substrate.
16 (a) to 16 (d) correspond to the line AB of FIG. 15 (a).

【0008】製造方法的に説明すると、先ず、図15
(a)および図16(a)に示すようにガラス基板1上
に例えばTa膜をスパッタリング法により形成した後、
1回目のフォトリソグラフィ工程を用いてパタ−ニング
を行ない、非線形抵抗素子の第1の金属層(下部電極)
2およびこれと一体の配線電極3を形成する。
Explaining the manufacturing method, first, FIG.
After forming, for example, a Ta film on the glass substrate 1 by a sputtering method as shown in FIGS.
Patterning is performed using the first photolithography process to form the first metal layer (lower electrode) of the nonlinear resistance element.
2 and the wiring electrode 3 integral therewith are formed.

【0009】次に、図16(b)に示すように、陽極酸
化法等を用いて第1の金属層2および配線電極3の表面
に酸化膜を形成し、非線形抵抗素子の絶縁体層4を得
る。更に、全面に例えばTi膜をスパッタリング法によ
り形成した後、図15(b)および図16(c)に示す
ように、2回目のフォトリソグラフィ工程を用いてパタ
−ニングを行ない、非線形抵抗素子の第2の金属層(下
部電極)5を形成する。最後に、図15(c)および図
16(d)に示すように、ITO(Indium-Tin-Oxide)
を全面に薄膜形成して透明電極を得た後、3回目のフォ
トリソグラフィ工程を用いて画素電極6のパタ−ニング
を行なうことにより、全工程が終了する。
Next, as shown in FIG. 16B, an oxide film is formed on the surfaces of the first metal layer 2 and the wiring electrode 3 by using an anodic oxidation method or the like, and the insulating layer 4 of the nonlinear resistance element is formed. To get Furthermore, after forming, for example, a Ti film on the entire surface by a sputtering method, as shown in FIGS. 15B and 16C, patterning is performed using a second photolithography process to form a nonlinear resistance element. A second metal layer (lower electrode) 5 is formed. Finally, as shown in FIGS. 15C and 16D, ITO (Indium-Tin-Oxide) is used.
After forming a thin film on the entire surface to obtain a transparent electrode, the patterning of the pixel electrode 6 is performed using the third photolithography process, whereby the whole process is completed.

【0010】[0010]

【発明が解決しようとする課題】一般にTFD(Thin-Film-
Diode)の液晶表示装置において、画素数を大きくする
と、コントラスト比が小さくなるという問題がある。コ
ントラスト比を上げようとすると、構造的には、(1) 光
遮断部の面積を小さくする、(2) 画素部の面積を大きく
する、などという方法が考えられる。
[Problems to be Solved by the Invention] Generally, TFD (Thin-Film-
In a (Diode) liquid crystal display device, there is a problem in that the contrast ratio decreases as the number of pixels increases. In order to increase the contrast ratio, structurally, there are conceivable methods such as (1) reducing the area of the light blocking portion and (2) increasing the area of the pixel portion.

【0011】しかしながら、従来のマトリクスアレイ基
板では、(1) の場合、光遮蔽に最も影響を及ぼしている
配線電極3を細くしようとすると配線抵抗が大きくな
り、駆動波形の歪みが生じる。その結果、コントラスト
の分布や部分的なムラが生じて好ましくない。又、工程
歩留まり上も、より微細な加工となるために断線の危険
性が増え好ましくない。(2) の方法についても画素の面
積を大きくすることは、画素部と配線電極3、画素と画
素が接触する、即ち表示欠陥を生じる可能性が高くな
り、歩留まり低下を引き起こす。総括的に設計上、工程
歩留まり上、の制約から最大限の寸法になっているのが
普通で、従来の構造では、通常、これ以上コントラスト
比を上げることは困難であった。
In the conventional matrix array substrate, however, in the case of (1), if the wiring electrode 3 which has the greatest influence on the light shielding is made thin, the wiring resistance becomes large and the drive waveform is distorted. As a result, the distribution of contrast and partial unevenness occur, which is not preferable. Also, in terms of process yield, finer processing is performed, which increases the risk of disconnection, which is not preferable. Also in the method (2), increasing the area of the pixel increases the possibility that the pixel portion and the wiring electrode 3 come into contact with each other or the pixel and the pixel, that is, the display defect is caused, and the yield is lowered. Generally, the maximum dimension is usually given in terms of design and process yield, and it is usually difficult to increase the contrast ratio with the conventional structure.

【0012】この発明は、上記問題点を解決するために
なされたもので、2つの配線電極を十分な厚さの絶縁層
を介して積層することにより、画素部面積を大きくとり
コントラスト比の高いマトリクスアレイ基板を提供する
ことを目的とする。
The present invention has been made in order to solve the above problems, and by stacking two wiring electrodes via an insulating layer having a sufficient thickness, a large pixel area and a high contrast ratio can be obtained. It is an object to provide a matrix array substrate.

【0013】[0013]

【課題を解決するための手段】この発明は、基板上に金
属層−絶縁体層−金属層の3層構造をなす複数の非線形
抵抗素子をアレイ状に形成し、各非線形抵抗素子にそれ
ぞれ画素電極を直列に配置し、更に複数の配線電極によ
り各行又は各列方向を接続したマトリクスアレイ基板に
おいて、上記複数の配線電極は、隣り合う2つの配線電
極が絶縁層を介して積層されてなるマトリクスアレイ基
板である。
According to the present invention, a plurality of nonlinear resistance elements having a three-layer structure of a metal layer-insulator layer-metal layer are formed in an array on a substrate, and each nonlinear resistance element has a pixel. In a matrix array substrate in which electrodes are arranged in series and each row or column direction is connected by a plurality of wiring electrodes, the plurality of wiring electrodes is a matrix in which two adjacent wiring electrodes are laminated with an insulating layer interposed therebetween. It is an array substrate.

【0014】[0014]

【作用】この発明によれば、隣り合う2つの配線電極が
絶縁層を介して積層されているので、空いたスペ−ス分
で画素面積を大きくすることが出来、コントラスト比を
向上させることが可能となる。即ち、従来技術では単画
素でのコントラスト比が40であるときに、具体的に最
大コントラスト比を比較すると、4.8であるものが、
この発明では5.5へ向上させることが出来る。
According to the present invention, since two adjacent wiring electrodes are laminated with the insulating layer interposed therebetween, the pixel area can be increased by the vacant space and the contrast ratio can be improved. It will be possible. That is, in the prior art, when the contrast ratio in a single pixel is 40, specifically comparing the maximum contrast ratio is 4.8,
In this invention, it can be increased to 5.5.

【0015】[0015]

【実施例】以下、図面を参照して、この発明の一実施例
を詳細に説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described in detail below with reference to the drawings.

【0016】この発明によるマトリクスアレイ基板は図
1に示すように構成され、2画素を表わしている。又、
図2〜図7と図8〜図13は、いずれもこの発明のマト
リクスアレイ基板の製造工程を示す平面図と断面図であ
る。
The matrix array substrate according to the present invention is constructed as shown in FIG. 1 and represents two pixels. or,
2 to 7 and 8 to 13 are a plan view and a sectional view showing the manufacturing process of the matrix array substrate of the present invention.

【0017】即ち、製造方法的に述べることにすると、
先ず、図2と図8に示すように、SiO2 のアルカリ防
御被膜を表面部に備えた1.1mm厚のガラス基板11
上に、厚さ3000オングストロ−ムのTaからなる非
線形抵抗素子の第1の金属層(下部電極)12およびこ
れと一体の配線電極13を、スパッタリング法により薄
膜形成する。その後、第1の金属層12および配線電極
13上に感光性樹脂のフォトレジスト(図示せず)を全
面塗布し、フォトマスクを用いて露光し現像して、レジ
ストパタ−ンを形成する。
That is, to describe the manufacturing method,
First, as shown in FIGS. 2 and 8, a 1.1 mm-thick glass substrate 11 having a SiO 2 alkali protective coating on the surface thereof.
A first metal layer (lower electrode) 12 of a non-linear resistance element made of Ta having a thickness of 3000 Å and a wiring electrode 13 integrated with the first metal layer 12 are formed as a thin film thereon by a sputtering method. After that, a photoresist (not shown) made of a photosensitive resin is applied over the entire surface of the first metal layer 12 and the wiring electrodes 13, and exposed and developed using a photomask to form a resist pattern.

【0018】次に、1回目のエッチングとして、ケミカ
ルドライエッチング法(CDE法)により、薄膜のエッ
チングを行なうが、エッチングはCF4 とO2 ガス比を
2:3に混合したプラズマ中で行なう。パタ−ン周辺部
(エッジ)にはテ−パ−形状が形成される。この後、フ
ォトレジストは除去する。
Next, as the first etching, the thin film is etched by the chemical dry etching method (CDE method), and the etching is performed in the plasma in which the CF 4 and O 2 gas ratio is 2: 3. A taper shape is formed on the peripheral portion (edge) of the pattern. After this, the photoresist is removed.

【0019】次に、図3および図9に示すように、ガラ
ス基板11とパタ−ン形成された第1の金属層12上
に、フォトレジストを全面塗布する。そして、フォトマ
スクを用いて露光し現像して、レジストパタ−ン14,
15を形成する。
Next, as shown in FIGS. 3 and 9, a photoresist is applied over the entire surface of the glass substrate 11 and the patterned first metal layer 12. Then, the resist pattern 14, which is exposed and developed using a photomask,
Form 15.

【0020】次に、図4に示すように、レジストパタ−
ン15,露出したガラス基板11,配線電極13,およ
びレジストパタ−ン14上に、厚さ2000オングスト
ロ−ムのTa2 5 16,17,18をスパッタリング
法により薄膜形成する。続いて、その上に厚さ3000
オングストロ−ムのTa19,20,21をスパッタリ
ング法により薄膜形成する。
Next, as shown in FIG. 4, a resist pattern is formed.
A thin film of Ta 2 O 5, 16, 17 and 18 having a thickness of 2000 Å is formed on the film 15, the exposed glass substrate 11, the wiring electrode 13 and the resist pattern 14 by the sputtering method. Then 3000 on it
Thin films of angstrom Ta 19, 20, and 21 are formed by a sputtering method.

【0021】ここで、レジストパタ−ン14,15の剥
離を行ない、レジストパタ−ン14,15の上に形成さ
れているTa2 5 16,18、およびTa19,21
も除去すると、図5および図10に示すようになる。
Here, the resist patterns 14 and 15 are peeled off, and Ta 2 O 5 16 and 18 and Ta 19 and 21 formed on the resist patterns 14 and 15 are removed.
When also removed, it becomes as shown in FIGS.

【0022】次に、感光性樹脂のフォトレジスト(図示
せず)を全面塗布し、フォトマスクを用いて露光し現像
して、レジストパタ−ンを形成する。そして、CDE法
により薄膜のエッチングを行なうが、CF4 とO2 ガス
比を2:3とする。このエッチング後、フォトレジスト
を除去すれば、図6および図11に示すようになる。こ
の場合、図中のTa20のうちの符号22が上記とは別
の非線形抵抗素子の第1の金属層(下部電極)となり、
符号23がこれと一体の配線電極となる。従って、図6
から明らかなように、2つの配線電極13と配線電極2
3は絶縁層であるTa2 5 17を介して積層されてい
ることになり、この発明の特徴となっている。つまり、
従来は図13に示すように、別々になっていた隣り合う
2つの配線電極3,3が、この発明では上記のように積
層されて重なり合っている。
Next, a photoresist (not shown) made of a photosensitive resin is applied over the entire surface, exposed and developed using a photomask to form a resist pattern. Then, the thin film is etched by the CDE method, but the CF 4 and O 2 gas ratio is set to 2: 3. After this etching, if the photoresist is removed, it becomes as shown in FIGS. In this case, reference numeral 22 of Ta20 in the figure becomes the first metal layer (lower electrode) of the nonlinear resistance element different from the above,
Reference numeral 23 is a wiring electrode integrated with this. Therefore, FIG.
As is apparent from the two wiring electrodes 13 and the wiring electrodes 2
3 is laminated through the insulating layer Ta 2 O 5 17, which is a feature of the present invention. That is,
Conventionally, as shown in FIG. 13, two adjacent wiring electrodes 3 and 3 which are separate from each other are stacked and overlapped as described above in the present invention.

【0023】次工程として、Taパタ−ン12,13,
22,23を陽極に、白金板を陰極にして、電解液
(0.1wt%クエン酸水溶液)中で化成を行なう。こ
の時、化成電圧を45Vとして700オングストロ−ム
の陽極酸化膜24を得た。
In the next step, Ta patterns 12, 13,
Chemical conversion is carried out in an electrolytic solution (0.1 wt% citric acid aqueous solution) using 22 and 23 as anodes and a platinum plate as a cathode. At this time, the anodic oxide film 24 of 700 angstrom was obtained with the formation voltage of 45V.

【0024】次に、ガラス基板11全面に、膜厚150
0オングストロ−ムのTiをスパッタリング法により形
成する。Ti膜上にフォトレジストを全面塗布し、フォ
トマスクを用いて露光し現像して、レジストパタ−ンを
形成する。続いて、EDTA(エチレンジアミン・テト
ラ・アセッティック・アシッド)9gと水400cc、
過酸化水素216cc、アンモニア水30mlの割合で
混ぜ、室温にてTi膜をエッチングする。その後、レジ
ストを除去して、図7および図12に示すように非線形
抵抗素子の第2の金属層(上部電極)25を形成する。
Next, a film thickness of 150 is formed on the entire surface of the glass substrate 11.
Ti of 0 angstrom is formed by the sputtering method. A photoresist is applied on the entire surface of the Ti film, and the photoresist pattern is exposed and developed to form a resist pattern. Then, 9 g of EDTA (ethylenediamine tetra-acetic acid) and 400 cc of water,
Hydrogen peroxide (216 cc) and ammonia water (30 ml) are mixed together, and the Ti film is etched at room temperature. After that, the resist is removed to form the second metal layer (upper electrode) 25 of the non-linear resistance element as shown in FIGS.

【0025】次に、図13に示すように、ITOをスパ
ッタリングして厚さ1000オングストロ−ムの透明導
電膜26を形成する。そして、薄膜上にフォトレジスト
(図示せず)を全面塗布し、フォトマスクを用いて露光
し現像して、レジストパタ−ンを形成する。ここで水、
塩酸、硝酸を1:1:0.1の割合(容量比)に混合
し、30℃に加熱したエッチング液でエッチングし、フ
ォトレジストを除去すれば図13に示した透明導電膜2
6のパタ−ンが得られる。このようにして、マトリクス
アレイ基板が完成する。上記のようなマトリックスアレ
イ基板を用いて液晶表示装置を形成するには、例えば次
のように行なう。
Next, as shown in FIG. 13, ITO is sputtered to form a transparent conductive film 26 having a thickness of 1000 angstrom. Then, a photoresist (not shown) is applied over the entire surface of the thin film, exposed by using a photomask and developed to form a resist pattern. Water here,
Hydrochloric acid and nitric acid are mixed at a ratio of 1: 1: 0.1 (volume ratio), and the transparent conductive film 2 shown in FIG. 13 is formed by etching with an etching solution heated to 30 ° C. and removing the photoresist.
A pattern of 6 is obtained. In this way, the matrix array substrate is completed. A liquid crystal display device is formed using the matrix array substrate as described above, for example, as follows.

【0026】先ず、マトリックスアレイ基板の非線形抵
抗素子形成面にポリイミド樹脂からなる配向膜を塗布・
焼成し、ラビング処理(布でこする)することにより液
晶配向方向を規制する。対向基板にも同様の処理を行な
い、一方の液晶表示用基板より約90°捩じった方向に
ラビングを行なう。上記2種類の基板を用意し、液晶の
分子長軸方向が両基板間で約90°捩じれるように、5
〜20μmの間隔を保って保持させ、その間隙に液晶を
注入し液晶セルを構成する。そして、液晶セルの外側に
偏光軸を約90°捩じった形で偏光板を配置する。その
後、駆動回路を付与すれば、液晶表示装置が完成する。
First, an alignment film made of polyimide resin is applied to the surface of the matrix array substrate on which the nonlinear resistance element is formed.
The orientation of the liquid crystal is regulated by firing and rubbing (rubbing with a cloth). The same process is performed on the counter substrate, and rubbing is performed in a direction twisted by about 90 ° with respect to one liquid crystal display substrate. Prepare the above two types of substrates, and make sure that the direction of the major axis of the liquid crystal molecules is twisted about 90 ° between the two substrates.
A liquid crystal cell is formed by holding the liquid crystal at a distance of -20 μm and injecting liquid crystal into the space. Then, a polarizing plate is arranged outside the liquid crystal cell with the polarization axis twisted by about 90 °. After that, if a driving circuit is added, the liquid crystal display device is completed.

【0027】[0027]

【発明の効果】この発明によれば、隣り合う2つの配線
電極が絶縁層を介して積層されているので、従来と同じ
ピッチで画素面積だけを広げることが出来る。即ち、単
画素でのコントラスト比が40であるときの最大コント
ラスト比を、4.8から5.5へ向上させることが出来
る。
According to the present invention, since two adjacent wiring electrodes are laminated via the insulating layer, only the pixel area can be expanded at the same pitch as the conventional one. That is, the maximum contrast ratio when the contrast ratio of a single pixel is 40 can be improved from 4.8 to 5.5.

【図面の簡単な説明】[Brief description of drawings]

【図1】この発明の一実施例に係るマトリクスアレイ基
板における2画素を示す平面図。
FIG. 1 is a plan view showing two pixels on a matrix array substrate according to an embodiment of the present invention.

【図2】この発明のマトリクスアレイ基板の製造工程を
示す断面図。
FIG. 2 is a cross-sectional view showing the manufacturing process of the matrix array substrate of the present invention.

【図3】この発明のマトリクスアレイ基板の他の製造工
程を示す断面図。
FIG. 3 is a cross-sectional view showing another manufacturing process of the matrix array substrate of the present invention.

【図4】この発明のマトリクスアレイ基板の他の製造工
程を示す断面図。
FIG. 4 is a cross-sectional view showing another manufacturing process of the matrix array substrate of the present invention.

【図5】この発明のマトリクスアレイ基板の他の製造工
程を示す断面図。
FIG. 5 is a sectional view showing another manufacturing process of the matrix array substrate of the present invention.

【図6】この発明のマトリクスアレイ基板の他の製造工
程を示す断面図。
FIG. 6 is a sectional view showing another manufacturing process of the matrix array substrate of the present invention.

【図7】この発明のマトリクスアレイ基板の他の製造工
程を示す断面図。
FIG. 7 is a cross-sectional view showing another manufacturing process of the matrix array substrate of the present invention.

【図8】図2に対応する平面図。FIG. 8 is a plan view corresponding to FIG.

【図9】図3に対応する平面図。9 is a plan view corresponding to FIG.

【図10】図5に対応する平面図。10 is a plan view corresponding to FIG.

【図11】図6に対応する平面図。11 is a plan view corresponding to FIG.

【図12】図7に対応する平面図。FIG. 12 is a plan view corresponding to FIG. 7.

【図13】この発明のマトリクスアレイ基板の他の製造
工程を示す断面図。
FIG. 13 is a cross-sectional view showing another manufacturing process of the matrix array substrate of the present invention.

【図14】従来のマトリクスアレイ基板における2画素
を示す平面図。
FIG. 14 is a plan view showing two pixels on a conventional matrix array substrate.

【図15】従来のマトリクスアレイ基板の製造工程を示
す平面図。
FIG. 15 is a plan view showing a manufacturing process of a conventional matrix array substrate.

【図16】従来のマトリクスアレイ基板の製造工程を示
す図15に対応する断面図。
FIG. 16 is a sectional view corresponding to FIG. 15, showing a manufacturing process of a conventional matrix array substrate.

【符号の説明】[Explanation of symbols]

11…ガラス基板、12…第1の金属層、13…配線電
極、14,15…レジストパタ−ン、16,17,18
…Ta2 5 (絶縁層)、19,20,21…Ta、2
2…第1の金属層、23…配線電極、24…陽極酸化
膜、25…第2の金属層、26…透明導電膜。
11 ... Glass substrate, 12 ... First metal layer, 13 ... Wiring electrode, 14, 15 ... Resist pattern, 16, 17, 18
... Ta 2 O 5 (insulating layer), 19, 20, 21 ... Ta, 2
2 ... 1st metal layer, 23 ... Wiring electrode, 24 ... Anodized film, 25 ... 2nd metal layer, 26 ... Transparent conductive film.

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 基板上に金属層−絶縁体層−金属層の3
層構造をなす複数の非線形抵抗素子をアレイ状に形成
し、各非線形抵抗素子にそれぞれ画素電極を直列に配置
し、更に複数の配線電極により各行又は各列方向を接続
したマトリクスアレイ基板において、 上記複数の配線電極は、隣り合う2つの配線電極が絶縁
層を介して積層されてなることを特徴とするマトリクス
アレイ基板。
1. A metal layer-insulator layer-metal layer on a substrate.
A matrix array substrate in which a plurality of nonlinear resistance elements having a layered structure is formed in an array, pixel electrodes are arranged in series in each nonlinear resistance element, and each row or column direction is connected by a plurality of wiring electrodes, A matrix array substrate, wherein a plurality of wiring electrodes are formed by laminating two adjacent wiring electrodes via an insulating layer.
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