JPH05198814A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05198814A JPH05198814A JP871992A JP871992A JPH05198814A JP H05198814 A JPH05198814 A JP H05198814A JP 871992 A JP871992 A JP 871992A JP 871992 A JP871992 A JP 871992A JP H05198814 A JPH05198814 A JP H05198814A
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- channel semiconductor
- semiconductor layer
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Abstract
(57)【要約】
【目的】本発明は、コンタクト層とチャネル半導体層と
の界面への炭素等の付着や自然酸化膜の形成に起因する
素子特性の不良やばらつきを低減することができる半導
体装置及びその製造方法を提供することを目的とする。 【構成】透明絶縁性基板１０上にＩＴＯ等の透明電極層
からなるソース電極１４ａ及びドレイン電極１４ｂが形
成され、これらの上にｎ+ 型ａ−Ｓｉ層からなるコンタ
クト層１６及び厚さ１０ｎｍ程度のアンドープのａ−Ｓ
ｉ層からなる保護層１８が順に積層されている。そして
チャネル半導体層２０が、ソース電極１４ａとドレイン
電極１４ｂとに挟まれた透明絶縁性基板１０上に形成さ
れると共に、コンタクト層１６及び保護層１８を介し
て、ソース電極１４ａ及びドレイン電極１４ｂにオーミ
ック接続されている。チャネル半導体層２０上にゲート
絶縁層２２を介してゲート電極２４が形成されている。
の界面への炭素等の付着や自然酸化膜の形成に起因する
素子特性の不良やばらつきを低減することができる半導
体装置及びその製造方法を提供することを目的とする。 【構成】透明絶縁性基板１０上にＩＴＯ等の透明電極層
からなるソース電極１４ａ及びドレイン電極１４ｂが形
成され、これらの上にｎ+ 型ａ−Ｓｉ層からなるコンタ
クト層１６及び厚さ１０ｎｍ程度のアンドープのａ−Ｓ
ｉ層からなる保護層１８が順に積層されている。そして
チャネル半導体層２０が、ソース電極１４ａとドレイン
電極１４ｂとに挟まれた透明絶縁性基板１０上に形成さ
れると共に、コンタクト層１６及び保護層１８を介し
て、ソース電極１４ａ及びドレイン電極１４ｂにオーミ
ック接続されている。チャネル半導体層２０上にゲート
絶縁層２２を介してゲート電極２４が形成されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特に液晶ディスプレイの駆動に用いるトッ
プゲートスタガード型のＴＦＴ（薄膜トランジスタ）マ
トリクス及びその製造方法に関する。ＴＦＴマトリクス
駆動の液晶表示装置は、既に小型テレビなどでは実用化
されており、更に大型テレビやラップトップ型パソコン
のディスプレイに需要が見込まれている。そしてこのＴ
ＦＴには、主にゲート電極がチャネル半導体層より上部
にあるトップゲートスタガード型ＴＦＴと、ゲート電極
がチャネル半導体層より下部にあるボトムゲートスタガ
ード型ＴＦＴとが利用されている。
方法に係り、特に液晶ディスプレイの駆動に用いるトッ
プゲートスタガード型のＴＦＴ（薄膜トランジスタ）マ
トリクス及びその製造方法に関する。ＴＦＴマトリクス
駆動の液晶表示装置は、既に小型テレビなどでは実用化
されており、更に大型テレビやラップトップ型パソコン
のディスプレイに需要が見込まれている。そしてこのＴ
ＦＴには、主にゲート電極がチャネル半導体層より上部
にあるトップゲートスタガード型ＴＦＴと、ゲート電極
がチャネル半導体層より下部にあるボトムゲートスタガ
ード型ＴＦＴとが利用されている。
【０００２】トップゲートスタガード型ＴＦＴは、ボト
ムゲートスタガード型ＴＦＴと比較して、ＴＦＴ特性の
ばらつき等が生じる点において若干不利な状況にある
が、素子分離をゲート電極のパターニングと同一工程に
よって行うことができるため、ボトムゲートスタガード
型ＴＦＴよりも簡略化に向いた構造といえる。そして将
来においては、コストダウン等の面からも簡略化が必要
不可欠とされるため、トップゲートスタガード型ＴＦＴ
における素子特性の向上を図ることが課題となってい
る。
ムゲートスタガード型ＴＦＴと比較して、ＴＦＴ特性の
ばらつき等が生じる点において若干不利な状況にある
が、素子分離をゲート電極のパターニングと同一工程に
よって行うことができるため、ボトムゲートスタガード
型ＴＦＴよりも簡略化に向いた構造といえる。そして将
来においては、コストダウン等の面からも簡略化が必要
不可欠とされるため、トップゲートスタガード型ＴＦＴ
における素子特性の向上を図ることが課題となってい
る。
【０００３】
【従来の技術】従来のトップゲートスタガード型ＴＦＴ
マトリクスの製造方法を、図７及び図８を用いて説明す
る。例えばガラス等の透明絶縁性基板１０上に、スパッ
タ法を用いて、厚さ６０ｎｍ程度のＡｌ層等の金属層を
成膜した後、所定の形状にパターニングして、ドレイン
バスライン１２を形成する（図７（ａ）参照）。
マトリクスの製造方法を、図７及び図８を用いて説明す
る。例えばガラス等の透明絶縁性基板１０上に、スパッ
タ法を用いて、厚さ６０ｎｍ程度のＡｌ層等の金属層を
成膜した後、所定の形状にパターニングして、ドレイン
バスライン１２を形成する（図７（ａ）参照）。
【０００４】次いで、全面に、厚さ３０ｎｍ程度のＩＴ
Ｏ等の透明電極層１４を成膜した後、Ｐ−ＣＶＤ（プラ
ズマ気相成長）法を用いて、厚さ２０ｎｍ程度のｎ+ 型
ａ−Ｓｉ層からなるコンタクト層１６を成膜する。続い
て、コンタクト層１６上に、フォトリソグラフィ技術を
用いて、ソース電極及びドレイン電極パターンにパター
ニングしたレジスト２６を形成する（図７（ｂ）参
照）。
Ｏ等の透明電極層１４を成膜した後、Ｐ−ＣＶＤ（プラ
ズマ気相成長）法を用いて、厚さ２０ｎｍ程度のｎ+ 型
ａ−Ｓｉ層からなるコンタクト層１６を成膜する。続い
て、コンタクト層１６上に、フォトリソグラフィ技術を
用いて、ソース電極及びドレイン電極パターンにパター
ニングしたレジスト２６を形成する（図７（ｂ）参
照）。
【０００５】次いで、このレジスト２６をマスクとし
て、ＣＦ4 ＋Ｏ2 系ガスによるドライエッチングを行
い、コンタクト層１６をエッチング除去し、続いて、塩
酸系のエッチング液によるウエットエッチングを行い、
透明電極層１４をエッチング除去する。こうして透明電
極層１４からなるソース電極１４ａ及びドレイン電極１
４ｂが所定の間隔をおいて形成される。そしてソース電
極１４ａは画素電極を構成し、ドレイン電極１４ｂはド
レインバスライン１２にオーミック接続される。
て、ＣＦ4 ＋Ｏ2 系ガスによるドライエッチングを行
い、コンタクト層１６をエッチング除去し、続いて、塩
酸系のエッチング液によるウエットエッチングを行い、
透明電極層１４をエッチング除去する。こうして透明電
極層１４からなるソース電極１４ａ及びドレイン電極１
４ｂが所定の間隔をおいて形成される。そしてソース電
極１４ａは画素電極を構成し、ドレイン電極１４ｂはド
レインバスライン１２にオーミック接続される。
【０００６】その後、アセトン等のレジスト剥離液を用
いて、レジスト２６を除去するが、この際、レジスト工
程等により、コンタクト層１６表面に炭素の付着物や自
然酸化膜２８が形成される（図７（ｃ）参照）。次い
で、レジスト工程等により形成されたコンタクト層１６
上の薄い自然酸化膜２８を希釈フッ酸等のフッ酸系のエ
ッチング液で数秒エッチングして除去する。その後、素
早くＰ−ＣＶＤ法により、全面に厚さ４０ｎｍ程度のア
ンドープのａ−Ｓｉ層からなるチャネル半導体層２０を
成膜し、続いて厚さ５０ｎｍのＳｉＮ層からなる第１層
目のゲート絶縁層２２ａを成膜する（図８（ａ）参
照）。
いて、レジスト２６を除去するが、この際、レジスト工
程等により、コンタクト層１６表面に炭素の付着物や自
然酸化膜２８が形成される（図７（ｃ）参照）。次い
で、レジスト工程等により形成されたコンタクト層１６
上の薄い自然酸化膜２８を希釈フッ酸等のフッ酸系のエ
ッチング液で数秒エッチングして除去する。その後、素
早くＰ−ＣＶＤ法により、全面に厚さ４０ｎｍ程度のア
ンドープのａ−Ｓｉ層からなるチャネル半導体層２０を
成膜し、続いて厚さ５０ｎｍのＳｉＮ層からなる第１層
目のゲート絶縁層２２ａを成膜する（図８（ａ）参
照）。
【０００７】次いで、フォトリソグラフィ技術を用い
て、駆動素子パターンにパターニングしたレジストを形
成し、このレジストをマスクとしてＣＦ4 ＋Ｏ2 系ガス
によるドライエッチングを行い、ゲート絶縁層２２ａ及
びチャネル半導体層２０をエッチング除去する。その
後、レジストを剥離する。このとき、駆動素子以外の部
分では、ゲート絶縁層２２ａ及びチャネル半導体層２０
と同時に、コンタクト層１６もエッチング除去され、画
素電極を構成するソース電極１４ａ及びドレインバスラ
イン１２に接続するドレイン電極１４ｂが露出する。
て、駆動素子パターンにパターニングしたレジストを形
成し、このレジストをマスクとしてＣＦ4 ＋Ｏ2 系ガス
によるドライエッチングを行い、ゲート絶縁層２２ａ及
びチャネル半導体層２０をエッチング除去する。その
後、レジストを剥離する。このとき、駆動素子以外の部
分では、ゲート絶縁層２２ａ及びチャネル半導体層２０
と同時に、コンタクト層１６もエッチング除去され、画
素電極を構成するソース電極１４ａ及びドレインバスラ
イン１２に接続するドレイン電極１４ｂが露出する。
【０００８】また、チャネル半導体層２０が、ソース電
極１４ａとドレイン電極１４ｂとに挟まれた透明絶縁性
基板１０上に形成されると共に、コンタクト層１６を介
してソース電極１４ａ及びドレイン電極１４ｂにオーミ
ック接続される（図８（ｂ）参照）。次いで、全面に、
Ｐ−ＣＶＤ法を用いて、厚さ２５０ｎｍのＳｉＮ層から
なる第２層目のゲート絶縁層２２ｂを成膜する。続い
て、スパッタ法を用いて、厚さ３００ｎｍのＡｌ等の金
属層を成膜した後、所定の形状にパターニングして、ゲ
ート電極２４を形成する。こうしてチャネル半導体層２
０上に、第１層目のゲート絶縁層２２ａ及び第２層目の
ゲート絶縁層２２ｂを介して、電極２４が形成される
（図８（ｃ）参照）。
極１４ａとドレイン電極１４ｂとに挟まれた透明絶縁性
基板１０上に形成されると共に、コンタクト層１６を介
してソース電極１４ａ及びドレイン電極１４ｂにオーミ
ック接続される（図８（ｂ）参照）。次いで、全面に、
Ｐ−ＣＶＤ法を用いて、厚さ２５０ｎｍのＳｉＮ層から
なる第２層目のゲート絶縁層２２ｂを成膜する。続い
て、スパッタ法を用いて、厚さ３００ｎｍのＡｌ等の金
属層を成膜した後、所定の形状にパターニングして、ゲ
ート電極２４を形成する。こうしてチャネル半導体層２
０上に、第１層目のゲート絶縁層２２ａ及び第２層目の
ゲート絶縁層２２ｂを介して、電極２４が形成される
（図８（ｃ）参照）。
【０００９】以上の工程により、ＴＦＴを完成する。
【００１０】
【発明が解決しようとする課題】上記従来のＴＦＴの製
造方法においては、コンタクト層１６及び透明電極層１
４をパターニングした後、チャネル半導体層２０を成膜
する直前に、ｎ+ 型ａ−Ｓｉ層からなるコンタクト層１
６上に形成された薄い自然酸化膜２８を希釈フッ酸等に
より数秒エッチングして除去しているが、このエッチン
グ後アンドープのａ−Ｓｉ層からなるチャネル半導体層
２０を形成するまでにはデバイスの搬送やＰ−ＣＶＤ装
置内での昇温等に一定の時間を要し、通常では１時間程
度のタイムラグがある。従って、その間に炭素等の付着
や表面での自然酸化膜の形成などが起こることにより、
ＴＦＴの特性不良や特性のばらつき等の大きな原因とな
って、信頼性を著しく低下させる。
造方法においては、コンタクト層１６及び透明電極層１
４をパターニングした後、チャネル半導体層２０を成膜
する直前に、ｎ+ 型ａ−Ｓｉ層からなるコンタクト層１
６上に形成された薄い自然酸化膜２８を希釈フッ酸等に
より数秒エッチングして除去しているが、このエッチン
グ後アンドープのａ−Ｓｉ層からなるチャネル半導体層
２０を形成するまでにはデバイスの搬送やＰ−ＣＶＤ装
置内での昇温等に一定の時間を要し、通常では１時間程
度のタイムラグがある。従って、その間に炭素等の付着
や表面での自然酸化膜の形成などが起こることにより、
ＴＦＴの特性不良や特性のばらつき等の大きな原因とな
って、信頼性を著しく低下させる。
【００１１】図９に、上記従来の製造方法により作製し
たＴＦＴの素子特性を示す。図９（ａ）のグラフは、ド
レイン電圧ＶD ＝５Ｖの条件におけるゲート電圧Ｖ G に
対するドレイン電流ＩD 特性を表し、図９（ｂ）のグラ
フは、ゲート電圧Ｖ G をパラメータとしてドレイン電圧
ＶD に対するドレイン電流ＩD 特性を表している。
たＴＦＴの素子特性を示す。図９（ａ）のグラフは、ド
レイン電圧ＶD ＝５Ｖの条件におけるゲート電圧Ｖ G に
対するドレイン電流ＩD 特性を表し、図９（ｂ）のグラ
フは、ゲート電圧Ｖ G をパラメータとしてドレイン電圧
ＶD に対するドレイン電流ＩD 特性を表している。
【００１２】この図９（ａ）、（ｂ）のグラフから明ら
かなように、ドレイン電圧ＶD ＝５Ｖ、ゲート電圧ＶG
＝３０Ｖの条件におけるドレイン電流ＩD 、即ちオン電
流Ｉ ONは、オン電流ＩONの平均値３．９８×１０-6Ａを
中心に±２８％と大きくばらつき、またクラウディグに
よりロスしたドレイン電圧ＶD は、約１．１Ｖとかなり
大きな値となっている。
かなように、ドレイン電圧ＶD ＝５Ｖ、ゲート電圧ＶG
＝３０Ｖの条件におけるドレイン電流ＩD 、即ちオン電
流Ｉ ONは、オン電流ＩONの平均値３．９８×１０-6Ａを
中心に±２８％と大きくばらつき、またクラウディグに
よりロスしたドレイン電圧ＶD は、約１．１Ｖとかなり
大きな値となっている。
【００１３】このようなコンタクト層１６とチャネル半
導体層２０との界面への炭素等の付着や自然酸化膜の形
成に起因するＴＦＴの特性不良や特性ばらつき等に対し
ては、コンタクト層１６上の自然酸化膜２８の除去から
ａ−Ｓｉ層からなるチャネル半導体層２０の形成に至ま
で、真空を維持したインラインにおいて表面処理を行
い、自然酸化膜や炭素を除去する方法も考えられるが、
この方法では大規模な装置が必要となるばかりでなく、
また本発明者らの実験によれば再現性に乏しく、未だ完
成された技術とはなっていない。
導体層２０との界面への炭素等の付着や自然酸化膜の形
成に起因するＴＦＴの特性不良や特性ばらつき等に対し
ては、コンタクト層１６上の自然酸化膜２８の除去から
ａ−Ｓｉ層からなるチャネル半導体層２０の形成に至ま
で、真空を維持したインラインにおいて表面処理を行
い、自然酸化膜や炭素を除去する方法も考えられるが、
この方法では大規模な装置が必要となるばかりでなく、
また本発明者らの実験によれば再現性に乏しく、未だ完
成された技術とはなっていない。
【００１４】そこで本発明は、コンタクト層とチャネル
半導体層との界面への炭素等の付着や自然酸化膜の形成
に起因する素子特性の不良やばらつきを低減することが
できる半導体装置及びその製造方法を提供することを目
的とする。
半導体層との界面への炭素等の付着や自然酸化膜の形成
に起因する素子特性の不良やばらつきを低減することが
できる半導体装置及びその製造方法を提供することを目
的とする。
【００１５】
【課題を解決するための手段】従来のＴＦＴにおいて、
コンタクト層とチャネル半導体層との界面に炭素等が付
着したり、自然酸化膜が形成されたりする原因として
は、例えば高濃度にＰ（燐）がドープされたｎ+ 型ａ−
Ｓｉ層からなるコンタクト層は、アンドープのａ−Ｓｉ
層よりも酸化速度が速いため、コンタクト層上に形成さ
れた薄い自然酸化膜をフッ酸系のウエットエッチングで
除去した後、例えばアンドープのａ−Ｓｉ層からなるチ
ャネル半導体層を形成するまでの昇温時の酸化の程度が
変わるためと考えられる。
コンタクト層とチャネル半導体層との界面に炭素等が付
着したり、自然酸化膜が形成されたりする原因として
は、例えば高濃度にＰ（燐）がドープされたｎ+ 型ａ−
Ｓｉ層からなるコンタクト層は、アンドープのａ−Ｓｉ
層よりも酸化速度が速いため、コンタクト層上に形成さ
れた薄い自然酸化膜をフッ酸系のウエットエッチングで
除去した後、例えばアンドープのａ−Ｓｉ層からなるチ
ャネル半導体層を形成するまでの昇温時の酸化の程度が
変わるためと考えられる。
【００１６】従って、上記課題は、透明絶縁性基板と、
前記透明絶縁性基板上に所定の間隔をおいて形成された
ソース電極及びドレイン電極と、前記ソース電極と前記
ドレイン電極とに挟まれた前記透明絶縁性基板上に形成
されると共に、前記ソース電極上及び前記ドレイン電極
上に不純物が添加されたコンタクト層を介してオーミッ
ク接続されているチャネル半導体層と、前記チャネル半
導体層上にゲート絶縁膜を介して形成されたゲート電極
とを有する半導体装置において、前記コンタクト層と前
記チャネル半導体層との間に、真性半導体層からなる層
が介在していることを特徴とする半導体装置によって達
成される。
前記透明絶縁性基板上に所定の間隔をおいて形成された
ソース電極及びドレイン電極と、前記ソース電極と前記
ドレイン電極とに挟まれた前記透明絶縁性基板上に形成
されると共に、前記ソース電極上及び前記ドレイン電極
上に不純物が添加されたコンタクト層を介してオーミッ
ク接続されているチャネル半導体層と、前記チャネル半
導体層上にゲート絶縁膜を介して形成されたゲート電極
とを有する半導体装置において、前記コンタクト層と前
記チャネル半導体層との間に、真性半導体層からなる層
が介在していることを特徴とする半導体装置によって達
成される。
【００１７】また、上記課題は、透明絶縁性基板上に透
明電極層を形成する工程と、前記透明電極層上に不純物
が添加されたコンタクト層を形成した後、連続して、前
記コンタクト層上に真性半導体層からなる保護層を形成
する工程と、前記保護層、前記コンタクト層及び前記透
明電極層を選択的にエッチングして、前記透明電極層か
らなるソース電極及びドレイン電極を所定の間隔をおい
て形成する工程と、全面にチャネル半導体層及び第１の
ゲート絶縁膜を順に堆積した後、前記第１のゲート絶縁
膜、前記チャネル半導体層、前記保護層及び前記コンタ
クト層を選択的にエッチングして、前記チャネル半導体
層を前記ソース電極と前記ドレイン電極とに挟まれた前
記透明絶縁性基板上に形成すると共に、前記チャネル半
導体層を前記保護層及び前記コンタクト層を介して前記
ソース電極及び前記ドレイン電極にそれぞれオーミック
接続させる工程と、前記チャネル半導体層上の前記第１
のゲート絶縁膜上に第２のゲート絶縁膜を介してゲート
電極を形成する工程とを有することを特徴とする半導体
装置の製造方法によって達成される。
明電極層を形成する工程と、前記透明電極層上に不純物
が添加されたコンタクト層を形成した後、連続して、前
記コンタクト層上に真性半導体層からなる保護層を形成
する工程と、前記保護層、前記コンタクト層及び前記透
明電極層を選択的にエッチングして、前記透明電極層か
らなるソース電極及びドレイン電極を所定の間隔をおい
て形成する工程と、全面にチャネル半導体層及び第１の
ゲート絶縁膜を順に堆積した後、前記第１のゲート絶縁
膜、前記チャネル半導体層、前記保護層及び前記コンタ
クト層を選択的にエッチングして、前記チャネル半導体
層を前記ソース電極と前記ドレイン電極とに挟まれた前
記透明絶縁性基板上に形成すると共に、前記チャネル半
導体層を前記保護層及び前記コンタクト層を介して前記
ソース電極及び前記ドレイン電極にそれぞれオーミック
接続させる工程と、前記チャネル半導体層上の前記第１
のゲート絶縁膜上に第２のゲート絶縁膜を介してゲート
電極を形成する工程とを有することを特徴とする半導体
装置の製造方法によって達成される。
【００１８】また、上記の半導体装置の製造方法におい
て、前記コンタクト層が、不純物が添加された第１のア
モルファス−シリコン層であり、前記保護層が、アンド
ープの第２のアモルファス−シリコン層であり、前記透
明電極層上に前記第１のアモルファス−シリコン層を形
成した後、連続して、前記第１のアモルファス−シリコ
ン層上に前記第２のアモルファス−シリコン層を厚さ１
ｎｍ以上形成する工程を有することを特徴とする半導体
装置の製造方法によって達成される。
て、前記コンタクト層が、不純物が添加された第１のア
モルファス−シリコン層であり、前記保護層が、アンド
ープの第２のアモルファス−シリコン層であり、前記透
明電極層上に前記第１のアモルファス−シリコン層を形
成した後、連続して、前記第１のアモルファス−シリコ
ン層上に前記第２のアモルファス−シリコン層を厚さ１
ｎｍ以上形成する工程を有することを特徴とする半導体
装置の製造方法によって達成される。
【００１９】また、上記の半導体装置の製造方法におい
て、前記チャネル半導体層が、アンドープの第３のアモ
ルファス−シリコン層であり、前記透明電極層、前記コ
ンタクト層及び前記保護層を合わせた厚さが１５０ｎｍ
以下であることを特徴とする半導体装置の製造方法によ
って達成される。
て、前記チャネル半導体層が、アンドープの第３のアモ
ルファス−シリコン層であり、前記透明電極層、前記コ
ンタクト層及び前記保護層を合わせた厚さが１５０ｎｍ
以下であることを特徴とする半導体装置の製造方法によ
って達成される。
【００２０】
【作用】本発明は、不純物が添加されたコンタクト層を
形成した後、連続して、真性半導体層からなる保護層を
形成することにより、チャネル半導体層を形成する際に
も、コンタクト層がその表面を保護層によって覆われ
て、不純物が添加された層が露出されないため、コンタ
クト層表面への炭素等の付着や表面での自然酸化膜の形
成などが起こり難くなる。
形成した後、連続して、真性半導体層からなる保護層を
形成することにより、チャネル半導体層を形成する際に
も、コンタクト層がその表面を保護層によって覆われ
て、不純物が添加された層が露出されないため、コンタ
クト層表面への炭素等の付着や表面での自然酸化膜の形
成などが起こり難くなる。
【００２１】従って、コンタクト層とチャネル半導体層
との界面への炭素等の付着や自然酸化膜の形成を防止す
ることができるため、オン電流ＩONのばらつきを抑制
し、クラウディグによりロスしたドレイン電圧ＶD を減
少させるなど、素子特性を改善することができる。
との界面への炭素等の付着や自然酸化膜の形成を防止す
ることができるため、オン電流ＩONのばらつきを抑制
し、クラウディグによりロスしたドレイン電圧ＶD を減
少させるなど、素子特性を改善することができる。
【００２２】
【実施例】以下、本発明を図示する実施例に基づいて具
体的に説明する。図１は本発明の第１の実施例によるト
ップゲートスタガード型ＴＦＴを示す断面図である。例
えばガラス等の透明絶縁性基板１０上に、厚さ６０ｎｍ
程度のＡｌ層等の金属層からなるドレインバスライン１
２が形成されている。また、透明絶縁性基板１０上に
は、厚さ３０ｎｍ程度のＩＴＯ等の透明電極層からなる
ソース電極１４ａ及びドレイン電極１４ｂが、所定の間
隔をおいて形成されている。そしてソース電極１４ａは
画素電極を構成し、ドレイン電極１４ｂはドレインバス
ライン１２にオーミック接続されている。
体的に説明する。図１は本発明の第１の実施例によるト
ップゲートスタガード型ＴＦＴを示す断面図である。例
えばガラス等の透明絶縁性基板１０上に、厚さ６０ｎｍ
程度のＡｌ層等の金属層からなるドレインバスライン１
２が形成されている。また、透明絶縁性基板１０上に
は、厚さ３０ｎｍ程度のＩＴＯ等の透明電極層からなる
ソース電極１４ａ及びドレイン電極１４ｂが、所定の間
隔をおいて形成されている。そしてソース電極１４ａは
画素電極を構成し、ドレイン電極１４ｂはドレインバス
ライン１２にオーミック接続されている。
【００２３】また、ソース電極１４ａ上及びドレイン電
極１４ｂ上には、厚さ２０ｎｍ程度のｎ+ 型ａ−Ｓｉ層
からなるコンタクト層１６及び厚さ１０ｎｍ程度のアン
ドープのａ−Ｓｉ層からなる保護層１８が順に積層され
ている。そして厚さ４０ｎｍ程度のアンドープのａ−Ｓ
ｉ層からなるチャネル半導体層２０が、ソース電極１４
ａとドレイン電極１４ｂとに挟まれた透明絶縁性基板１
０上に形成されると共に、保護層１８上にも積層されて
いる。従って、このチャネル半導体層２０は、コンタク
ト層１６及び保護層１８を介して、ソース電極１４ａ及
びドレイン電極１４ｂにオーミック接続されている。
極１４ｂ上には、厚さ２０ｎｍ程度のｎ+ 型ａ−Ｓｉ層
からなるコンタクト層１６及び厚さ１０ｎｍ程度のアン
ドープのａ−Ｓｉ層からなる保護層１８が順に積層され
ている。そして厚さ４０ｎｍ程度のアンドープのａ−Ｓ
ｉ層からなるチャネル半導体層２０が、ソース電極１４
ａとドレイン電極１４ｂとに挟まれた透明絶縁性基板１
０上に形成されると共に、保護層１８上にも積層されて
いる。従って、このチャネル半導体層２０は、コンタク
ト層１６及び保護層１８を介して、ソース電極１４ａ及
びドレイン電極１４ｂにオーミック接続されている。
【００２４】更に、チャネル半導体層２０上には、厚さ
３００ｎｍ程度のＳｉＮ層からなるゲート絶縁層２２を
介して、厚さ３００ｎｍ程度のＡｌ層等の金属層からな
るゲート電極２４が形成されている。次に、図１のトッ
プゲートスタガード型ＴＦＴの製造方法を、図２乃至図
４に示す工程図を用いて説明する。
３００ｎｍ程度のＳｉＮ層からなるゲート絶縁層２２を
介して、厚さ３００ｎｍ程度のＡｌ層等の金属層からな
るゲート電極２４が形成されている。次に、図１のトッ
プゲートスタガード型ＴＦＴの製造方法を、図２乃至図
４に示す工程図を用いて説明する。
【００２５】透明絶縁性基板１０上に、スパッタ法を用
いて、厚さ６０ｎｍ程度のＡｌ層等の金属層を成膜した
後、フォトリソグラフィ技術を用いて所定の形状にパタ
ーニングしたレジストをマスクとして、金属層を選択的
にエッチングし、ドレインバスライン１２を形成する
（図２（ａ）参照）。次いで、全面に、厚さ３０ｎｍ程
度のＩＴＯ等の透明電極層１４を成膜した後、Ｐ−ＣＶ
Ｄ（プラズマ気相成長）法を用いて、厚さ２０ｎｍ程度
のｎ+ 型ａ−Ｓｉ層からなるコンタクト層１６及び厚さ
１０ｎｍ程度のアンドープのａ−Ｓｉ層からなる保護層
１８を順に連続的に積層する（図２（ｂ）参照）。
いて、厚さ６０ｎｍ程度のＡｌ層等の金属層を成膜した
後、フォトリソグラフィ技術を用いて所定の形状にパタ
ーニングしたレジストをマスクとして、金属層を選択的
にエッチングし、ドレインバスライン１２を形成する
（図２（ａ）参照）。次いで、全面に、厚さ３０ｎｍ程
度のＩＴＯ等の透明電極層１４を成膜した後、Ｐ−ＣＶ
Ｄ（プラズマ気相成長）法を用いて、厚さ２０ｎｍ程度
のｎ+ 型ａ−Ｓｉ層からなるコンタクト層１６及び厚さ
１０ｎｍ程度のアンドープのａ−Ｓｉ層からなる保護層
１８を順に連続的に積層する（図２（ｂ）参照）。
【００２６】次いで、保護層１８上に、フォトリソグラ
フィ技術を用いて、ソース電極パターン及びドレイン電
極パターンにパターニングしたレジスト２６を形成する
（図２（ｃ）参照）。次いで、このレジスト２６をマス
クとして、ＣＦ4 ＋Ｏ2 系ガスによるドライエッチング
を行い、保護層１８及びコンタクト層１６をエッチング
除去し、続いて、塩酸系のエッチング液によるウエット
エッチングを行い、透明電極層１４をエッチング除去す
る。その後、アセトン等のレジスト剥離液を用いて、レ
ジスト２６を除去する。
フィ技術を用いて、ソース電極パターン及びドレイン電
極パターンにパターニングしたレジスト２６を形成する
（図２（ｃ）参照）。次いで、このレジスト２６をマス
クとして、ＣＦ4 ＋Ｏ2 系ガスによるドライエッチング
を行い、保護層１８及びコンタクト層１６をエッチング
除去し、続いて、塩酸系のエッチング液によるウエット
エッチングを行い、透明電極層１４をエッチング除去す
る。その後、アセトン等のレジスト剥離液を用いて、レ
ジスト２６を除去する。
【００２７】こうして透明電極層１４からなるソース電
極１４ａ及びドレイン電極１４ｂが所定の間隔をおいて
形成される。そしてソース電極１４ａは画素電極を構成
し、ドレイン電極１４ｂはドレインバスライン１２にオ
ーミック接続される（図３（ａ）参照）。次いで、全面
に、Ｐ−ＣＶＤ法を用いて、厚さ４０ｎｍ程度のアンド
ープのａ−Ｓｉ層からなるチャネル半導体層２０を成膜
し、続いて厚さ５０ｎｍのＳｉＮ層からなる第１層目の
ゲート絶縁層２２ａを成膜する（図３（ｂ）参照）。
極１４ａ及びドレイン電極１４ｂが所定の間隔をおいて
形成される。そしてソース電極１４ａは画素電極を構成
し、ドレイン電極１４ｂはドレインバスライン１２にオ
ーミック接続される（図３（ａ）参照）。次いで、全面
に、Ｐ−ＣＶＤ法を用いて、厚さ４０ｎｍ程度のアンド
ープのａ−Ｓｉ層からなるチャネル半導体層２０を成膜
し、続いて厚さ５０ｎｍのＳｉＮ層からなる第１層目の
ゲート絶縁層２２ａを成膜する（図３（ｂ）参照）。
【００２８】次いで、フォトリソグラフィ技術を用い
て、駆動素子パターンにパターニングしたレジストを形
成した後、このレジストをマスクとしてＣＦ4 ＋Ｏ2 系
ガスによるドライエッチングを行い、ゲート絶縁層２２
ａ及びチャネル半導体層２０をエッチング除去する。そ
の後、レジストは剥離する。このとき、駆動素子以外の
部分では、ゲート絶縁層２２ａ及びチャネル半導体層２
０と同時に、保護層１８及びコンタクト層１６もエッチ
ング除去され、画素電極を構成するソース電極１４ａ及
びドレインバスライン１２に接続するドレイン電極１４
ｂが露出する。
て、駆動素子パターンにパターニングしたレジストを形
成した後、このレジストをマスクとしてＣＦ4 ＋Ｏ2 系
ガスによるドライエッチングを行い、ゲート絶縁層２２
ａ及びチャネル半導体層２０をエッチング除去する。そ
の後、レジストは剥離する。このとき、駆動素子以外の
部分では、ゲート絶縁層２２ａ及びチャネル半導体層２
０と同時に、保護層１８及びコンタクト層１６もエッチ
ング除去され、画素電極を構成するソース電極１４ａ及
びドレインバスライン１２に接続するドレイン電極１４
ｂが露出する。
【００２９】また、チャネル半導体層２０が、ソース電
極１４ａとドレイン電極１４ｂとに挟まれた透明絶縁性
基板１０上に形成されると共に、ソース電極１４ａ上及
びドレイン電極１４ｂ上にもコンタクト層１６及び保護
層１８を介して形成される。従って、このチャネル半導
体層２０は、コンタクト層１６及び保護層１８を介し
て、ソース電極１４ａ及びドレイン電極１４ｂにオーミ
ック接続される（図４（ａ）参照）。
極１４ａとドレイン電極１４ｂとに挟まれた透明絶縁性
基板１０上に形成されると共に、ソース電極１４ａ上及
びドレイン電極１４ｂ上にもコンタクト層１６及び保護
層１８を介して形成される。従って、このチャネル半導
体層２０は、コンタクト層１６及び保護層１８を介し
て、ソース電極１４ａ及びドレイン電極１４ｂにオーミ
ック接続される（図４（ａ）参照）。
【００３０】次いで、Ｐ−ＣＶＤ法を用いて、全面に厚
さ２５０ｎｍのＳｉＮ層からなる第２層目のゲート絶縁
層２２ｂを成膜する。続いてスパッタ法を用いて、厚さ
３００ｎｍのＡｌ等の金属層を成膜した後、フォトリソ
グラフィ技術を用いて所定の形状にパターニングしたレ
ジストをマスクとして、金属層を選択的にエッチング
し、ゲート電極２４を形成する。こうしてチャネル半導
体層２０上に、第１層目のゲート絶縁層２２ａと第２層
目のゲート絶縁層２２ｂとからなる厚さ３００ｎｍのゲ
ート絶縁層２２を介して、電極２４が形成される（図４
（ｂ）参照）。
さ２５０ｎｍのＳｉＮ層からなる第２層目のゲート絶縁
層２２ｂを成膜する。続いてスパッタ法を用いて、厚さ
３００ｎｍのＡｌ等の金属層を成膜した後、フォトリソ
グラフィ技術を用いて所定の形状にパターニングしたレ
ジストをマスクとして、金属層を選択的にエッチング
し、ゲート電極２４を形成する。こうしてチャネル半導
体層２０上に、第１層目のゲート絶縁層２２ａと第２層
目のゲート絶縁層２２ｂとからなる厚さ３００ｎｍのゲ
ート絶縁層２２を介して、電極２４が形成される（図４
（ｂ）参照）。
【００３１】以上の工程により、図１のトップゲートス
タガード型ＴＦＴを完成する。次に、図１のトップゲー
トスタガード型ＴＦＴの素子特性を、図５のグラフを用
いて説明する。図５（ａ）のグラフは、ドレイン電圧Ｖ
D ＝５Ｖの条件におけるゲート電圧Ｖ G に対するドレイ
ン電流ＩD 特性を表し、図５（ｂ）のグラフは、ゲート
電圧Ｖ G をパラメータとしてドレイン電圧ＶD に対する
ドレイン電流ＩD 特性を表している。
タガード型ＴＦＴを完成する。次に、図１のトップゲー
トスタガード型ＴＦＴの素子特性を、図５のグラフを用
いて説明する。図５（ａ）のグラフは、ドレイン電圧Ｖ
D ＝５Ｖの条件におけるゲート電圧Ｖ G に対するドレイ
ン電流ＩD 特性を表し、図５（ｂ）のグラフは、ゲート
電圧Ｖ G をパラメータとしてドレイン電圧ＶD に対する
ドレイン電流ＩD 特性を表している。
【００３２】この図５（ａ）、（ｂ）のグラフに示され
るＴＦＴの素子特性を、図９（ａ）、（ｂ）のグラフに
示される従来のＴＦＴの素子特性と比較すると、次の表
１のようになる。
るＴＦＴの素子特性を、図９（ａ）、（ｂ）のグラフに
示される従来のＴＦＴの素子特性と比較すると、次の表
１のようになる。
【００３３】
【表１】 この表から明らかなように、ドレイン電圧ＶD ＝５Ｖ、
ゲート電圧ＶG ＝３０Ｖの条件におけるドレイン電流Ｉ
D 、即ちオン電流ＩONのばらつきは、従来例における±
２８％から±１７％に減少しており、またクラウディグ
によりロスしたドレイン電圧ＶD も、従来例における
１．１Ｖ程度から０．５Ｖ以下に減少しており、かなり
の改善が確認される。
ゲート電圧ＶG ＝３０Ｖの条件におけるドレイン電流Ｉ
D 、即ちオン電流ＩONのばらつきは、従来例における±
２８％から±１７％に減少しており、またクラウディグ
によりロスしたドレイン電圧ＶD も、従来例における
１．１Ｖ程度から０．５Ｖ以下に減少しており、かなり
の改善が確認される。
【００３４】このように本実施例によれば、図２（ｂ）
に示すように、ｎ+ 型ａ−Ｓｉ層からなるコンタクト層
１６を成膜する際に、連続的に厚さ１０ｎｍ程度のアン
ドープのａ−Ｓｉ層からなる保護層１８を積層すること
により、ａ−Ｓｉ層からなるチャネル半導体層２０を形
成する際の昇温時においても、コンタクト層１６がその
表面を保護層１８によって覆われて、高濃度に不純物が
ドープされたｎ+ 型ａ−Ｓｉ層が露出されないため、コ
ンタクト層１６表面への炭素等の付着や表面での自然酸
化膜の形成などが起こり難くなる。
に示すように、ｎ+ 型ａ−Ｓｉ層からなるコンタクト層
１６を成膜する際に、連続的に厚さ１０ｎｍ程度のアン
ドープのａ−Ｓｉ層からなる保護層１８を積層すること
により、ａ−Ｓｉ層からなるチャネル半導体層２０を形
成する際の昇温時においても、コンタクト層１６がその
表面を保護層１８によって覆われて、高濃度に不純物が
ドープされたｎ+ 型ａ−Ｓｉ層が露出されないため、コ
ンタクト層１６表面への炭素等の付着や表面での自然酸
化膜の形成などが起こり難くなる。
【００３５】また、本実施例による製造方法は、工程的
には従来の製造方法と殆ど変わらないため、新たに装置
等の改造を行うことなく、容易に実施することができ
る。こうして、コンタクト層とチャネル半導体層との界
面への炭素等の付着や自然酸化膜の形成を防止すること
により、表１に示されるように、オン電流ＩONのばらつ
きを抑制し、クラウディグによりロスしたドレイン電圧
ＶD を減少させるなど、トップゲートスタガード型ＴＦ
Ｔの素子特性を改善することができる。従って、ＴＦＴ
マトリクスの歩留り向上、表示品質の向上、コストダウ
ンに寄与するところが大きい。
には従来の製造方法と殆ど変わらないため、新たに装置
等の改造を行うことなく、容易に実施することができ
る。こうして、コンタクト層とチャネル半導体層との界
面への炭素等の付着や自然酸化膜の形成を防止すること
により、表１に示されるように、オン電流ＩONのばらつ
きを抑制し、クラウディグによりロスしたドレイン電圧
ＶD を減少させるなど、トップゲートスタガード型ＴＦ
Ｔの素子特性を改善することができる。従って、ＴＦＴ
マトリクスの歩留り向上、表示品質の向上、コストダウ
ンに寄与するところが大きい。
【００３６】なお、上記実施例においては、保護層１８
として厚さ１０ｎｍ程度のアンドープのａ−Ｓｉ層を用
いたが、この保護層１８の厚さがあまり薄いと、保護層
１８を成膜する際のコンタクト層１６と保護層１８との
ｎ+ 型ａ−Ｓｉ／ａ−Ｓｉ界面でミキシング等により、
コンタクト層１６中の不純物が保護層１８表面にまで拡
散すると、上記実施例の効果を発揮することができなく
なる。
として厚さ１０ｎｍ程度のアンドープのａ−Ｓｉ層を用
いたが、この保護層１８の厚さがあまり薄いと、保護層
１８を成膜する際のコンタクト層１６と保護層１８との
ｎ+ 型ａ−Ｓｉ／ａ−Ｓｉ界面でミキシング等により、
コンタクト層１６中の不純物が保護層１８表面にまで拡
散すると、上記実施例の効果を発揮することができなく
なる。
【００３７】本発明者らの実験によれば、コンタクト層
がｎ+ 型ａ−Ｓｉ層からなり、保護層がアンドープのａ
−Ｓｉ層からなる場合、保護層の厚さは少なくとも１ｎ
ｍは必要であり、十分な効果を奏するには５ｎｍ以上で
あることが望ましい。また、保護層１８等の厚さがあま
りに厚いと、図３（ｂ）に示す工程において、アンドー
プのａ−Ｓｉ層からなるチャネル半導体層２０を成膜す
る際に、段差部での“段切れ”を起こして特性不良とな
るおそれが生じる。
がｎ+ 型ａ−Ｓｉ層からなり、保護層がアンドープのａ
−Ｓｉ層からなる場合、保護層の厚さは少なくとも１ｎ
ｍは必要であり、十分な効果を奏するには５ｎｍ以上で
あることが望ましい。また、保護層１８等の厚さがあま
りに厚いと、図３（ｂ）に示す工程において、アンドー
プのａ−Ｓｉ層からなるチャネル半導体層２０を成膜す
る際に、段差部での“段切れ”を起こして特性不良とな
るおそれが生じる。
【００３８】例えば段差の高さ、即ち透明電極層１４、
コンタクト層１６及び保護層１８を合わせた厚さを２０
０ｎｍにした場合、作製されたＴＦＴの特性は、図６の
グラフに示されるように、オン電流ＩONに大きなばらつ
きが生じることとなった。従って、半導体層がアンドー
プのａ−Ｓｉ層からなる場合、そのステップカバレージ
や膜厚にもよるが、透明電極層、コンタクト層及び保護
層を合わせた厚さが１５０ｎｍ以下であることが望まし
い。
コンタクト層１６及び保護層１８を合わせた厚さを２０
０ｎｍにした場合、作製されたＴＦＴの特性は、図６の
グラフに示されるように、オン電流ＩONに大きなばらつ
きが生じることとなった。従って、半導体層がアンドー
プのａ−Ｓｉ層からなる場合、そのステップカバレージ
や膜厚にもよるが、透明電極層、コンタクト層及び保護
層を合わせた厚さが１５０ｎｍ以下であることが望まし
い。
【００３９】更に、上記実施例においては、保護層１８
としてアンドープのａ−Ｓｉ層を用いたが、ａ−Ｓｉ層
に限らず、コンタクト層と連続的に成膜され、高濃度に
不純物がドープされたコンタクト層表面の露出を防止す
る真正半導体層であればよく、例えばａ−ＳｉＧｅ層等
を用いることも可能である。
としてアンドープのａ−Ｓｉ層を用いたが、ａ−Ｓｉ層
に限らず、コンタクト層と連続的に成膜され、高濃度に
不純物がドープされたコンタクト層表面の露出を防止す
る真正半導体層であればよく、例えばａ−ＳｉＧｅ層等
を用いることも可能である。
【００４０】
【発明の効果】以上のように本発明によれば、透明電極
層上に不純物が添加されたコンタクト層を形成した後、
連続して、真性半導体層からなる保護層を形成し、これ
ら記保護層、コンタクト層及び透明電極層を選択的にエ
ッチングして、透明電極層からなるソース電極及びドレ
イン電極を所定の間隔をおいて形成し、全面にチャネル
半導体層及び第１のゲート絶縁膜を順に堆積した後、選
択的エッチングにより、チャネル半導体層を保護層及び
コンタクト層を介してソース電極及びドレイン電極にそ
れぞれオーミック接続させることにより、チャネル半導
体層を堆積する際にも、コンタクト層がその表面を保護
層によって覆われて、不純物が添加された層が露出され
ないため、コンタクト層表面への炭素等の付着や表面で
の自然酸化膜の形成などが起こり難くなる。
層上に不純物が添加されたコンタクト層を形成した後、
連続して、真性半導体層からなる保護層を形成し、これ
ら記保護層、コンタクト層及び透明電極層を選択的にエ
ッチングして、透明電極層からなるソース電極及びドレ
イン電極を所定の間隔をおいて形成し、全面にチャネル
半導体層及び第１のゲート絶縁膜を順に堆積した後、選
択的エッチングにより、チャネル半導体層を保護層及び
コンタクト層を介してソース電極及びドレイン電極にそ
れぞれオーミック接続させることにより、チャネル半導
体層を堆積する際にも、コンタクト層がその表面を保護
層によって覆われて、不純物が添加された層が露出され
ないため、コンタクト層表面への炭素等の付着や表面で
の自然酸化膜の形成などが起こり難くなる。
【００４１】従って、コンタクト層とチャネル半導体層
との界面への炭素等の付着や自然酸化膜の形成を防止す
ることにより、これらに起因する素子特性の劣化を防止
し、素子特性を改善することができるため、歩留り向
上、表示品質の向上、コストダウンを実現することがで
きる。
との界面への炭素等の付着や自然酸化膜の形成を防止す
ることにより、これらに起因する素子特性の劣化を防止
し、素子特性を改善することができるため、歩留り向
上、表示品質の向上、コストダウンを実現することがで
きる。
【図１】本発明の一実施例によるＴＦＴを示す断面図で
ある。
ある。
【図２】図１に示すＴＦＴの製造方法を説明するための
工程図（その１）である。
工程図（その１）である。
【図３】図１に示すＴＦＴの製造方法を説明するための
工程図（その２）である。
工程図（その２）である。
【図４】図１に示すＴＦＴの製造方法を説明するための
工程図（その３）である。
工程図（その３）である。
【図５】図１に示すＴＦＴの素子特性を示すグラフであ
る。
る。
【図６】チャネル半導体層に“段切れ”が生じた場合の
ＴＦＴの素子特性を示すグラフである。
ＴＦＴの素子特性を示すグラフである。
【図７】従来のＴＦＴの製造方法を説明するための工程
図（その１）である。
図（その１）である。
【図８】従来のＴＦＴの製造方法を説明するための工程
図（その２）である。
図（その２）である。
【図９】従来のＴＦＴの素子特性を示すグラフである。
１０…透明絶縁性基板 １２…ドレインバスライン １４…透明電極層 １４ａ…ソース電極 １４ｂ…ドレイン電極 １６…コンタクト層 １８…保護層 ２０…チャネル半導体層 ２２、２２ａ、２２ｂ…ゲート絶縁層 ２４…ゲート電極 ２６…レジスト ２８…自然酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大形 公士 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 沖 賢一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (4)
- 【請求項１】 透明絶縁性基板と、前記透明絶縁性基板
上に所定の間隔をおいて形成されたソース電極及びドレ
イン電極と、前記ソース電極と前記ドレイン電極とに挟
まれた前記透明絶縁性基板上に形成されると共に、前記
ソース電極上及び前記ドレイン電極上に不純物が添加さ
れたコンタクト層を介してオーミック接続されているチ
ャネル半導体層と、前記チャネル半導体層上にゲート絶
縁膜を介して形成されたゲート電極とを有する半導体装
置において、 前記コンタクト層と前記チャネル半導体層との間に、真
性半導体層からなる層が介在していることを特徴とする
半導体装置。 - 【請求項２】 透明絶縁性基板上に透明電極層を形成す
る工程と、 前記透明電極層上に不純物が添加されたコンタクト層を
形成した後、連続して、前記コンタクト層上に真性半導
体層からなる保護層を形成する工程と、 前記保護層、前記コンタクト層及び前記透明電極層を選
択的にエッチングして、前記透明電極層からなるソース
電極及びドレイン電極を所定の間隔をおいて形成する工
程と、 全面にチャネル半導体層及び第１のゲート絶縁膜を順に
堆積した後、前記第１のゲート絶縁膜、前記チャネル半
導体層、前記保護層及び前記コンタクト層を選択的にエ
ッチングして、前記チャネル半導体層を前記ソース電極
と前記ドレイン電極とに挟まれた前記透明絶縁性基板上
に形成すると共に、前記チャネル半導体層を前記保護層
及び前記コンタクト層を介して前記ソース電極及び前記
ドレイン電極にそれぞれオーミック接続させる工程と、 前記チャネル半導体層上の前記第１のゲート絶縁膜上に
第２のゲート絶縁膜を介してゲート電極を形成する工程
とを有することを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項２記載の半導体装置の製造方法に
おいて、 前記コンタクト層が、不純物が添加された第１のアモル
ファス−シリコン層であり、 前記保護層が、アンドープの第２のアモルファス−シリ
コン層であり、 前記透明電極層上に前記第１のアモルファス−シリコン
層を形成した後、連続して、前記第１のアモルファス−
シリコン層上に前記第２のアモルファス−シリコン層を
厚さ１ｎｍ以上形成する工程を有することを特徴とする
半導体装置の製造方法。 - 【請求項４】 請求項２又は３記載の半導体装置の製造
方法において、 前記チャネル半導体層が、アンドープの第３のアモルフ
ァス−シリコン層であり、 前記透明電極層、前記コンタクト層及び前記保護層を合
わせた厚さが１５０ｎｍ以下であることを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP871992A JPH05198814A (ja) | 1992-01-21 | 1992-01-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP871992A JPH05198814A (ja) | 1992-01-21 | 1992-01-21 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05198814A true JPH05198814A (ja) | 1993-08-06 |
Family
ID=11700758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP871992A Withdrawn JPH05198814A (ja) | 1992-01-21 | 1992-01-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05198814A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016520205A (ja) * | 2013-04-28 | 2016-07-11 | 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． | アレイ基板およびその製作方法、当該アレイ基板を備える表示装置 |
| CN114270279A (zh) * | 2019-02-21 | 2022-04-01 | 尼瓦洛克斯-法尔股份有限公司 | 黑色光伏器件 |
-
1992
- 1992-01-21 JP JP871992A patent/JPH05198814A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016520205A (ja) * | 2013-04-28 | 2016-07-11 | 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． | アレイ基板およびその製作方法、当該アレイ基板を備える表示装置 |
| CN114270279A (zh) * | 2019-02-21 | 2022-04-01 | 尼瓦洛克斯-法尔股份有限公司 | 黑色光伏器件 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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