JPH05199087A - 遅延回路 - Google Patents
遅延回路Info
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- JPH05199087A JPH05199087A JP4008878A JP887892A JPH05199087A JP H05199087 A JPH05199087 A JP H05199087A JP 4008878 A JP4008878 A JP 4008878A JP 887892 A JP887892 A JP 887892A JP H05199087 A JPH05199087 A JP H05199087A
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- 238000007599 discharging Methods 0.000 claims abstract description 4
- 239000003990 capacitor Substances 0.000 claims description 10
- 230000003111 delayed effect Effects 0.000 abstract description 8
- 239000006185 dispersion Substances 0.000 abstract 2
- 230000010354 integration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】遅延回路の精度を良くし、容易に大きなディレ
イを有する回路が構成できること。 【構成】入力波形１５，Ｂ点の波形，及び出力波形１６
の時間変化を示す。充電時Ｂ点の電圧がＣ点の電圧にな
るには、ｔ１の時間が必要で逆に放電時Ｂ点がＣ点の電
圧になるには、ｔ２の時間が必要となる。よって、コン
パレータ１出力は立ち上りがｔ１遅れ、立ち下りがｔ２
遅れることになる。今ｔ１＝ｔ２である。出力は入力に
対して、ｔ１の時間遅れることになる。 【効果】ＣとＲの値を変更することで、容易に大きなデ
ィレイが構成できる。また、バラツキは、Ｃ１とＲ３で
決定され、ＩＣ化した場合の総合バラツキは±３０％で
あり、精度は向上する。
イを有する回路が構成できること。 【構成】入力波形１５，Ｂ点の波形，及び出力波形１６
の時間変化を示す。充電時Ｂ点の電圧がＣ点の電圧にな
るには、ｔ１の時間が必要で逆に放電時Ｂ点がＣ点の電
圧になるには、ｔ２の時間が必要となる。よって、コン
パレータ１出力は立ち上りがｔ１遅れ、立ち下りがｔ２
遅れることになる。今ｔ１＝ｔ２である。出力は入力に
対して、ｔ１の時間遅れることになる。 【効果】ＣとＲの値を変更することで、容易に大きなデ
ィレイが構成できる。また、バラツキは、Ｃ１とＲ３で
決定され、ＩＣ化した場合の総合バラツキは±３０％で
あり、精度は向上する。
Description
【０００１】
【産業上の利用分野】本発明は遅延回路に関し、特にデ
ィジタル信号のディレイ回路に関する。
ィジタル信号のディレイ回路に関する。
【０００２】
【従来の技術】従来のＭＯＳ論理ゲート回路において、
遅延を持たせる構成として、図３の（ａ）に示すよう
に、論理ゲート３１，３２の間に、抵抗Ｒ１，容量Ｃ１
より構成される遅延回路を設ける。図３の（ａ）のＶｄ
端子において、この信号は、抵抗Ｒ１と容量Ｃ１により
立ち上りと立ち下りが遅れる為、ＯＵＴ端子の信号はＩ
Ｎ端子の信号と比べ一定時間遅れる。
遅延を持たせる構成として、図３の（ａ）に示すよう
に、論理ゲート３１，３２の間に、抵抗Ｒ１，容量Ｃ１
より構成される遅延回路を設ける。図３の（ａ）のＶｄ
端子において、この信号は、抵抗Ｒ１と容量Ｃ１により
立ち上りと立ち下りが遅れる為、ＯＵＴ端子の信号はＩ
Ｎ端子の信号と比べ一定時間遅れる。
【０００３】抵抗Ｒ１の値と容量Ｃ１の値とにより信号
の遅れ時間を自由設定することが可能となる。図４は図
３（ａ）の従来回路の端子ＩＮ，Ｖｄ，ＯＵＴの波形
ａ，ｂ，ｃを示した波形図である。
の遅れ時間を自由設定することが可能となる。図４は図
３（ａ）の従来回路の端子ＩＮ，Ｖｄ，ＯＵＴの波形
ａ，ｂ，ｃを示した波形図である。
【０００４】
【発明が解決しようとする課題】前述したＭＯＳ論理ゲ
ート回路と同様に、従来の遅延（Ｄｅｌａｙ）回路をＩ
2 Ｌ（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌ
ｏｇｉｃ）ゲートに適用した回路図が、図３（ｂ）であ
る。図３（ｂ）において、Ｉ2 Ｌゲート３１，３２は、
等価的にインジェクション電流源ＩとＮＰＮのトランジ
スタ５とから構成される。
ート回路と同様に、従来の遅延（Ｄｅｌａｙ）回路をＩ
2 Ｌ（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌ
ｏｇｉｃ）ゲートに適用した回路図が、図３（ｂ）であ
る。図３（ｂ）において、Ｉ2 Ｌゲート３１，３２は、
等価的にインジェクション電流源ＩとＮＰＮのトランジ
スタ５とから構成される。
【０００５】図３（ｂ）のＶｄ端子における信号は、抵
抗Ｒ１と容量Ｃ１により立ち上りが遅れ、電圧は最大Ｎ
ＰＮトランジスタＴのベース・エミッタ間電圧ＶＢＥと
なる。図５に示すように、立ち下りは、ＶｄがＮＰＮト
ランジスタＴのＶＢＥより少しでも下がるとオフ（ｏｆ
ｆ）する為、立ち下りはほとんど遅れを生じない（図５
のＶｄ波形ｂ参照）。
抗Ｒ１と容量Ｃ１により立ち上りが遅れ、電圧は最大Ｎ
ＰＮトランジスタＴのベース・エミッタ間電圧ＶＢＥと
なる。図５に示すように、立ち下りは、ＶｄがＮＰＮト
ランジスタＴのＶＢＥより少しでも下がるとオフ（ｏｆ
ｆ）する為、立ち下りはほとんど遅れを生じない（図５
のＶｄ波形ｂ参照）。
【０００６】その結果、ＯＵＴ端子の信号は、図５に示
すように立ち下りがΔＴだけ遅れた信号となり、ＭＯＳ
論理ゲート回路と同様にならない。
すように立ち下りがΔＴだけ遅れた信号となり、ＭＯＳ
論理ゲート回路と同様にならない。
【０００７】その為、従来のＩ2 Ｌゲート回路において
は、図６に示すように、Ｉ2 Ｌゲート６１の１段のＤｅ
ｌａｙ時間を用いて、多段のＩ2 Ｌゲート６１にて構成
を行っている。Ｉ2 Ｌゲート６１の１段のＤｅｌａｙ時
間は約１０ｎｓｅｃであり、数μｓｅｃのＤｅｌａｙを
実現させるにも、数１００段のＩ2 Ｌゲートが必要とな
り、素子数の増大が問題点となった。
は、図６に示すように、Ｉ2 Ｌゲート６１の１段のＤｅ
ｌａｙ時間を用いて、多段のＩ2 Ｌゲート６１にて構成
を行っている。Ｉ2 Ｌゲート６１の１段のＤｅｌａｙ時
間は約１０ｎｓｅｃであり、数μｓｅｃのＤｅｌａｙを
実現させるにも、数１００段のＩ2 Ｌゲートが必要とな
り、素子数の増大が問題点となった。
【０００８】また、Ｉ2 Ｌゲートの１段のＤｅｌａｙ時
間は、製造上調整できず、−５０％〜＋１００％のバラ
ツキがあり、実用上問題点であった。
間は、製造上調整できず、−５０％〜＋１００％のバラ
ツキがあり、実用上問題点であった。
【０００９】本発明の目的は、前記問題点を解決し、素
子数が増大せず、容易に調整できるようにした遅延回路
を提供することにある。
子数が増大せず、容易に調整できるようにした遅延回路
を提供することにある。
【００１０】
【課題を解決するための手段】本発明の遅延回路の構成
は、パルス入力信号が入力される充放電回路と、基準電
圧回路と、前記充放電回路の出力と前記基準電圧回路の
出力とを比較するコンパレータと、前記コンパレータの
出力を入力とする論理ゲートとを備えたことを特徴とす
る。
は、パルス入力信号が入力される充放電回路と、基準電
圧回路と、前記充放電回路の出力と前記基準電圧回路の
出力とを比較するコンパレータと、前記コンパレータの
出力を入力とする論理ゲートとを備えたことを特徴とす
る。
【００１１】
【実施例】図１（ａ）は本発明の一実施例の遅延回路を
示す回路図である。
示す回路図である。
【００１２】図１（ａ）において、本実施例は、トラン
ジスタ（以後Ｔｒと記す）２，Ｔｒ５，Ｔｒ６と、抵抗
（以後Ｒと記す）３，Ｒ４，Ｒ８，Ｒ１３と、容量７と
から構成される充放電回路１３を有し、さらにＲ９，Ｒ
１０より構成される基準電圧源１４と、コンパレータ
１，ＶＣＣ電源１４′と、Ｉ2 Ｌゲート１１，１２とを
含み、構成され、Ｉ2 Ｌゲート１１の入力を入力端子，
Ｉ2 Ｌゲート１２の出力を出力端子とする。
ジスタ（以後Ｔｒと記す）２，Ｔｒ５，Ｔｒ６と、抵抗
（以後Ｒと記す）３，Ｒ４，Ｒ８，Ｒ１３と、容量７と
から構成される充放電回路１３を有し、さらにＲ９，Ｒ
１０より構成される基準電圧源１４と、コンパレータ
１，ＶＣＣ電源１４′と、Ｉ2 Ｌゲート１１，１２とを
含み、構成され、Ｉ2 Ｌゲート１１の入力を入力端子，
Ｉ2 Ｌゲート１２の出力を出力端子とする。
【００１３】即ち、本実施例は、第１のトランジスタ
（以後Ｔｒと記す）２のエミッタに第１の電源（ＧＮ
Ｄ）が接続され、前記第１のＴｒ２のベースは第１の抵
抗１３を介して第２の電源（ＶＣＣ）に接続され、前記
第１のＴｒ２のコレクタは、第２の抵抗４を介して第１
の電源に接続され、さらに前記第１のＴｒ２のコレクタ
は第３の抵抗３を介して第１のＴｒ２と極性の違う第２
のＴｒ５のコレクタとベースに接続され、第２のＴｒ５
のエミッタは第２の電源に接続され、前記第２のＴｒ５
のベースは、第２のＴｒ２の同極性の第３のＴｒ６のベ
ースに接続され、前記第３のＴｒ６のエミッタは第２の
電源に接続され、前記第３のトランジスタ６のコレクタ
は、第４の抵抗８を介して第１の電源に接続され、さら
に前記第３のトランジスタ６のコレクタは容量７を介し
て第１の電源に接続され、さらに前記第３のトランジス
タ６のコレクタは、コンパレータ１の第１の入力端に接
続され、前記コンパレータ１の第２の入力端は抵抗分割
された第３の電源に接続され、前記第１のＴｒ２のベー
スを入力端，前記コンパレータ１の出力を出力端とする
ことを特徴とする。
（以後Ｔｒと記す）２のエミッタに第１の電源（ＧＮ
Ｄ）が接続され、前記第１のＴｒ２のベースは第１の抵
抗１３を介して第２の電源（ＶＣＣ）に接続され、前記
第１のＴｒ２のコレクタは、第２の抵抗４を介して第１
の電源に接続され、さらに前記第１のＴｒ２のコレクタ
は第３の抵抗３を介して第１のＴｒ２と極性の違う第２
のＴｒ５のコレクタとベースに接続され、第２のＴｒ５
のエミッタは第２の電源に接続され、前記第２のＴｒ５
のベースは、第２のＴｒ２の同極性の第３のＴｒ６のベ
ースに接続され、前記第３のＴｒ６のエミッタは第２の
電源に接続され、前記第３のトランジスタ６のコレクタ
は、第４の抵抗８を介して第１の電源に接続され、さら
に前記第３のトランジスタ６のコレクタは容量７を介し
て第１の電源に接続され、さらに前記第３のトランジス
タ６のコレクタは、コンパレータ１の第１の入力端に接
続され、前記コンパレータ１の第２の入力端は抵抗分割
された第３の電源に接続され、前記第１のＴｒ２のベー
スを入力端，前記コンパレータ１の出力を出力端とする
ことを特徴とする。
【００１４】図１（ｂ）は、図１（ａ）の入力波形１
５，出力波形１６，Ｂ点の波形（ＶＬＢとＶＨＢ）とを
示すタイミング図である。Ｂ点の波形は、立ち上がり時
が充電時、立ち下がり時が放電時である。
５，出力波形１６，Ｂ点の波形（ＶＬＢとＶＨＢ）とを
示すタイミング図である。Ｂ点の波形は、立ち上がり時
が充電時、立ち下がり時が放電時である。
【００１５】図１（ａ），（ｂ）において、充放電回路
１３の出力である端子Ｂの電圧と，基準電圧源１４の基
準電圧とをコンパレータ１で比較することにより、端子
Ｂの電圧が基準電圧より大きくなった時、Ｉ2 Ｌゲート
１２の入力が高（Ｈｉｇｈ）レベルとなり、逆に端子Ｂ
の電圧が基準電圧より小さくなった時、Ｉ2 Ｌゲート１
２の入力が低（Ｌｏｗ）レベルとなる。Ｉ2 Ｌゲート１
１の出力がＬｏｗのとき、端子Ｂの電圧ＶＬＢは、次の
（１）式となる。
１３の出力である端子Ｂの電圧と，基準電圧源１４の基
準電圧とをコンパレータ１で比較することにより、端子
Ｂの電圧が基準電圧より大きくなった時、Ｉ2 Ｌゲート
１２の入力が高（Ｈｉｇｈ）レベルとなり、逆に端子Ｂ
の電圧が基準電圧より小さくなった時、Ｉ2 Ｌゲート１
２の入力が低（Ｌｏｗ）レベルとなる。Ｉ2 Ｌゲート１
１の出力がＬｏｗのとき、端子Ｂの電圧ＶＬＢは、次の
（１）式となる。
【００１６】
【００１７】但し、ＶＢＥＱ５はＴｒ５のベース・エミ
ッタ電圧，ＶＣＣは電源１４′の電圧値。
ッタ電圧，ＶＣＣは電源１４′の電圧値。
【００１８】同様にＩ2 Ｌゲート１１の出力がＨｉｇｈ
のとき、端子Ｂの電圧ＶＨＢは次の（２）式となる。
のとき、端子Ｂの電圧ＶＨＢは次の（２）式となる。
【００１９】
【００２０】ここで、Ｉ2 Ｌゲート１１の出力がＬｏｗ
からＨｉｇｈに過渡的に変化した場合の端子Ｂの電圧Ｖ
Ｂ１は次の（３）式となる。
からＨｉｇｈに過渡的に変化した場合の端子Ｂの電圧Ｖ
Ｂ１は次の（３）式となる。
【００２１】
【００２２】但しＣは容量値，ｔは時間。
【００２３】また、Ｉ2 Ｌゲート１１の出力がＨｉｇｈ
からＬｏｗに過渡的に変化した場合の端子Ｂの電圧ＶＢ
２は次の（４）式となる。
からＬｏｗに過渡的に変化した場合の端子Ｂの電圧ＶＢ
２は次の（４）式となる。
【００２４】
【００２５】基準電圧源１４の基準電圧を、（ＶＨＢ−
ＶＬＢ）／２に設定することにより、Ｉ2 Ｌゲート１１
の出力がＬｏｗからＨｉｇｈに過渡的に変化した場合、
Ｉ2 Ｌゲート１２の入力が、ＬｏｗからＨｉｇｈになる
時間ｔ１は次の（５）式となる。
ＶＬＢ）／２に設定することにより、Ｉ2 Ｌゲート１１
の出力がＬｏｗからＨｉｇｈに過渡的に変化した場合、
Ｉ2 Ｌゲート１２の入力が、ＬｏｗからＨｉｇｈになる
時間ｔ１は次の（５）式となる。
【００２６】
【００２７】また、Ｉ2 Ｌゲート１１の出力がＨｉｇｈ
からＬｏｗに過渡的に変化した場合、Ｉ2 Ｌゲート１２
の入力がＨｉｇｈからＬｏｗになる時間ｔ２は次の
（６）式となる。
からＬｏｗに過渡的に変化した場合、Ｉ2 Ｌゲート１２
の入力がＨｉｇｈからＬｏｗになる時間ｔ２は次の
（６）式となる。
【００２８】
【００２９】前記（５），（６）式より解かるように、
ｔ１＝ｔ２となる。このことは、図１の（ｂ）に示すよ
うに、Ｉ2 Ｌゲート１２の入力信号がＩ2 Ｌゲート１１
の出力信号と比べ、ｔ１（又はｔ２）の時間だけ遅れた
ことになり、ディレイ時間は、容量７の容量値Ｃ及び抵
抗８の抵抗値とにより、自由に設定できることになる。
ｔ１＝ｔ２となる。このことは、図１の（ｂ）に示すよ
うに、Ｉ2 Ｌゲート１２の入力信号がＩ2 Ｌゲート１１
の出力信号と比べ、ｔ１（又はｔ２）の時間だけ遅れた
ことになり、ディレイ時間は、容量７の容量値Ｃ及び抵
抗８の抵抗値とにより、自由に設定できることになる。
【００３０】図１（ａ）の一実施例の具体的な応用例を
図７（ａ）に示す。図７（ａ）において、本回路は、排
他的論理和回路３０と、図１（ａ）の遅延回路７１とで
構成され、一定周期パルス信号と、遅延回路７１により
時間的に遅れた一定周期パルス信号との排他的論理和を
取ることにより、図７（ｂ）に示すように、遅延回路７
１のＤｅｌａｙ時間ΔＴだけのパルス幅の一定周期パル
ス信号を得ることができる。
図７（ａ）に示す。図７（ａ）において、本回路は、排
他的論理和回路３０と、図１（ａ）の遅延回路７１とで
構成され、一定周期パルス信号と、遅延回路７１により
時間的に遅れた一定周期パルス信号との排他的論理和を
取ることにより、図７（ｂ）に示すように、遅延回路７
１のＤｅｌａｙ時間ΔＴだけのパルス幅の一定周期パル
ス信号を得ることができる。
【００３１】前述したＤｅｌａｙ時間だけのパルス幅の
一定周期パルス信号は、例えばＦＭチューナのノイズキ
ャンセラーのゲート処理などに使用される。ＦＭチュー
ナのノイズキャンセラーのゲート処理の信号は、１μｓ
ｅｃのパルス幅で周期１９ＫＨｚの信号を必要とし、通
常ステレオ復調器のスイッチング信号３８ＫＨｚを前述
した図７（ａ）の回路で変換し作られていた。
一定周期パルス信号は、例えばＦＭチューナのノイズキ
ャンセラーのゲート処理などに使用される。ＦＭチュー
ナのノイズキャンセラーのゲート処理の信号は、１μｓ
ｅｃのパルス幅で周期１９ＫＨｚの信号を必要とし、通
常ステレオ復調器のスイッチング信号３８ＫＨｚを前述
した図７（ａ）の回路で変換し作られていた。
【００３２】従来においては、１μｓｅｃのパルス幅を
得る為にＤｅｌａｙ回路７１としてＩ2 Ｌゲートを１０
０段つなぎ合わせる必要があり、ＩＣ化した場合製造上
のバラツキにより、０．５μｓｅｃ〜２μｓｅｃのパル
ス幅のバラツキとなり、正確なゲート処理が困難であっ
た。
得る為にＤｅｌａｙ回路７１としてＩ2 Ｌゲートを１０
０段つなぎ合わせる必要があり、ＩＣ化した場合製造上
のバラツキにより、０．５μｓｅｃ〜２μｓｅｃのパル
ス幅のバラツキとなり、正確なゲート処理が困難であっ
た。
【００３３】図１（ａ）のＤｅｌａｙ回路を用いた場
合、Ｄｅｌａｙ時間は容量Ｃ１，Ｒ８により設定でき、
容量Ｃ１を３０ＰＦとした場合、Ｒ８を５０ＫΩにすれ
ば、１μｓｅｃのパルス幅を実現でき、ＩＣ化した場合
の製造上のバラツキは、容量Ｃ１，Ｒ８のみが問題とな
り、実際的にバラツキが生じでも、パルス幅は０．８μ
ｓｅｃ〜１．２μｓｅｃ程度であり、ＦＭチューナのノ
イズキャンセラーのゲート処理に支障を来たさない。
合、Ｄｅｌａｙ時間は容量Ｃ１，Ｒ８により設定でき、
容量Ｃ１を３０ＰＦとした場合、Ｒ８を５０ＫΩにすれ
ば、１μｓｅｃのパルス幅を実現でき、ＩＣ化した場合
の製造上のバラツキは、容量Ｃ１，Ｒ８のみが問題とな
り、実際的にバラツキが生じでも、パルス幅は０．８μ
ｓｅｃ〜１．２μｓｅｃ程度であり、ＦＭチューナのノ
イズキャンセラーのゲート処理に支障を来たさない。
【００３４】尚、図７（ｂ）におけるＤ，Ｅ，Ｆの各波
形は、図７（ａ）におけるＤ，Ｅ，Ｆの各部の波形を示
している。
形は、図７（ａ）におけるＤ，Ｅ，Ｆの各部の波形を示
している。
【００３５】図２は図１（ａ）の回路を、ＩＣで具体的
に実現した回路図である。図２において、コンパレータ
１が、具体的に回路として示されており、その他の部分
は図１（ａ）と全く同一構成である。
に実現した回路図である。図２において、コンパレータ
１が、具体的に回路として示されており、その他の部分
は図１（ａ）と全く同一構成である。
【００３６】図２のコンパレータ１は、トランジスタ２
０，２１，２３，２４，２５と、定電流源２２とからな
る。
０，２１，２３，２４，２５と、定電流源２２とからな
る。
【００３７】コンパレータ１の動作は、充放電回路１３
の出力電圧（端子Ｂ）が基準電圧１４の基準電圧より高
くなると、Ｔｒ２６がｏｆｆし、Ｉ2 Ｌゲート１２の入
力がＨｉｇｈとなる。
の出力電圧（端子Ｂ）が基準電圧１４の基準電圧より高
くなると、Ｔｒ２６がｏｆｆし、Ｉ2 Ｌゲート１２の入
力がＨｉｇｈとなる。
【００３８】従来の回路により１μｓｅｃのＤｅｌａｙ
時間を持たす時、Ｉ2 Ｌゲートが１００個必要で、チッ
プ面積にすると約１０３ｍｍ2 となり、通常のチューナ
用ＩＣのチップの大きさ１０〜１５ｍｍ2 の約１割に相
当するが、図２の回路は約２０素子で構成でき、チップ
面積にして０．０３ｍｍ2 程度で、チップ面積的にはほ
とんど影響しない程度で実現できる。
時間を持たす時、Ｉ2 Ｌゲートが１００個必要で、チッ
プ面積にすると約１０３ｍｍ2 となり、通常のチューナ
用ＩＣのチップの大きさ１０〜１５ｍｍ2 の約１割に相
当するが、図２の回路は約２０素子で構成でき、チップ
面積にして０．０３ｍｍ2 程度で、チップ面積的にはほ
とんど影響しない程度で実現できる。
【００３９】
【発明の効果】以上説明したように、本発明は、次に述
べる効果を有する。 （１）遅延時間を抵抗と容量とで自由に設定できる。 （２）遅延回路の構成素子数が約２０素子であり、従来
と比べ、約５分の１で実現できる。 （３）遅延時間のバラツキが少ない。
べる効果を有する。 （１）遅延時間を抵抗と容量とで自由に設定できる。 （２）遅延回路の構成素子数が約２０素子であり、従来
と比べ、約５分の１で実現できる。 （３）遅延時間のバラツキが少ない。
【図１】（ａ），（ｂ）は本発明の一実施例の遅延回路
を示すそれぞれ回路図、そのタイミング図である。
を示すそれぞれ回路図、そのタイミング図である。
【図２】図１（ａ）の実施例を具体的に実現した回路図
である。
である。
【図３】（ａ），（ｂ）は従来のＭＯＳ論理ゲートを用
いた遅延回路を示すそれぞれブロック図、具体回路図で
ある。
いた遅延回路を示すそれぞれブロック図、具体回路図で
ある。
【図４】従来のＭＯＳ論理ゲートを用いた遅延回路の入
出力波形を示す波形図である。
出力波形を示す波形図である。
【図５】従来のＩ2 Ｌゲートを用いた遅延回路の入出力
波形を示す波形図である。
波形を示す波形図である。
【図６】従来の遅延回路を示すブロック図である。
【図７】（ａ），（ｂ）は図１（ａ）の回路の応用例を
示す回路図、そのタイミング図である。
示す回路図、そのタイミング図である。
１ コンパレータ ２，５，６，２０，２１，２３，２４，２５ トラン
ジスタ ３，４，８，９，１０ 抵抗 １１，１２ Ｉ2 Ｌゲート １３ 充放電回路 １４ 基準電圧 １５ 入力波形 １６ 出力波形 ２２ 定電流源
ジスタ ３，４，８，９，１０ 抵抗 １１，１２ Ｉ2 Ｌゲート １３ 充放電回路 １４ 基準電圧 １５ 入力波形 １６ 出力波形 ２２ 定電流源
Claims (3)
- 【請求項１】 パルス入力信号が入力される充放電回路
と、基準電圧回路と、前記充放電回路の出力と前記基準
電圧回路の出力とを比較するコンパレータと、前記コン
パレータの出力を入力とする論理ゲートとを備えたこと
を特徴とする遅延回路。 - 【請求項２】 コンパレータが、５個のトランジスタ
と、１個の定電流源と、１個の抵抗とからなる請求項１
記載の遅延回路。 - 【請求項３】 充放電回路が、３個のトランジスタと４
個の抵抗と、１個のコンデンサとさらなる請求項１記載
の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008878A JPH05199087A (ja) | 1992-01-22 | 1992-01-22 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008878A JPH05199087A (ja) | 1992-01-22 | 1992-01-22 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05199087A true JPH05199087A (ja) | 1993-08-06 |
Family
ID=11704937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008878A Pending JPH05199087A (ja) | 1992-01-22 | 1992-01-22 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05199087A (ja) |
-
1992
- 1992-01-22 JP JP4008878A patent/JPH05199087A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980331 |