JPH05199093A - Ｐ−チヤネル電界効果トランジスタ駆動回路 - Google Patents
Ｐ−チヤネル電界効果トランジスタ駆動回路Info
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- JPH05199093A JPH05199093A JP4207427A JP20742792A JPH05199093A JP H05199093 A JPH05199093 A JP H05199093A JP 4207427 A JP4207427 A JP 4207427A JP 20742792 A JP20742792 A JP 20742792A JP H05199093 A JPH05199093 A JP H05199093A
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- 230000005669 field effect Effects 0.000 title claims description 23
- 239000003990 capacitor Substances 0.000 claims abstract description 28
- 230000008878 coupling Effects 0.000 claims description 2
- 238000010168 coupling process Methods 0.000 claims description 2
- 238000005859 coupling reaction Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
- 230000001276 controlling effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
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Abstract
(57)【要約】
【目的】本発明は電力損失が一段と低いＰ−チヤネルＦ
ＥＴ駆動回路７を提供することである。 【構成】スイツチ手段１１を用いてＰ−チヤネルＦＥＴ
５を導通状態にバイアスし、受動構成要素を非導通状態
にバイアスするＰ−チヤネルＦＥＴ駆動回路７は当該駆
動回路７に必要な構成要素及び電力損失を低減する。Ｐ
−チヤネルＦＥＴ５が導通状態の間にインダクタ１５内
に蓄えられたエネルギーを用いて、Ｐ−チヤネルＦＥＴ
５のゲート及びソースのキヤパシタンスと直列に接続さ
れたコンデンサ１３を介して電流を与え、これによりこ
の蓄えられた電荷を低減してＰ−チヤネルＦＥＴ５をタ
ーンオフする。
ＥＴ駆動回路７を提供することである。 【構成】スイツチ手段１１を用いてＰ−チヤネルＦＥＴ
５を導通状態にバイアスし、受動構成要素を非導通状態
にバイアスするＰ−チヤネルＦＥＴ駆動回路７は当該駆
動回路７に必要な構成要素及び電力損失を低減する。Ｐ
−チヤネルＦＥＴ５が導通状態の間にインダクタ１５内
に蓄えられたエネルギーを用いて、Ｐ−チヤネルＦＥＴ
５のゲート及びソースのキヤパシタンスと直列に接続さ
れたコンデンサ１３を介して電流を与え、これによりこ
の蓄えられた電荷を低減してＰ−チヤネルＦＥＴ５をタ
ーンオフする。
Description
【０００１】
【産業上の利用分野】本発明はＰ−チヤネル電界効果ト
ランジスタ駆動回路に関し、特にＰ−チヤネル電界効果
トランジスタの導通状態及び非導通状態を制御する駆動
回路に適用して好適なものである。
ランジスタ駆動回路に関し、特にＰ−チヤネル電界効果
トランジスタの導通状態及び非導通状態を制御する駆動
回路に適用して好適なものである。
【０００２】
【従来の技術】電力変換回路においてＰ−チヤネルＭＯ
ＳＦＥＴを使用するには素子を効率的に利用するために
かなり複雑な駆動回路が必要となる。この機能を実現す
る従来の方法では大電力抵抗を用いてＰ−チヤネルＭＯ
ＳＦＥＴのスイツチを制御する必要がある。Ｐ−チヤネ
ルＭＯＳＦＥＴはバケツト型コンバータ又は逓降型コン
バータのようなスイツチモード電力コンバータ回路に用
いられている。従来の駆動回路を用いた場合、バケツト
型電力コンバータによつて供給される出力電力の合計以
上の電力損失が生ずることがある。従来の回路は２つの
能動素子を用いてＰ−チヤネルＭＯＳＦＥＴを制御し、
一方の能動素子はＰ−チヤネルＭＯＳＦＥＴをターンオ
ンし、他方の能動素子はＰ−チヤネルＭＯＳＦＥＴをタ
ーンオフする。制御中の２つの能動素子は回路を動作で
きるようにするために新たな支援構成要素を必要とす
る。構成要素の合計数は回路の信頼性と共に、コスト及
び必要となるカード空間にも影響を与える。
ＳＦＥＴを使用するには素子を効率的に利用するために
かなり複雑な駆動回路が必要となる。この機能を実現す
る従来の方法では大電力抵抗を用いてＰ−チヤネルＭＯ
ＳＦＥＴのスイツチを制御する必要がある。Ｐ−チヤネ
ルＭＯＳＦＥＴはバケツト型コンバータ又は逓降型コン
バータのようなスイツチモード電力コンバータ回路に用
いられている。従来の駆動回路を用いた場合、バケツト
型電力コンバータによつて供給される出力電力の合計以
上の電力損失が生ずることがある。従来の回路は２つの
能動素子を用いてＰ−チヤネルＭＯＳＦＥＴを制御し、
一方の能動素子はＰ−チヤネルＭＯＳＦＥＴをターンオ
ンし、他方の能動素子はＰ−チヤネルＭＯＳＦＥＴをタ
ーンオフする。制御中の２つの能動素子は回路を動作で
きるようにするために新たな支援構成要素を必要とす
る。構成要素の合計数は回路の信頼性と共に、コスト及
び必要となるカード空間にも影響を与える。
【０００３】
【発明が解決しようとする課題】本発明の目的は電力損
失が一段と低いＰ−チヤネルＭＯＳＦＥＴ駆動回路を提
供することである。
失が一段と低いＰ−チヤネルＭＯＳＦＥＴ駆動回路を提
供することである。
【０００４】本発明の他の目的は一段と高い信頼性、一
段と低いコストをもちかつ少ないカード空間で実行する
Ｐ−チヤネルＭＯＳＦＥＴ駆動回路を提供することであ
る。
段と低いコストをもちかつ少ないカード空間で実行する
Ｐ−チヤネルＭＯＳＦＥＴ駆動回路を提供することであ
る。
【０００５】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、Ｐ−チヤネル電界効果トランジス
タ駆動回路７において、直流電圧源並びに第１の出力端
子及び第２の出力端子に結合できる第１の入力端子及び
第２の入力端子と、ソース端子及びドレイン端子を有
し、第１の入力端子を第１の出力端子に結合するＰ−チ
ヤネル電界効果トランジスタ５と、その一端がＰ−チヤ
ネル電界効果トランジスタ５のゲートに結合されている
コンデンサ１３と、コンデンサ１３の他端及び第２の入
力端子間に結合されたスイツチ手段１１と、第１の入力
端子並びにスイツチ手段１１及びコンデンサ１３の接合
点を結合するインダクタ１５とを設け、スイツチ手段１
１は、導通状態及び非導通状態のときＰ−チヤネルトラ
ンジスタ５を導通状態及び非導通状態にバイアスし、第
２の入力端子及び第２の出力端子を相互に結合するよう
にする。
め本発明においては、Ｐ−チヤネル電界効果トランジス
タ駆動回路７において、直流電圧源並びに第１の出力端
子及び第２の出力端子に結合できる第１の入力端子及び
第２の入力端子と、ソース端子及びドレイン端子を有
し、第１の入力端子を第１の出力端子に結合するＰ−チ
ヤネル電界効果トランジスタ５と、その一端がＰ−チヤ
ネル電界効果トランジスタ５のゲートに結合されている
コンデンサ１３と、コンデンサ１３の他端及び第２の入
力端子間に結合されたスイツチ手段１１と、第１の入力
端子並びにスイツチ手段１１及びコンデンサ１３の接合
点を結合するインダクタ１５とを設け、スイツチ手段１
１は、導通状態及び非導通状態のときＰ−チヤネルトラ
ンジスタ５を導通状態及び非導通状態にバイアスし、第
２の入力端子及び第２の出力端子を相互に結合するよう
にする。
【０００６】
【作用】本発明の１つの特徴は第１の入力端子及び第２
の入力端子並びに第１の出力端子及び第２の出力端子を
有するＰ−チヤネル電界効果トランジスタ駆動回路を提
供することである。第１の入力端子及び第２の入力端子
は直流電圧源並びに第１の出力端子及び第２の出力端子
に結合され得る。第２の入力端子及び第２の出力端子は
相互に結合されている。Ｐ−チヤネル電界効果トランジ
スタのソース端子及びドレイン端子は第１の入力端子を
第１の出力端子に結合する。コンデンサの一端はＰ−チ
ヤネル電界効果トランジスタのゲートに結合される。ス
イツチ手段はコンデンサの他端及び第２の入力端子間に
結合される。インダクタは第１の入力端子並びにスイツ
チ手段及びコンデンサの接合点を相互に結合する。当該
スイツチ手段が導通状態及び非導通状態にあるとき、Ｐ
−チヤネル電界効果トランジスタはそれぞれ導通状態及
び非導通状態にバイアスされる。スイツチ手段が導通状
態にあるとき、コンデンサ及びＰ−チヤネル電界効果ト
ランジスタのゲート及びソースのキヤパシタンスが充電
される。ソース及びゲートの電圧がしきい値に到達する
と、Ｐ−チヤネル電界効果トランジスタは導通状態にバ
イアスされる。コンデンサ並びにゲート及びソースの電
圧が充電されている間、インダクタにエネルギーが蓄え
られてＰ−チヤネル電界効果トランジスタをターンオフ
する。スイツチ手段が非導通状態にあるとき、当該イン
ダクタの電流はコンデンサ及びＰ−チヤネル電界効果ト
ランジスタのゲートソースキヤパシタンスを介して流
れ、蓄えられた電荷を低減し、ゲート及びソースの電圧
を十分に低下させてＰ−チヤネル電界効果トランジスタ
を非導通状態にする。
の入力端子並びに第１の出力端子及び第２の出力端子を
有するＰ−チヤネル電界効果トランジスタ駆動回路を提
供することである。第１の入力端子及び第２の入力端子
は直流電圧源並びに第１の出力端子及び第２の出力端子
に結合され得る。第２の入力端子及び第２の出力端子は
相互に結合されている。Ｐ−チヤネル電界効果トランジ
スタのソース端子及びドレイン端子は第１の入力端子を
第１の出力端子に結合する。コンデンサの一端はＰ−チ
ヤネル電界効果トランジスタのゲートに結合される。ス
イツチ手段はコンデンサの他端及び第２の入力端子間に
結合される。インダクタは第１の入力端子並びにスイツ
チ手段及びコンデンサの接合点を相互に結合する。当該
スイツチ手段が導通状態及び非導通状態にあるとき、Ｐ
−チヤネル電界効果トランジスタはそれぞれ導通状態及
び非導通状態にバイアスされる。スイツチ手段が導通状
態にあるとき、コンデンサ及びＰ−チヤネル電界効果ト
ランジスタのゲート及びソースのキヤパシタンスが充電
される。ソース及びゲートの電圧がしきい値に到達する
と、Ｐ−チヤネル電界効果トランジスタは導通状態にバ
イアスされる。コンデンサ並びにゲート及びソースの電
圧が充電されている間、インダクタにエネルギーが蓄え
られてＰ−チヤネル電界効果トランジスタをターンオフ
する。スイツチ手段が非導通状態にあるとき、当該イン
ダクタの電流はコンデンサ及びＰ−チヤネル電界効果ト
ランジスタのゲートソースキヤパシタンスを介して流
れ、蓄えられた電荷を低減し、ゲート及びソースの電圧
を十分に低下させてＰ−チヤネル電界効果トランジスタ
を非導通状態にする。
【０００７】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【０００８】図１はＰ−チヤネルＭＯＳＦＥＴ５として
示されているＰ−チヤネル電界効果トランジスタが駆動
回路７に接続している接続図である。Ｐ−チヤネルＦＥ
Ｔ５によつて開閉される入力電圧ＶＳはＰ−チヤネルＭ
ＯＳＦＥＴ５のソース及び接地間に接続されている。駆
動回路７はＮ−チヤネルＦＥＴ１１として示されている
スイツチ手段を含み、このＮ−チヤネルＦＥＴ１１はそ
のゲートにおいて制御信号を受ける。図１においては電
界効果トランジスタが用いられているが、バイポーラト
ランジスタ又はリレーを電界効果トランジスタの代わり
にスイツチ手段１１として用いることもできる。Ｎ−チ
ヤネルＦＥＴ１１のソースは接地され、そのドレインは
コンデンサ１３を介してＰ−チヤネルＦＥＴ５のゲート
に接続される。電流制限用抵抗１７と直列に接続された
インダクタ１５はＰ−チヤネルＦＥＴ５のソース及びＮ
−チヤネルＦＥＴ１１のドレイン間に接続されている。
電圧制限手段はＰ−チヤネルＦＥＴ５のゲート端子及び
ソース端子の両端に接続されている。この実施例におい
ては背中合わせのツエナーダイオード２１及び２３が用
いられている。ブリーダ抵抗２５はコンデンサ１３の両
端に接続されている。Ｐ−チヤネルＦＥＴ５のドレイン
は接地された抵抗２７として示される負荷に接続されて
いる。
示されているＰ−チヤネル電界効果トランジスタが駆動
回路７に接続している接続図である。Ｐ−チヤネルＦＥ
Ｔ５によつて開閉される入力電圧ＶＳはＰ−チヤネルＭ
ＯＳＦＥＴ５のソース及び接地間に接続されている。駆
動回路７はＮ−チヤネルＦＥＴ１１として示されている
スイツチ手段を含み、このＮ−チヤネルＦＥＴ１１はそ
のゲートにおいて制御信号を受ける。図１においては電
界効果トランジスタが用いられているが、バイポーラト
ランジスタ又はリレーを電界効果トランジスタの代わり
にスイツチ手段１１として用いることもできる。Ｎ−チ
ヤネルＦＥＴ１１のソースは接地され、そのドレインは
コンデンサ１３を介してＰ−チヤネルＦＥＴ５のゲート
に接続される。電流制限用抵抗１７と直列に接続された
インダクタ１５はＰ−チヤネルＦＥＴ５のソース及びＮ
−チヤネルＦＥＴ１１のドレイン間に接続されている。
電圧制限手段はＰ−チヤネルＦＥＴ５のゲート端子及び
ソース端子の両端に接続されている。この実施例におい
ては背中合わせのツエナーダイオード２１及び２３が用
いられている。ブリーダ抵抗２５はコンデンサ１３の両
端に接続されている。Ｐ−チヤネルＦＥＴ５のドレイン
は接地された抵抗２７として示される負荷に接続されて
いる。
【０００９】駆動回路７の動作は図２（Ａ）、（Ｂ）、
（Ｃ）及び（Ｄ）の波形と関連して説明でき、これらの
図は共通の時間軸におけるＰ−チヤネルＦＥＴ５のソー
ス及びゲートの両端の電圧、インダクタ１７の両端の電
圧、コンデンサ１３の両端の電圧並びにＮ−チヤネルＦ
ＥＴ１１のゲートにおける電圧の変化を示す。当該パル
スは動作が開始されてコンデンサ１３が最初に放電され
たときに生ずる初期の過渡現象後の動作中のものが示さ
れている。ツエナーダイオード２１及び２３はそれぞれ
５〔Ｖ〕及び15〔Ｖ〕の電圧値をもつものを使用する。
（Ｃ）及び（Ｄ）の波形と関連して説明でき、これらの
図は共通の時間軸におけるＰ−チヤネルＦＥＴ５のソー
ス及びゲートの両端の電圧、インダクタ１７の両端の電
圧、コンデンサ１３の両端の電圧並びにＮ−チヤネルＦ
ＥＴ１１のゲートにおける電圧の変化を示す。当該パル
スは動作が開始されてコンデンサ１３が最初に放電され
たときに生ずる初期の過渡現象後の動作中のものが示さ
れている。ツエナーダイオード２１及び２３はそれぞれ
５〔Ｖ〕及び15〔Ｖ〕の電圧値をもつものを使用する。
【００１０】動作時、Ｎ−チヤネルＦＥＴ１１はオンオ
フ動作してＰ−チヤネルＦＥＴ５をターンオン及びター
ンオフする。Ｎ−チヤネルＦＥＴ１１のゲートは例えば
パルス幅変調回路（図示せず）から得られた信号によつ
て駆動され得る。Ｎ−チヤネルＦＥＴ１１が最初「オ
フ」状態にあると、Ｎ−チヤネルＦＥＴ１１のゲートに
与えられた電圧信号はＰ−チヤネルＦＥＴ５を導通状態
にバイアスする。Ｐ−チヤネルＦＥＴ５のゲート及びソ
ース間のキヤパシタンス並びにコンデンサ１３は図２
（Ａ）及び（Ｃ）に示すようにチヤージアツプされる。
Ｐ−チヤネルＦＥＴ５のゲート及びソース間のキヤパシ
タンスが４〔Ｖ〕又はそれ以上であるとき、Ｐ−チヤネ
ルＦＥＴ５は導通状態にバイアスされる。背中合わせの
ツエナーダイオード２１及び２３はＰ−チヤネルＦＥＴ
５のゲート端子及びソース端子の両端の最大の電圧を制
限し、かつコンデンサ１３の電圧を制限する。コンデン
サ１３が充電されている間、インダクタ１５はエネルギ
ーを蓄えてこのエネルギーを用いてＰ−チヤネルＦＥＴ
５をターンオフする。Ｐ−チヤネルＦＥＴ５をターンオ
フするためにはソース及びゲートの電圧は３〔Ｖ〕以下
でなければならない。
フ動作してＰ−チヤネルＦＥＴ５をターンオン及びター
ンオフする。Ｎ−チヤネルＦＥＴ１１のゲートは例えば
パルス幅変調回路（図示せず）から得られた信号によつ
て駆動され得る。Ｎ−チヤネルＦＥＴ１１が最初「オ
フ」状態にあると、Ｎ−チヤネルＦＥＴ１１のゲートに
与えられた電圧信号はＰ−チヤネルＦＥＴ５を導通状態
にバイアスする。Ｐ−チヤネルＦＥＴ５のゲート及びソ
ース間のキヤパシタンス並びにコンデンサ１３は図２
（Ａ）及び（Ｃ）に示すようにチヤージアツプされる。
Ｐ−チヤネルＦＥＴ５のゲート及びソース間のキヤパシ
タンスが４〔Ｖ〕又はそれ以上であるとき、Ｐ−チヤネ
ルＦＥＴ５は導通状態にバイアスされる。背中合わせの
ツエナーダイオード２１及び２３はＰ−チヤネルＦＥＴ
５のゲート端子及びソース端子の両端の最大の電圧を制
限し、かつコンデンサ１３の電圧を制限する。コンデン
サ１３が充電されている間、インダクタ１５はエネルギ
ーを蓄えてこのエネルギーを用いてＰ−チヤネルＦＥＴ
５をターンオフする。Ｐ−チヤネルＦＥＴ５をターンオ
フするためにはソース及びゲートの電圧は３〔Ｖ〕以下
でなければならない。
【００１１】Ｎ−チヤネルＦＥＴ１１がそのゲートにお
ける信号電圧を降下させることによつてターンオフされ
ると、インダクタ１５の両端の電圧は図２（Ｂ）に示す
ように逆方向に低下して行き、インダクタ１５の電流は
流れ続ける。インダクタ１５の電流は、Ｎ−チヤネルＦ
ＥＴ１１が導通状態になつたときにコンデンサ１３並び
にＰ−チヤネルＦＥＴ５のソース及びゲートのキヤパシ
タンスが充電される方向とは反対方向でコンデンサ１３
並びにＰ−チヤネルＦＥＴ５のソース及びゲートのキヤ
パシタンスを充電する。逆方向電流の流れはＰ−チヤネ
ルＦＥＴ５のソース及びゲートの電圧を３〔Ｖ〕以下に
低下させてＰ−チヤネルＦＥＴ５をターンオフする。こ
のソース及びゲートの電圧はツエナーダイオード２３に
よつてクランプされる。
ける信号電圧を降下させることによつてターンオフされ
ると、インダクタ１５の両端の電圧は図２（Ｂ）に示す
ように逆方向に低下して行き、インダクタ１５の電流は
流れ続ける。インダクタ１５の電流は、Ｎ−チヤネルＦ
ＥＴ１１が導通状態になつたときにコンデンサ１３並び
にＰ−チヤネルＦＥＴ５のソース及びゲートのキヤパシ
タンスが充電される方向とは反対方向でコンデンサ１３
並びにＰ−チヤネルＦＥＴ５のソース及びゲートのキヤ
パシタンスを充電する。逆方向電流の流れはＰ−チヤネ
ルＦＥＴ５のソース及びゲートの電圧を３〔Ｖ〕以下に
低下させてＰ−チヤネルＦＥＴ５をターンオフする。こ
のソース及びゲートの電圧はツエナーダイオード２３に
よつてクランプされる。
【００１２】コンデンサ１３の値はＰ−チヤネルＦＥＴ
５のソース及びゲートのキヤパシタンスのほぼ10倍以上
になるように適正に選択される。これにより２つのキヤ
パシタンス間に電圧デバイダが事実上設けられ、この電
圧デイバイダによりＰ−チヤネルＦＥＴ５は最悪の回路
条件下でも確実にターンオンする。インダクタ１５は十
分なエネルギーを蓄えるるように選択されてＰ−チヤネ
ルＦＥＴ５のソース及びゲートのキヤパシタンス及びコ
ンデンサ１３によつて蓄えられた電荷の極性を逆にす
る。電流制限用抵抗１７は当該インダクタを介する電流
を制限するように選択され、インダクタ１５のエネルギ
ーを十分にしてＰ−チヤネルＦＥＴ５をターンオフす
る。
５のソース及びゲートのキヤパシタンスのほぼ10倍以上
になるように適正に選択される。これにより２つのキヤ
パシタンス間に電圧デバイダが事実上設けられ、この電
圧デイバイダによりＰ−チヤネルＦＥＴ５は最悪の回路
条件下でも確実にターンオンする。インダクタ１５は十
分なエネルギーを蓄えるるように選択されてＰ−チヤネ
ルＦＥＴ５のソース及びゲートのキヤパシタンス及びコ
ンデンサ１３によつて蓄えられた電荷の極性を逆にす
る。電流制限用抵抗１７は当該インダクタを介する電流
を制限するように選択され、インダクタ１５のエネルギ
ーを十分にしてＰ−チヤネルＦＥＴ５をターンオフす
る。
【００１３】駆動回路は陰極線管のためのバケツト型構
成又はブーススト型構成スイツチモード電力コンバータ
回路並びに水平及び垂直偏向回路において用いられ得
る。例えばバケツト型コンバータにおいて用いられると
き、例えばＰ−チヤネルＦＥＴ５のドレインはバケツト
型コンバータ（図示せず）を形成するフリーホイーリン
グダイオード及びインダクタ並びにコンデンサネツトワ
ークに接続する。Ｐ−チヤネルＦＥＴ５を用いることに
よつてＰ−チヤネルＦＥＴ５のオンオフデユーテイサイ
クルを制御することにより、フイルタコンデンサ（図示
せず）の出力において、調整された出力を得ることがで
きる。
成又はブーススト型構成スイツチモード電力コンバータ
回路並びに水平及び垂直偏向回路において用いられ得
る。例えばバケツト型コンバータにおいて用いられると
き、例えばＰ−チヤネルＦＥＴ５のドレインはバケツト
型コンバータ（図示せず）を形成するフリーホイーリン
グダイオード及びインダクタ並びにコンデンサネツトワ
ークに接続する。Ｐ−チヤネルＦＥＴ５を用いることに
よつてＰ−チヤネルＦＥＴ５のオンオフデユーテイサイ
クルを制御することにより、フイルタコンデンサ（図示
せず）の出力において、調整された出力を得ることがで
きる。
【００１４】上述の通り本発明をその最適な実施例に基
づいて特定的に図示、説明したが、本発明の精神及び範
囲から脱することなく詳細構成の双方について種々の変
更を加えても良い。
づいて特定的に図示、説明したが、本発明の精神及び範
囲から脱することなく詳細構成の双方について種々の変
更を加えても良い。
【００１５】
【発明の効果】上述のように本発明によれば、能動素子
を含むスイツチ回路によつてＦＥＴトランジスタをオン
オフ制御するようにしたことにより、高信頼性、低コス
ト及び低電力損のＰ−チヤネルＦＥＴトランジスタ駆動
回路を簡易かつ確実に提供することができる。
を含むスイツチ回路によつてＦＥＴトランジスタをオン
オフ制御するようにしたことにより、高信頼性、低コス
ト及び低電力損のＰ−チヤネルＦＥＴトランジスタ駆動
回路を簡易かつ確実に提供することができる。
【図面の簡単な説明】
【図１】図１は本発明によるＰ−チヤネルＭＯＳＦＥＴ
に接続された駆動回路を示す接続図である。
に接続された駆動回路を示す接続図である。
【図２】図２（Ａ）〜（Ｄ）は共通の時間軸におけるＰ
−チヤネルＭＯＳＦＥＴのゲート端子及びソース端子の
両端の電圧、インダクタの両端の電圧、コンデンサの両
端の電圧並びに制御信号を受ける当該トランジスタのゲ
ートにおける電圧の変化を示す波形図である。
−チヤネルＭＯＳＦＥＴのゲート端子及びソース端子の
両端の電圧、インダクタの両端の電圧、コンデンサの両
端の電圧並びに制御信号を受ける当該トランジスタのゲ
ートにおける電圧の変化を示す波形図である。
５……Ｐ−チヤネルＭＯＳＦＥＴ、７……駆動回路、１
１……Ｎ−チヤネルＦＥＴ、１３……コンデンサ、１５
……インダクタ、１７……電流制限用抵抗、２１、２３
……ツエナーダイオード、２５……ブリーダ抵抗、２７
……抵抗。
１……Ｎ−チヤネルＦＥＴ、１３……コンデンサ、１５
……インダクタ、１７……電流制限用抵抗、２１、２３
……ツエナーダイオード、２５……ブリーダ抵抗、２７
……抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロニー・アルノ・ヴンダーリツチ アメリカ合衆国、ニユーヨーク州13760、 エンデイコツト、マリオン・ストリート 409番地
Claims (3)
- 【請求項１】直流電圧源並びに第１の出力端子及び第２
の出力端子に結合できる第１の入力端子及び第２の入力
端子と、 ソース端子及びドレイン端子を有し、上記第１の入力端
子を上記第１の出力端子に結合するＰ−チヤネル電界効
果トランジスタと、 その一端がＰ−チヤネル電界効果トランジスタのゲート
に結合されているコンデンサと、 上記コンデンサの他端及び上記第２の入力端子間に結合
されたスイツチ手段と、 上記第１の入力端子並びに上記スイツチ手段及び上記コ
ンデンサの接合点を結合するインダクタと、 を具え、 上記スイツチ手段は、導通状態及び非導通状態のとき、
上記Ｐ−チヤネルトランジスタを導通状態及び非導通状
態にバイアスし、 上記第２の入力端子及び上記第２の出力端子は相互に結
合することを特徴とするＰ−チヤネル電界効果トランジ
スタ駆動回路。 - 【請求項２】上記スイツチ手段はトランジスタを具える
ことを特徴とする請求項１に記載のＰ−チヤネル電界効
果トランジスタ駆動回路。 - 【請求項３】さらにＰ−チヤネルトランジスタのゲート
端子及びソース端子の両端に接続された電圧制限手段を
具えることを特徴とする請求項１に記載のＰ−チヤネル
電界効果トランジスタ駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/741,922 US5115143A (en) | 1991-08-08 | 1991-08-08 | Efficient P-channel FET drive circuit |
| US07/741922 | 1991-08-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05199093A true JPH05199093A (ja) | 1993-08-06 |
Family
ID=24982780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4207427A Pending JPH05199093A (ja) | 1991-08-08 | 1992-07-09 | Ｐ−チヤネル電界効果トランジスタ駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5115143A (ja) |
| JP (1) | JPH05199093A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0627807B1 (en) * | 1993-05-27 | 1998-08-12 | Fujitsu Limited | Power line connection circuit and power line switch IC for the same |
| US5345123A (en) * | 1993-07-07 | 1994-09-06 | Motorola, Inc. | Attenuator circuit operating with single point control |
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| US6897707B2 (en) * | 2003-06-11 | 2005-05-24 | Northrop Grumman Corporation | Isolated FET drive utilizing Zener diode based systems, methods and apparatus |
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1991
- 1991-08-08 US US07/741,922 patent/US5115143A/en not_active Expired - Fee Related
-
1992
- 1992-07-09 JP JP4207427A patent/JPH05199093A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| US5115143A (en) | 1992-05-19 |
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