JPH05199465A - 電荷結合撮像デバイスとそのような撮像デバイスを備えるカメラ - Google Patents
電荷結合撮像デバイスとそのような撮像デバイスを備えるカメラInfo
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/72—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors using frame transfer [FT]
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- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】
【目的】 インターレーシングの結果としての付加的雑
音が生起しない３相撮像デバイスを得ることを目的とす
る。 【構成】 集積の間に、毎回電荷が同じ組の電極の下で
集積されるように電圧がクロック電極に印加される。第
１フィールドの信号電荷は、各画素の電荷の 3/4部分が
先行画素の電荷の 1/4部分により増大され、一方、第２
フィールドの信号電荷は、後続画素に発生された電荷の
1/4部分により増大される。これらの和は電荷パッケー
ジが集積の間に左と右にシフトされるようにセンサーそ
れ自身で遂行できる。通常、インターレーシングの結果
であるフリッカーはこのようにして非常に強く低減でき
る。
音が生起しない３相撮像デバイスを得ることを目的とす
る。 【構成】 集積の間に、毎回電荷が同じ組の電極の下で
集積されるように電圧がクロック電極に印加される。第
１フィールドの信号電荷は、各画素の電荷の 3/4部分が
先行画素の電荷の 1/4部分により増大され、一方、第２
フィールドの信号電荷は、後続画素に発生された電荷の
1/4部分により増大される。これらの和は電荷パッケー
ジが集積の間に左と右にシフトされるようにセンサーそ
れ自身で遂行できる。通常、インターレーシングの結果
であるフリッカーはこのようにして非常に強く低減でき
る。
Description
【発明の詳細な説明】
【０００１】
【技術分野】本発明は、半導体基体で規定された電荷転
送チャネルの上方に位置された一行のクロック電極と、
該クロック電極にクロック電圧を印加するよう与えられ
ているクロック電圧手段とを具える３相電荷結合デバイ
スを有する電荷結合撮像デバイス（charge-coupled ima
ging device)に関連している。本発明はまたそのような
撮像デバイスを備えるカメラにも関連している。たとえ
本発明が２次元撮像デバイスと、いわゆる影像センサー
（image sensor）とを特に参照して以下に記述されてい
ても、本発明はまた１次元撮像デバイスあるいはライン
センサーにも有利に適用できることに留意すべきであ
る。
送チャネルの上方に位置された一行のクロック電極と、
該クロック電極にクロック電圧を印加するよう与えられ
ているクロック電圧手段とを具える３相電荷結合デバイ
スを有する電荷結合撮像デバイス（charge-coupled ima
ging device)に関連している。本発明はまたそのような
撮像デバイスを備えるカメラにも関連している。たとえ
本発明が２次元撮像デバイスと、いわゆる影像センサー
（image sensor）とを特に参照して以下に記述されてい
ても、本発明はまた１次元撮像デバイスあるいはライン
センサーにも有利に適用できることに留意すべきであ
る。
【０００２】
【背景技術】上述のようなデバイスは、シー・エッチ・
セキン（C. H. Sequin）の刊行物、「電荷結合撮像デバ
イスのインターレーシング（Interlacing in Charge-Co
upled Imaging Devices)」、電子デバイスについてのア
イイーイーイー議事録（IEEETransactions On Electron
Devices)、第ED−20巻、第６号、1973年６月、頁535
−541 から特に知られている。この刊行物は、２つの連
続集積期間（consecutive integration periods)で、画
素間の半分のピッチの距離にわたって互いにシフトされ
ている（インターレーシング）画素のラスターが規定さ
れるようにクロック電圧がクロック電極に印加されるい
わゆるインターレースモードで動作しているデバイスを
記述している。
セキン（C. H. Sequin）の刊行物、「電荷結合撮像デバ
イスのインターレーシング（Interlacing in Charge-Co
upled Imaging Devices)」、電子デバイスについてのア
イイーイーイー議事録（IEEETransactions On Electron
Devices)、第ED−20巻、第６号、1973年６月、頁535
−541 から特に知られている。この刊行物は、２つの連
続集積期間（consecutive integration periods)で、画
素間の半分のピッチの距離にわたって互いにシフトされ
ている（インターレーシング）画素のラスターが規定さ
れるようにクロック電圧がクロック電極に印加されるい
わゆるインターレースモードで動作しているデバイスを
記述している。
【０００３】相互にシフトされている２つの連続ラスタ
ーを形成する原理は、しばしば文献では「インターレー
シング」と呼ばれ、それはＴＶ画像スクリーンが２つの
連続した半分のラスターで走査される既知の態様に対応
している。一般に、電荷転送チャネルの電位プロフィル
を決定し、かつこのようにして連続画素の位置を決定す
る印加クロック電圧を持つ電荷結合影像センサーでイン
ターレーシングが得られている。ピッチの半分にわたっ
てあるいは少なくとも実質的にこの距離にわたって画素
（の重心）をシフトし、第１集積期間の間に印加された
電圧と比較された第２集積期間の間で電圧が変更される
ことは可能である。この方法はラインの数が使用チップ
表面面積を２倍にする付随要件なしに仮想的に２倍にさ
れるという利点を有している。
ーを形成する原理は、しばしば文献では「インターレー
シング」と呼ばれ、それはＴＶ画像スクリーンが２つの
連続した半分のラスターで走査される既知の態様に対応
している。一般に、電荷転送チャネルの電位プロフィル
を決定し、かつこのようにして連続画素の位置を決定す
る印加クロック電圧を持つ電荷結合影像センサーでイン
ターレーシングが得られている。ピッチの半分にわたっ
てあるいは少なくとも実質的にこの距離にわたって画素
（の重心）をシフトし、第１集積期間の間に印加された
電圧と比較された第２集積期間の間で電圧が変更される
ことは可能である。この方法はラインの数が使用チップ
表面面積を２倍にする付随要件なしに仮想的に２倍にさ
れるという利点を有している。
【０００４】一般に、画素（ピクセルとも呼ばれる）の
寸法はデバイスが動作する位相の数により決定される。
しばしば使用された実施例は１つの画素が４つのクロッ
ク電極に対応する４相電荷結合デバイスを具えている。
動作中、例えばブロッキング電圧がこれら４つの電極の
１つに印加され、従って情報保有電荷キャリアに対する
電位障壁が電荷転送チャネルの直下の部分に誘起され
る。能動レベルの電圧は他の３つの電極にも与えられ、
電位井戸がチャネル中に形成され、その井戸に発生電荷
が蓄積される。連続画素間の境界は少なくとも実質的に
電位障壁の中心に位置される。インターレーシングは第
１ラスターに印加された電圧のパターンが第２ラスター
に対して画素の半分の距離、すなわち２つの電極にわた
ってシフトされるようにして簡単に得ることができる。
寸法はデバイスが動作する位相の数により決定される。
しばしば使用された実施例は１つの画素が４つのクロッ
ク電極に対応する４相電荷結合デバイスを具えている。
動作中、例えばブロッキング電圧がこれら４つの電極の
１つに印加され、従って情報保有電荷キャリアに対する
電位障壁が電荷転送チャネルの直下の部分に誘起され
る。能動レベルの電圧は他の３つの電極にも与えられ、
電位井戸がチャネル中に形成され、その井戸に発生電荷
が蓄積される。連続画素間の境界は少なくとも実質的に
電位障壁の中心に位置される。インターレーシングは第
１ラスターに印加された電圧のパターンが第２ラスター
に対して画素の半分の距離、すなわち２つの電極にわた
ってシフトされるようにして簡単に得ることができる。
【０００５】４相ＣＣＤのほかに、３相ＣＣＤもまた種
々の適用に対して一般に知られている。４相ＣＣＤと比
べると、３相ＣＣＤは各電荷パッケージに対して４つの
代わりに３つのクロック電極のみが必要であるという利
点を有している。撮像デバイスに使用する場合に、この
ことは非常に小さいチップ表面面積および／または良好
な解像度となる。しかし、撮像デバイスの３相ＣＣＤに
よる問題は、デバイスがインターレースモードで動作可
能でなければならない場合に生起する。というのは、上
述の簡単な態様で画素の半分の距離にわたって印加電圧
のパターンをシフトすることが３電極の画素寸法では不
可能であるからである。
々の適用に対して一般に知られている。４相ＣＣＤと比
べると、３相ＣＣＤは各電荷パッケージに対して４つの
代わりに３つのクロック電極のみが必要であるという利
点を有している。撮像デバイスに使用する場合に、この
ことは非常に小さいチップ表面面積および／または良好
な解像度となる。しかし、撮像デバイスの３相ＣＣＤに
よる問題は、デバイスがインターレースモードで動作可
能でなければならない場合に生起する。というのは、上
述の簡単な態様で画素の半分の距離にわたって印加電圧
のパターンをシフトすることが３電極の画素寸法では不
可能であるからである。
【０００６】上に引用されたセキンによる刊行物は３相
ＣＣＤを記述し、そこでは第１ラスターが位相１の電極
の下のみに集積され、一方、位相２と３の電極はブロッ
キング電圧レベルにある。第２ラスターに対して、その
状態は反対になり、位相２と３の電極は集積され、同時
に位相１の電極がブロックされる。２つのラスターの画
素の中心（重心）はインターレーシングで要求されたよ
うに約 1.5電極の距離にあり、すなわち画素の半分にあ
ることが容易に確認できる。この既知のインターレーシ
ングの欠点は、２つのラスターが形成される要件が、１
つのラスターから他のラスターへの遷移が（他のすべて
の要件が等しくても）影像の表示で既に目に見えること
（フリッカー）とは実質的に異なっているということで
ある。この付加的雑音は垂直アンチブルーミング（vert
ical anti-blooming）のバージョンで特に不愉快なもの
であり、そこではその層が動作中十分欠乏（deplete)さ
れている基板とは反対の導電型の薄層により電荷転送チ
ャネルから分離されている基板が過露光（overexposur
e）の場合の過剰電荷キャリアのドレインゾーンを形成
している。
ＣＣＤを記述し、そこでは第１ラスターが位相１の電極
の下のみに集積され、一方、位相２と３の電極はブロッ
キング電圧レベルにある。第２ラスターに対して、その
状態は反対になり、位相２と３の電極は集積され、同時
に位相１の電極がブロックされる。２つのラスターの画
素の中心（重心）はインターレーシングで要求されたよ
うに約 1.5電極の距離にあり、すなわち画素の半分にあ
ることが容易に確認できる。この既知のインターレーシ
ングの欠点は、２つのラスターが形成される要件が、１
つのラスターから他のラスターへの遷移が（他のすべて
の要件が等しくても）影像の表示で既に目に見えること
（フリッカー）とは実質的に異なっているということで
ある。この付加的雑音は垂直アンチブルーミング（vert
ical anti-blooming）のバージョンで特に不愉快なもの
であり、そこではその層が動作中十分欠乏（deplete)さ
れている基板とは反対の導電型の薄層により電荷転送チ
ャネルから分離されている基板が過露光（overexposur
e）の場合の過剰電荷キャリアのドレインゾーンを形成
している。
【０００７】そのようなデバイスは例えば米国特許第4,
654,682 号に記載されている。１つの電極のみが１ラス
ターでブロッキング状態にあり、一方、他のラスターは
２つのブロッキング電極を有しているから、まず第１に
感度が変化し、それはブロッキング電極の下で発生され
た電荷の相対的に大きい部分が、１ブロッキング電極の
場合よりも２ブロッキング電極の場合に基板に排出され
る上述の垂直アンチブルーミングを有するバージョンで
排他的ではないが確実に特定的である。同じ理由で、暗
流もまた２つのラスターで異なっていよう。
654,682 号に記載されている。１つの電極のみが１ラス
ターでブロッキング状態にあり、一方、他のラスターは
２つのブロッキング電極を有しているから、まず第１に
感度が変化し、それはブロッキング電極の下で発生され
た電荷の相対的に大きい部分が、１ブロッキング電極の
場合よりも２ブロッキング電極の場合に基板に排出され
る上述の垂直アンチブルーミングを有するバージョンで
排他的ではないが確実に特定的である。同じ理由で、暗
流もまた２つのラスターで異なっていよう。
【０００８】
【発明の開示】本発明の目的は、インターレーシングの
結果としての付加的雑音が生起しないか、あるいは少な
くとも生起しないような３相撮像デバイスを備えること
である。
結果としての付加的雑音が生起しないか、あるいは少な
くとも生起しないような３相撮像デバイスを備えること
である。
【０００９】本発明によると、冒頭の記事に述べられた
ような電荷結合撮像デバイスは、少なくとも継続時間の
主要部分の間に２つの集積期間の間で等しい電圧がクロ
ック電極に印加され、かつ 情報を含む電荷パッケージ
のラスターが、画素ｉ（ｉ＝１，２，３，... ）の１つ
の集積期間に発生される電荷の少なくとも約 3/4部分
と、画素（ｉ−１）に発生される電荷の 1/4部分との和
により形成され、かつ第２ラスターが、他の集積期間の
画素ｉに発生される電荷の 3/4部分と、画素（ｉ＋１）
に発生された電荷の 1/4部分との和により形成されるこ
と、を特徴としている。連続集積期間の間で等しい数の
電極が電圧レベルの集積と電圧レベルのブロッキングを
設定でき、一方同時に、ラスターは 1.5クロック電極の
距離にわたって相互に効率的にシフトされている。
ような電荷結合撮像デバイスは、少なくとも継続時間の
主要部分の間に２つの集積期間の間で等しい電圧がクロ
ック電極に印加され、かつ 情報を含む電荷パッケージ
のラスターが、画素ｉ（ｉ＝１，２，３，... ）の１つ
の集積期間に発生される電荷の少なくとも約 3/4部分
と、画素（ｉ−１）に発生される電荷の 1/4部分との和
により形成され、かつ第２ラスターが、他の集積期間の
画素ｉに発生される電荷の 3/4部分と、画素（ｉ＋１）
に発生された電荷の 1/4部分との和により形成されるこ
と、を特徴としている。連続集積期間の間で等しい数の
電極が電圧レベルの集積と電圧レベルのブロッキングを
設定でき、一方同時に、ラスターは 1.5クロック電極の
距離にわたって相互に効率的にシフトされている。
【００１０】有利に利用できる一実施例において、連続
集積期間で等しい電圧がクロック電極に供給され、かつ
ラスターは集積の間に発生された電荷パッケージの再分
布を通して各集積期間の後で形成される。電荷パッケー
ジの再分布のどんな付加的手段も要求されないという利
点を有する別の一実施例は、和を取るための目的に対し
て、ある種の画素の集積期間の継続時間の少なくとも約
3/4部分の発生電荷の集積により形成された電荷パッケ
ージが、第１ラスターを得るための先行画素に、あるい
は第２ラスターを得るための後続画素に対して集積期間
の残りの 1/4部分に移動されることを特徴としている。
集積期間で等しい電圧がクロック電極に供給され、かつ
ラスターは集積の間に発生された電荷パッケージの再分
布を通して各集積期間の後で形成される。電荷パッケー
ジの再分布のどんな付加的手段も要求されないという利
点を有する別の一実施例は、和を取るための目的に対し
て、ある種の画素の集積期間の継続時間の少なくとも約
3/4部分の発生電荷の集積により形成された電荷パッケ
ージが、第１ラスターを得るための先行画素に、あるい
は第２ラスターを得るための後続画素に対して集積期間
の残りの 1/4部分に移動されることを特徴としている。
【００１１】本発明は線形放射パターンが検出できるラ
インセンサーあるいは線形撮像デバイスに有利に使用で
きる。本発明による撮像デバイスの特殊な一実施例は、
電荷結合デバイスが、影像センシングセクションを形成
する行と列に配設された画素のパターンにより、および
第１集積期間の間に形成された電荷パッケージのラスタ
ーが蓄積できるメモリセクションを形成するメモリ要素
の対応パターンによりフレーム転送タイプの２次元影像
センサー（FTセンサー）の部分を形成し、一方同時に、
影像センシングセクションにおいて第２集積期間に属す
る電荷パッケージの第２ラスターが形成されることを特
徴としている。
インセンサーあるいは線形撮像デバイスに有利に使用で
きる。本発明による撮像デバイスの特殊な一実施例は、
電荷結合デバイスが、影像センシングセクションを形成
する行と列に配設された画素のパターンにより、および
第１集積期間の間に形成された電荷パッケージのラスタ
ーが蓄積できるメモリセクションを形成するメモリ要素
の対応パターンによりフレーム転送タイプの２次元影像
センサー（FTセンサー）の部分を形成し、一方同時に、
影像センシングセクションにおいて第２集積期間に属す
る電荷パッケージの第２ラスターが形成されることを特
徴としている。
【００１２】簡単な一実施例において、電荷集積は集積
期間Ｔが値 3/4Ｔと 1/4Ｔを有する２つの連続副次期間
に分割されることにより実行できる。この場合、例え
ば、ラスターに依存して、集積期間の 2/3部分が経過し
た後の集積期間の残りに対して電荷パターンは１ライン
の上あるいは下の距離にわたってシフトできる。
期間Ｔが値 3/4Ｔと 1/4Ｔを有する２つの連続副次期間
に分割されることにより実行できる。この場合、例え
ば、ラスターに依存して、集積期間の 2/3部分が経過し
た後の集積期間の残りに対して電荷パターンは１ライン
の上あるいは下の距離にわたってシフトできる。
【００１３】別の実施例は、メモリセクションに隣接し
て読出レジスタが置かれ、それによりメモリセクション
に蓄積された電荷パッケージのラスターは、今後、ライ
ン時間と呼ばれる時間の間にライン毎に読出され、一方
同時に、ラスターに依存して、後続ラインの電荷パッケ
ージが、各パッケージに対応する画素の３ライン時間の
間に、かつ引き続いて同じ列の先行画素もしくは後続画
素の１ライン時間の間に、これらのパッケージを交互に
蓄積することにより影像センシングセクションに形成さ
れることを特徴としている。
て読出レジスタが置かれ、それによりメモリセクション
に蓄積された電荷パッケージのラスターは、今後、ライ
ン時間と呼ばれる時間の間にライン毎に読出され、一方
同時に、ラスターに依存して、後続ラインの電荷パッケ
ージが、各パッケージに対応する画素の３ライン時間の
間に、かつ引き続いて同じ列の先行画素もしくは後続画
素の１ライン時間の間に、これらのパッケージを交互に
蓄積することにより影像センシングセクションに形成さ
れることを特徴としている。
【００１４】この実施例は、ある時間間隔の間に発生さ
れた電荷を排出し、かつここで目的とされたインターレ
ーシングの方法で生じる影響なしに、その後に発生され
た電荷のみを収集することにより、光強度に依存して、
集積期間の長さが増大あるいは減少できることで特に有
利である。
れた電荷を排出し、かつここで目的とされたインターレ
ーシングの方法で生じる影響なしに、その後に発生され
た電荷のみを収集することにより、光強度に依存して、
集積期間の長さが増大あるいは減少できることで特に有
利である。
【００１５】クロック電圧が、集積期間の間にデバイス
の出力の出力信号に基づく好ましくない漏話とはならな
いという利点を有する好ましい実施例は、上記の対応画
素と先行もしくは後続画素の間の電荷パッケージの転送
が常に２ライン時間の間に起こることを特徴としてい
る。
の出力の出力信号に基づく好ましくない漏話とはならな
いという利点を有する好ましい実施例は、上記の対応画
素と先行もしくは後続画素の間の電荷パッケージの転送
が常に２ライン時間の間に起こることを特徴としてい
る。
【００１６】本発明を以下の実施例と添付図面を参照し
てさらに詳しく説明する。
てさらに詳しく説明する。
【００１７】
【実施例】本発明は以下の２次元影像センサーを参照し
て説明されるが、しかし本発明がまた例えば１次元セン
サーあるいはラインセンサーのような他のタイプのセン
サーにも有利に適用できることは別に説明しなくても明
白であろう。図１に線図的に示されたデバイスは、影像
が投影でき、ＣＣＤチャネル２の電荷パッケージの対応
パターンに変換される互いに次に位置しているＣＣＤチ
ャネル２のシステム１を具えている。この図面は３つの
ＣＣＤチャネル２のみを示しているが、しかし実際には
その数はもっと多く、例えば数百であろう。電荷結合デ
バイスは３相デバイスにより形成され、そこでは３つの
クロック電極は各電荷パッケージに対応し、このように
して各画素に対応している。図１は３つの電極の１グル
ープ、すなわち電極３，４および５のみを示している
が、しかし実際には平坦なシステム１の全表面は明らか
に電極により占有されている。
て説明されるが、しかし本発明がまた例えば１次元セン
サーあるいはラインセンサーのような他のタイプのセン
サーにも有利に適用できることは別に説明しなくても明
白であろう。図１に線図的に示されたデバイスは、影像
が投影でき、ＣＣＤチャネル２の電荷パッケージの対応
パターンに変換される互いに次に位置しているＣＣＤチ
ャネル２のシステム１を具えている。この図面は３つの
ＣＣＤチャネル２のみを示しているが、しかし実際には
その数はもっと多く、例えば数百であろう。電荷結合デ
バイスは３相デバイスにより形成され、そこでは３つの
クロック電極は各電荷パッケージに対応し、このように
して各画素に対応している。図１は３つの電極の１グル
ープ、すなわち電極３，４および５のみを示している
が、しかし実際には平坦なシステム１の全表面は明らか
に電極により占有されている。
【００１８】図１に描かれたデバイスは一例としてラス
ター転送タイプあるいはフレーム伝送タイプのものであ
り、かつ影像センシングセクションのほかにメモリセク
ション７を具え、それはセンシングセクション１の拡張
方向にあり、かつ入射放射に対して遮蔽されている。メ
モリセクション７はまた３相ＣＣＤのシステムにより形
成され、図面は３つの電極８−10のグループを示してい
る。水平読出レジスタ11（１つづつ読出ためにそれを通
して電荷パッケージが出力増幅器12に転送される）は、
一般に読出し目的のために影像センシングセクションと
は反対に位置されたメモリセクションの側に備えられて
いる。
ター転送タイプあるいはフレーム伝送タイプのものであ
り、かつ影像センシングセクションのほかにメモリセク
ション７を具え、それはセンシングセクション１の拡張
方向にあり、かつ入射放射に対して遮蔽されている。メ
モリセクション７はまた３相ＣＣＤのシステムにより形
成され、図面は３つの電極８−10のグループを示してい
る。水平読出レジスタ11（１つづつ読出ためにそれを通
して電荷パッケージが出力増幅器12に転送される）は、
一般に読出し目的のために影像センシングセクションと
は反対に位置されたメモリセクションの側に備えられて
いる。
【００１９】図２は１つのＣＣＤチャネル２の一部分の
長手方向セクションである。このデバイスは電荷転送と
電荷蓄積が起こるｎ型表面層14を具えるｎ型導電性の埋
め込みチャネルタイプのものである。層14はｐｎ接合を
通して近接ｐ型薄層15に合併し、層15はｎ型基板16に合
併している。上に引用された米国特許第4,654,682 号に
特に記述されているように、過露光の場合の過剰の発生
電子はこの構造により放電できる。半導体基体の表面は
例えば酸化シリコンあるいは他のいくつかの適当な材料
あるいは材料の組合せによる薄いゲート誘電体17により
被覆されている。クロック電極は例えば多結晶シリコン
の導電体トラックの形の層17上に備えられている。電極
３，４および５はクロックライン18, 19, 20に接続され
ている。これらのクロックラインを通して、クロック電
圧Ｆ1 ，Ｆ2 およびＦ3 が電極３，４および５にそれぞ
れ印加される。
長手方向セクションである。このデバイスは電荷転送と
電荷蓄積が起こるｎ型表面層14を具えるｎ型導電性の埋
め込みチャネルタイプのものである。層14はｐｎ接合を
通して近接ｐ型薄層15に合併し、層15はｎ型基板16に合
併している。上に引用された米国特許第4,654,682 号に
特に記述されているように、過露光の場合の過剰の発生
電子はこの構造により放電できる。半導体基体の表面は
例えば酸化シリコンあるいは他のいくつかの適当な材料
あるいは材料の組合せによる薄いゲート誘電体17により
被覆されている。クロック電極は例えば多結晶シリコン
の導電体トラックの形の層17上に備えられている。電極
３，４および５はクロックライン18, 19, 20に接続され
ている。これらのクロックラインを通して、クロック電
圧Ｆ1 ，Ｆ2 およびＦ3 が電極３，４および５にそれぞ
れ印加される。
【００２０】クロック電圧は図１の矢印22により象徴的
に示されているような影像センシングセクション１を動
作する上記のクロックＦi を発生するクロック電圧ソー
ス６により供給されている。ソース６はまた矢印23によ
り示されたメモリセクション７を動作する電極８，９，
10に３相クロックを供給し、かつ矢印24に象徴的に示さ
れたように出力レジスタ11のクロック電極にクロック
を、かつレジスタ11の出力にリセットクロックを供給す
る。
に示されているような影像センシングセクション１を動
作する上記のクロックＦi を発生するクロック電圧ソー
ス６により供給されている。ソース６はまた矢印23によ
り示されたメモリセクション７を動作する電極８，９，
10に３相クロックを供給し、かつ矢印24に象徴的に示さ
れたように出力レジスタ11のクロック電極にクロック
を、かつレジスタ11の出力にリセットクロックを供給す
る。
【００２１】連続集積期間の間に影像センシングセクシ
ョンに供給されたクロック電圧Ｆiは、集積期間の間
に、画素ピッチの半分の距離にわたって、あるいは少な
くとも実質的にこの距離にわたって相互にシフトされて
いる画素の２つのラスターが規定されているようなやり
方で本実施例では互いに異なっている。この動作態様は
英語の文献でしばしば「インターレーシング」と呼ばれ
ている。本発明によると、等しい電圧がこれらの集積期
間の主要部分の間に２つの連続集積期間でクロック電極
に印加される。
ョンに供給されたクロック電圧Ｆiは、集積期間の間
に、画素ピッチの半分の距離にわたって、あるいは少な
くとも実質的にこの距離にわたって相互にシフトされて
いる画素の２つのラスターが規定されているようなやり
方で本実施例では互いに異なっている。この動作態様は
英語の文献でしばしば「インターレーシング」と呼ばれ
ている。本発明によると、等しい電圧がこれらの集積期
間の主要部分の間に２つの連続集積期間でクロック電極
に印加される。
【００２２】異なるラスターはつぎのようなやり方で得
られる。すなわち、情報を含む電荷パッケージのラスタ
ーは、画素ｉ（ｉ＝１，２，３等）の第１集積期間に発
生された電荷の少なくとも実質的に 3/4部分と、画素
（ｉ−１）のこの期間の間に発生された電荷の 1/4部分
との和を通して形成される。他のラスターは第２集積期
間の画素ｉ（ｉ＝１，２，３等）に発生された電荷の 3
/4部分と、この期間の間に画素（ｉ＋１）で発生された
電荷の 1/4部分との和によって形成される。たとえ集積
の間に電極に一定電圧を印加し、かつ電荷パッケージの
再分布の後で和をとることが遂行されても、本実施例で
は和をとることは集積期間の間の影像センシングセクシ
ョンそれ自体で遂行されている。この目的で、所与の画
素の集積期間の間の少なくとも約 3/4部分の間に電荷の
集積により形成された電荷パッケージは、第１ラスター
を得るために先行画素に、あるいは第２ラスターを得る
ために後続画素に集積期間の残りの 1/4部分に移動され
る。電荷パッケージのシフトはできる限り出力信号に基
づく漏話を防ぐようラインフライバック時間の間に起こ
ることが好ましい。
られる。すなわち、情報を含む電荷パッケージのラスタ
ーは、画素ｉ（ｉ＝１，２，３等）の第１集積期間に発
生された電荷の少なくとも実質的に 3/4部分と、画素
（ｉ−１）のこの期間の間に発生された電荷の 1/4部分
との和を通して形成される。他のラスターは第２集積期
間の画素ｉ（ｉ＝１，２，３等）に発生された電荷の 3
/4部分と、この期間の間に画素（ｉ＋１）で発生された
電荷の 1/4部分との和によって形成される。たとえ集積
の間に電極に一定電圧を印加し、かつ電荷パッケージの
再分布の後で和をとることが遂行されても、本実施例で
は和をとることは集積期間の間の影像センシングセクシ
ョンそれ自体で遂行されている。この目的で、所与の画
素の集積期間の間の少なくとも約 3/4部分の間に電荷の
集積により形成された電荷パッケージは、第１ラスター
を得るために先行画素に、あるいは第２ラスターを得る
ために後続画素に集積期間の残りの 1/4部分に移動され
る。電荷パッケージのシフトはできる限り出力信号に基
づく漏話を防ぐようラインフライバック時間の間に起こ
ることが好ましい。
【００２３】デバイスの動作を明確にするために、図３
はＡとＢと指定された２つの連続集積期間のクロック電
圧Ｆ1 ，Ｆ2 およびＦ3 の時間線図を示し、一方、線図
ａはライン時間（例えば64μsec ）がブロック25により
示される時間軸を表している。図４は多数の時点のＣＣ
Ｄチャネルの付随電位分布を示している。さらに図４の
破線は画素Ｐi-1 ，Ｐi ，Ｐi+1 の境界を示している。
電位井戸のハッチされた領域は電荷パッケージＱi-1 ，
Ｑi ，Ｑi+1 を表している。線図ＡとＢから明らかなよ
うに、クロックＦ1 ，Ｆ2 は集積期間の主要部分で高電
圧レベルにあり、一方、Ｆ3 は低電圧レベルにあり、こ
れはｎチャネルＣＣＤに対して、電極３と４は電荷が蓄
積されているチャネルに電位井戸を誘起し、同時に電位
障壁は電極５の下に形成され、その障壁は電荷パッケー
ジを互いに分離することを意味している。この状態は例
えば時点ｔ1 に生じる（図３と図４を見よ）。
はＡとＢと指定された２つの連続集積期間のクロック電
圧Ｆ1 ，Ｆ2 およびＦ3 の時間線図を示し、一方、線図
ａはライン時間（例えば64μsec ）がブロック25により
示される時間軸を表している。図４は多数の時点のＣＣ
Ｄチャネルの付随電位分布を示している。さらに図４の
破線は画素Ｐi-1 ，Ｐi ，Ｐi+1 の境界を示している。
電位井戸のハッチされた領域は電荷パッケージＱi-1 ，
Ｑi ，Ｑi+1 を表している。線図ＡとＢから明らかなよ
うに、クロックＦ1 ，Ｆ2 は集積期間の主要部分で高電
圧レベルにあり、一方、Ｆ3 は低電圧レベルにあり、こ
れはｎチャネルＣＣＤに対して、電極３と４は電荷が蓄
積されているチャネルに電位井戸を誘起し、同時に電位
障壁は電極５の下に形成され、その障壁は電荷パッケー
ジを互いに分離することを意味している。この状態は例
えば時点ｔ1 に生じる（図３と図４を見よ）。
【００２４】画素間の境界が電極５の中心の下にあるも
のと仮定されていることに注意されたい。ライン時間2
5,1の後で、電圧Ｆ1 は低レベルにスイッチし
（ｔ2 ）、その後でＦ3 はｔ3 で高レベルに行く。電荷
パッケージＱは図４で分かるように１電極の距離にわた
って右に転送される。Ｆ2 はｔ4 で低くなり、ｔ5 で再
び高くなる。電荷パッケージＱは再びさらに右に向かっ
て１電極だけ転送される（図４を見よ）。ｔ6 とｔ
7 で、Ｆ3 とＦ4 はそれぞれ高レベルと低レベルに行
き、従って電荷パッケージは１電極長の距離にわたって
右に再び移動される（図４のｔ7 を見よ）。ｔ1 の状態
と比較すると、電荷パッケージＱは１画素の距離にわた
って右に転送され、従って、例えば、パッケージＱi-1
とＱi はそれぞれ画素Ｐi とＰi+1 に蓄積される。電荷
パッケージＱはライン時間25,2の間でその位置を変化せ
ず、従ってこのライン時間の間に任意の画素Ｐi に発生
された電荷は先行画素に属する電荷パッケージＱi-1 に
付加される。
のと仮定されていることに注意されたい。ライン時間2
5,1の後で、電圧Ｆ1 は低レベルにスイッチし
（ｔ2 ）、その後でＦ3 はｔ3 で高レベルに行く。電荷
パッケージＱは図４で分かるように１電極の距離にわた
って右に転送される。Ｆ2 はｔ4 で低くなり、ｔ5 で再
び高くなる。電荷パッケージＱは再びさらに右に向かっ
て１電極だけ転送される（図４を見よ）。ｔ6 とｔ
7 で、Ｆ3 とＦ4 はそれぞれ高レベルと低レベルに行
き、従って電荷パッケージは１電極長の距離にわたって
右に再び移動される（図４のｔ7 を見よ）。ｔ1 の状態
と比較すると、電荷パッケージＱは１画素の距離にわた
って右に転送され、従って、例えば、パッケージＱi-1
とＱi はそれぞれ画素Ｐi とＰi+1 に蓄積される。電荷
パッケージＱはライン時間25,2の間でその位置を変化せ
ず、従ってこのライン時間の間に任意の画素Ｐi に発生
された電荷は先行画素に属する電荷パッケージＱi-1 に
付加される。
【００２５】１ライン時間の後、すなわちライン時間2
5,2の後で、電荷パッケージＱi は、Ｆ2 がまずｔ8 で
低レベルにもたらされ、次にｔ9 で高レベルにもたらさ
れるように元の位置あるいは画素Ｐi に再び転送され
る。電荷パッケージは１電極の距離にわたって左に再び
転送される（図４を見よ）。それぞれｔ10とｔ11でＦ1
は低くなり、Ｆ2 は高くなり、従ってｔ11に対する図４
に示された状態が得られる。次にｔ12とｔ13でＦ3 は低
くなり、Ｆ1 は高くなり、従って電荷パッケージＱ i は
その元の画素Ｐi に再び蓄積される。ライン時間25,3,
25,4および25,5の間に、電荷パッケージはその位置を変
化せず、従ってこれらの３ライン時間の間に任意の画素
Ｐi で発生された電荷が関連電荷パッケージＱi に付加
される。ライン時間25,5が経過した後、この手順が繰り
返され、かつ電荷パッケージＱi は間隔ｔ14−ｔ15で画
素Ｐi+1 に向かって再びシフトされ、かつライン時間2
5,6の間でそこに蓄積される。ライン時間25,6に後続す
るラインフライバック時間で、電荷パッケージＱi は再
び画素Ｐi に戻り、かつ３ライン時間そこに蓄積され
る。この手順は集積期間全体で繰り返される。
5,2の後で、電荷パッケージＱi は、Ｆ2 がまずｔ8 で
低レベルにもたらされ、次にｔ9 で高レベルにもたらさ
れるように元の位置あるいは画素Ｐi に再び転送され
る。電荷パッケージは１電極の距離にわたって左に再び
転送される（図４を見よ）。それぞれｔ10とｔ11でＦ1
は低くなり、Ｆ2 は高くなり、従ってｔ11に対する図４
に示された状態が得られる。次にｔ12とｔ13でＦ3 は低
くなり、Ｆ1 は高くなり、従って電荷パッケージＱ i は
その元の画素Ｐi に再び蓄積される。ライン時間25,3,
25,4および25,5の間に、電荷パッケージはその位置を変
化せず、従ってこれらの３ライン時間の間に任意の画素
Ｐi で発生された電荷が関連電荷パッケージＱi に付加
される。ライン時間25,5が経過した後、この手順が繰り
返され、かつ電荷パッケージＱi は間隔ｔ14−ｔ15で画
素Ｐi+1 に向かって再びシフトされ、かつライン時間2
5,6の間でそこに蓄積される。ライン時間25,6に後続す
るラインフライバック時間で、電荷パッケージＱi は再
び画素Ｐi に戻り、かつ３ライン時間そこに蓄積され
る。この手順は集積期間全体で繰り返される。
【００２６】集積期間の後で、電荷パッケージの全ラス
ターはメモリセクションに転送される。このラスターの
読出しの間に、後続ラスターは影像センシングセクショ
ンに形成され、その目的で図３のグループＢのクロック
電圧Ｆが印加される。これらの電圧は、左と右への電荷
のシフトにおける転送クロックを除いて、同じ電圧が第
１集積期間の間と同様に印加されるようなものである。
集積時間のライン時間25の間に、Ｆ1 とＦ2 は高く、Ｆ
3 は低く、従って時点ｔ1 とｔ13に対する図４で描かれ
たようなＣＣＤチャネルで電位プロフィルが得られる。
クロック電圧Ｆ 3 がｔ23で高くなる前にＦ2 はｔ22で低
くなる。すると電荷パッケージＱは図４で分かるように
左に１位置だけシフトされる。次にＦ1 はまず低くな
り、その後でＦ2 はｔ24で高くなる。電荷パッケージＱ
はさらに左に再び１位置だけシフトされる（図４のｔ24
を見よ）。
ターはメモリセクションに転送される。このラスターの
読出しの間に、後続ラスターは影像センシングセクショ
ンに形成され、その目的で図３のグループＢのクロック
電圧Ｆが印加される。これらの電圧は、左と右への電荷
のシフトにおける転送クロックを除いて、同じ電圧が第
１集積期間の間と同様に印加されるようなものである。
集積時間のライン時間25の間に、Ｆ1 とＦ2 は高く、Ｆ
3 は低く、従って時点ｔ1 とｔ13に対する図４で描かれ
たようなＣＣＤチャネルで電位プロフィルが得られる。
クロック電圧Ｆ 3 がｔ23で高くなる前にＦ2 はｔ22で低
くなる。すると電荷パッケージＱは図４で分かるように
左に１位置だけシフトされる。次にＦ1 はまず低くな
り、その後でＦ2 はｔ24で高くなる。電荷パッケージＱ
はさらに左に再び１位置だけシフトされる（図４のｔ24
を見よ）。
【００２７】ｔ25において、Ｆ1 とＦ2 が高く、Ｆ3 が
低い場合に、図４に示されたような電荷パッケージのパ
ターンは１画素の距離にわたって左に転送され、従って
電荷パッケージＱi は画素Ｐi-1 に蓄積される。１ライ
ン時間の間に、この画素で発生された電荷は電荷パッケ
ージＱi と集積される。このライン時間の後で、電荷パ
ッケージはその元の画素に再び戻され（ｔ26−ｔ27）、
かつ３ライン時間そこに蓄積され、一方、元の場所に発
生された電荷により増大される。この手順は集積期間全
体にわたって繰り返され、従って電荷パッケージＱi の
ラスターは、画素Ｐi で発生された電荷の 3/4部分と、
画素Ｐi-1 で発生された電荷の 1/4部分を具える集積期
間の終わりに形成される。
低い場合に、図４に示されたような電荷パッケージのパ
ターンは１画素の距離にわたって左に転送され、従って
電荷パッケージＱi は画素Ｐi-1 に蓄積される。１ライ
ン時間の間に、この画素で発生された電荷は電荷パッケ
ージＱi と集積される。このライン時間の後で、電荷パ
ッケージはその元の画素に再び戻され（ｔ26−ｔ27）、
かつ３ライン時間そこに蓄積され、一方、元の場所に発
生された電荷により増大される。この手順は集積期間全
体にわたって繰り返され、従って電荷パッケージＱi の
ラスターは、画素Ｐi で発生された電荷の 3/4部分と、
画素Ｐi-1 で発生された電荷の 1/4部分を具える集積期
間の終わりに形成される。
【００２８】もし静止画像が考慮されるなら、画像変換
は情景（scene)のサンプリングとして見られよう。例え
ば、以下の式、
は情景（scene)のサンプリングとして見られよう。例え
ば、以下の式、
【数１】 が第２ラスターに保持され、ここでｘ（ｎ）はラインｎ
の照度であり、ｙ（ｎ）は影像センサーの出力信号であ
る。周波数領域に変換すると、この式は
の照度であり、ｙ（ｎ）は影像センサーの出力信号であ
る。周波数領域に変換すると、この式は
【数２】 となり、ここでＴは画素のピッチである。以下の式、
【数３】 が伝達関数Ｈに対して保持される。同様な態様で、第１
ラインの伝達関数に対して、以下の式、
ラインの伝達関数に対して、以下の式、
【数４】 が導かれる。振幅特性は双方の場合に、
【数５】 である。２つのラスター間の位相差は、
【数６】 である。遅延、すなわちシフトは、
【数７】 である。
【００２９】最後の式は関連周波数範囲内（ω＝０およ
びωＴ＝0.5 ）で、シフト（理想的な場合にはそれはＴ
／２である）はいくらか高い周波数でＴ／２から偏って
いる。この偏移は通常不愉快なものではなく、非常に軽
微でありかつ見えることさえない。しかし、重要な利点
は、インターレーシングの結果としてしばしば生起する
いわゆるラインフリッカーが表示において低減されるこ
とである。
びωＴ＝0.5 ）で、シフト（理想的な場合にはそれはＴ
／２である）はいくらか高い周波数でＴ／２から偏って
いる。この偏移は通常不愉快なものではなく、非常に軽
微でありかつ見えることさえない。しかし、重要な利点
は、インターレーシングの結果としてしばしば生起する
いわゆるラインフリッカーが表示において低減されるこ
とである。
【００３０】本発明はここに与えられた実施例に限定さ
れず、多くの変形が本発明の範囲内で当業者に可能であ
ることは明らかであろう。２つの方向での電荷パッケー
ジのシフトによる集積の間で電荷の和をとる代わりに、
電荷パッケージＱi は全集積期間の間に対応画素Ｐi に
蓄積でき、電荷が影像マトリクスの外で再分布されるよ
う集積期間が経過した後で出力信号は形成される。２次
元センサーについて記述された本発明は１次元センサ
ー、すなわちラインセンサーにも有利に適用できる。
れず、多くの変形が本発明の範囲内で当業者に可能であ
ることは明らかであろう。２つの方向での電荷パッケー
ジのシフトによる集積の間で電荷の和をとる代わりに、
電荷パッケージＱi は全集積期間の間に対応画素Ｐi に
蓄積でき、電荷が影像マトリクスの外で再分布されるよ
う集積期間が経過した後で出力信号は形成される。２次
元センサーについて記述された本発明は１次元センサ
ー、すなわちラインセンサーにも有利に適用できる。
【図１】図１は本発明による電荷結合撮像デバイスの線
図である。
図である。
【図２】図２は電荷結合デバイスの断面図である。
【図３】図３は時間の関数としての印加クロック電圧の
線図である。
線図である。
【図４】図４は図３に描かれたクロック電圧における電
荷結合デバイスの種々の時点で生起する電位プロフィル
を示している。
荷結合デバイスの種々の時点で生起する電位プロフィル
を示している。
１ システムあるいは影像センシングセクション ２ ＣＣＤチャネル ３ 電極 ４ 電極 ５ 電極 ６ クロック電圧ソース ７ メモリセクション ８ 電極 ９ 電極 10 電極 11 （水平）読出レジスタ 12 出力増幅器 14 ｎ型表面層 15 ｐ型薄層 16 ｎ型基板 17 ゲート誘電体 18 クロックライン 19 クロックライン 20 クロックライン 22 矢印 23 矢印 24 矢印 25 ブロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヘルマヌス レオナルダス ピーク オランダ国 5621 ベーアー アインドー フェンフルーネヴァウツウェッハ １ (72)発明者 コルム ジョン スウィーネイ オランダ国 5621 ベーアー アインドー フェンフルーネヴァウツウェッハ １ (72)発明者 アルイシウス ウィルヘルムス マリヌス コルトウト オランダ国 5621 ベーアー アインドー フェンフルーネヴァウツウェッハ １
Claims (6)
- 【請求項１】 半導体基体で規定された電荷転送チャネ
ルの上方に位置された一行のクロック電極、該クロック
電極にクロック電圧を印加するよう与えられているクロ
ック電圧手段を具える３相電荷結合デバイスを有する電
荷結合撮像デバイスにおいて、 少なくとも継続時間の主要部分の間に２つの集積期間の
間で等しい電圧がクロック電極に印加され、かつ 情報
を含む電荷パッケージのラスターが、画素ｉ（ｉ＝１，
２，３，... ）の１つの集積期間に発生される電荷の少
なくとも約 3/4部分と、画素（ｉ−１）に発生される電
荷の 1/4部分との和により形成され、かつ第２ラスター
が、他の集積期間の画素ｉに発生される電荷の 3/4部分
と、画素（ｉ＋１）に発生された電荷の 1/4部分との和
により形成されること、 を特徴とする電荷結合撮像デバイス。 - 【請求項２】 和を取るための目的に対して、ある種の
画素の集積期間の継続時間の少なくとも約 3/4部分の発
生電荷の集積により形成された電荷パッケージが、第１
ラスターを得るための先行画素に、あるいは第２ラスタ
ーを得るための後続画素に対して集積期間の残りの 1/4
部分に移動されることを特徴とする請求項１に記載の電
荷結合撮像デバイス。 - 【請求項３】 電荷結合デバイスが、影像センシングセ
クションを形成する行と列に配設された画素のパターン
により、および第１集積期間の間に形成された電荷パッ
ケージのラスターが蓄積できるメモリセクションを形成
するメモリ要素の対応パターンによりフレーム転送タイ
プの２次元影像センサー（FTセンサー）の部分を形成
し、一方同時に、影像センシングセクションにおいて第
２集積期間に属する電荷パッケージの第２ラスターが形
成されることを特徴とする請求項２に記載の電荷結合撮
像デバイス。 - 【請求項４】 メモリセクションに隣接して読出レジス
タが置かれ、それによりメモリセクションに蓄積された
電荷パッケージのラスターは、今後、ライン時間と呼ば
れる時間の間にライン毎に読出され、一方同時に、ラス
ターに依存して、後続ラインの電荷パッケージが、各パ
ッケージに対応する画素の３ライン時間の間に、かつ引
き続いて同じ列の先行画素もしくは後続画素の１ライン
時間の間に、これらのパッケージを交互に蓄積すること
により影像センシングセクションに形成されることを特
徴とする請求項３に記載の電荷結合撮像デバイス。 - 【請求項５】 上記の対応画素と先行もしくは後続画素
の間の電荷パッケージの転送が常に２ライン時間の間に
起こることを特徴とする請求項４に記載の電荷結合撮像
デバイス。 - 【請求項６】 請求項１から５のいずれか１つに記載の
電荷結合撮像デバイスを備えるカメラ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL91201849:6 | 1991-07-15 | ||
| EP91201849 | 1991-07-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05199465A true JPH05199465A (ja) | 1993-08-06 |
Family
ID=8207783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4185282A Pending JPH05199465A (ja) | 1991-07-15 | 1992-07-13 | 電荷結合撮像デバイスとそのような撮像デバイスを備えるカメラ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5517244A (ja) |
| EP (1) | EP0523781B1 (ja) |
| JP (1) | JPH05199465A (ja) |
| KR (1) | KR100278947B1 (ja) |
| DE (1) | DE69225846T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0759099A (ja) * | 1992-12-23 | 1995-03-03 | Loral Fairchild Corp | 高解像度モノクローム全フレームｃｃｄ撮像装置を用いた電子カラー写真撮影方法及び装置 |
| US5585847A (en) * | 1992-12-23 | 1996-12-17 | Loral Fairchild Corporation | Electronic color imaging technique and structure using a very high resolution monochrome full-frame CCD imager |
| BE1008077A3 (nl) * | 1994-02-17 | 1996-01-09 | Philips Electronics Nv | Ladingsgekoppelde beeldopneeminrichting en camera voorzien van een dergelijke ladingsgekoppelde beeldopneeminrichting. |
| KR100264414B1 (ko) * | 1996-03-29 | 2000-08-16 | 가네꼬 히사시 | 전하결합소자의고속동작방법 |
| US6847401B1 (en) * | 1997-08-25 | 2005-01-25 | Sanyo Electric Co., Ltd. | Solid-state image pickup device for producing thinned image |
| WO1999013649A2 (en) * | 1997-09-11 | 1999-03-18 | Koninklijke Philips Electronics N.V. | Electronic half pixel offset |
| WO2001048826A1 (en) * | 1999-12-24 | 2001-07-05 | Hamamatsu Photonics K.K. | Semiconductor energy sensor |
| US6870207B2 (en) | 2000-04-24 | 2005-03-22 | The University Of Connecticut | III-V charge coupled device suitable for visible, near and far infra-red detection |
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