JPH0519983B2 - - Google Patents

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JPH0519983B2
JPH0519983B2 JP62175032A JP17503287A JPH0519983B2 JP H0519983 B2 JPH0519983 B2 JP H0519983B2 JP 62175032 A JP62175032 A JP 62175032A JP 17503287 A JP17503287 A JP 17503287A JP H0519983 B2 JPH0519983 B2 JP H0519983B2
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substrate
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Seeresu Ebaato Miriamu
Shiidore Oruson Reonarudo
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  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は、集積回路半導体チツプ・パツケージ
に係り、更に具体的に云えば、パツケージの一部
として分散された高周波減結合キヤパシタを有し
ている、半導体チツプ・キヤリア即ち第１レベル
の電子的パツケージに係る。
Ｂ 従来技術 超LSI回路は益々複雑さを増す傾向にあり、そ
の性能を高めるためには、より多くの出力駆動回
路をより迅速にスイツチングさせる必要がある。
スイチツング速度が増加すると、関連する電効的
ノイズの量も増加する。スイツチング速度の増加
に関連するノイズのレベルを最小限に留めるため
に、種々の技術が従来用いられている。ノイズを
減少させる１つの周知の技術は、関連する電圧ピ
ンの間に減結合キヤパシタとして個別キヤパシタ
を加えることである。一般的には、半導体チツプ
から離れて装着された個別キヤパシタは、多数の
電力配線又は大電力母線によつて、上記チツプに
電気的に結合されている。それらの電力配線は典
型的には長いインダクタンス路を意味する。更
に、それらの多数の配線に流れる電流がスイツチ
ングされる速度が増すとともに、電圧降下が大き
くなる。その電圧降下は、望ましくない電力供給
ノイズとして考えられる。インダクタンス路を最
小限に留める１つの技術は、個別キヤパシタを半
導体チツプに可能な限り近づけることである。し
かし、半導体チツプに関連する配線のレイアウト
又は個別キヤパシタの物理的寸法のいずれを考え
ても、電圧降下又はノイズが何ら生じないように
個別キヤパシタを位置付けることはできない。更
に、その目的に用いられる個別キヤパシタは、通
常、高周波及び低インダクタンスのキヤパシタで
あり、上記技術を用いた場合に、コストを増加さ
せる。電流がスイツチングされる速度の増加によ
り生じるノイズのレベルは、同時にスイツチング
することができるLSI回路の性能及び数を制限す
る。
従つて、電流がスイツチングされる速度の増加
に関連するノイズを減少させ、且つ関連するイン
ダクタンス路及びコストを最小限にする技術が必
要とされている。
Ｃ 発明が解決しようとする問題点 本発明の目的は、電力供給系の形成と同時にそ
の電力供給系の一体的部分として形成され、交互
に重ねられた複数の金属層及び誘電体層を用いる
ことによりキヤパシタンスが増加される減結合キ
ヤパシタを有する、半導体チツプのための改良さ
れた電子的パツケージを提供することである。
Ｄ 問題点を解決するための手段 本発明は、複数の分散された減結合キヤパシタ
を有する電子的パツケージを提供する。基板上に
形成された第１金属層は、減結合キヤパシタの第
１プレートを形成する部分を少なくとも１つ含
み、半導体チツプを取付けるためのパツドを少な
くとも１つ含む。薄い誘電体層が上記第１金属層
上に設けられて、その第１金属層を覆つている。
第２金属層が上記誘電体層上に形成され、半導体
チツプの接点に取付けられるパツドを少なくとも
１つ含んでいる。そのパツドは、減結合キヤパシ
タの第１プレートに関して配置されて、上記減結
合キヤパシタの第２プレートを形成しており、上
記第１プレートとの間に上記の薄い誘電体層を有
している。
Ｅ 実施例 第１図は、チツプ１２の如きLSI電子回路チツ
プのための電子的パツケージ即ちキヤリア１０の
分解斜視図である。チツプ１２は、誘電体層１６
の上面１５上に形成された第２金属層１４に電気
的に結合されている。誘電体層１６は、ポリイミ
ドの如き薄膜誘電体材料より成る。チツプ１２に
信号及び電力の両者を供給するための電気的接続
を与える第２金属層１４は又、キヤパシタの第２
プレートとしても働く、キヤパシタの第２プレー
トは、チツプが装置されるパツド１７を少なくと
も１つ含んでいる。第１金属層１８は誘電体層１
６の下面に隣接して配置されており、誘電体層１
６は第１金属層１８を第２金属層１４から電気的
に分離させている。第１金属層１８は接地電位の
如き第１電位に結合されており、キヤリア１０の
ための接地平面として働く。第１金属層１８は第
２金属層１４におけるパツド１７を含む第２プレ
ートの下に延びており、キヤパシタの第１プレー
トとして働く。更に、第１金属層１８は基板２４
の上面２２に支持されている。基板２４中には、
複数のピン２８を受取るために、複数の開孔２６
が形成されている。基板２４、第１金属層１８、
誘電体層１６、及び第２金属層１４を貫通するピ
ン２８は、チツプ１２に信号及び電力を供給する
ための結合を容易にする。更に、ピン２８の選択
されたものが第１電位を第１金属層１８に結合さ
せる。キヤツプ２９がキヤリア１０の一部の上に
位置付けられて、その部分を密封している。
第２図は、組立てられたキヤリア１０の断面図
である。前述の如く、チツプ１２は、誘電体層１
６の上面１５に支持されている。恐らく数十個の
中の代表的なものである複数のはんだ接続部３
０，３２，３４、及び３６は、チツプ１２に信号
及び電力の両方を供給する電気的接続のための支
持体を与える。はんだ接続部３０，３２，３４及
び３６は、チツプ１２と、第２金属層１４におけ
る装着パツド３８，４０、及び４２並びに第１金
属層１８の接地平面との間の電気的接続を容易に
よる。装着パツド３８，４０、及び４２は、第２
金属層１４の一体的部分であり、第２金属層１４
と同時に形成される。第２金属層１４は、ピン２
８の選択されたものと、はんだ接続部の選択され
たものとの相互接続を容易にする複数の配線を含
む。
更に、前述の如く、第１金属層１８は第１電位
に結合されており、キヤパシタの一方のプレート
として働く。キヤパシタの一方のプレートして、
第１金属層１８は、はんだ接続部３２から、ピン
５０の如きモジユール接地ピンへと延びている。
同様に、第２金属層１４は、キヤパシタの他方の
プレートとして、はんだ接続部３６の如き電力用
はんだ接続部から、第２電位に結合されているモ
ジユール電圧ピン５２へと延びている。第１及び
第２プレートの大きさは、それらのプレートを形
成するために用いることができるスペースによつ
てしか制限されないことに注目されたい。従つ
て、第１及び第２プレートは、モジユール接地ピ
ン５０及びモジユール電圧ピン５２の各々を越え
て延びることができる。このようにして、第２金
属層１４と第１金属層１８との間に誘電体層１６
が配置されている。減結合平行プレート・キヤパ
シタＣが形成される。更に、キヤパシタＣは、チ
ツプ１２の装着パツド４２に形成され、モジユー
ル電圧ピン５２にそしてそれを越えて分散されて
いる。
減結合平行プレート・キヤパシタＣのキヤパシ
タンスは、ポリイミド材料の誘電定数よりも大き
い誘電定数を有する誘電体材料を代りに用いるこ
とによつて、増加させることができる。減結合キ
ヤパシタＣのキヤパシタンスを増加させるための
もう１つの技術は、第１及び第２プレートの大き
さを増すことである。更に、当技術分野で周知の
技術を用いて金属層及び誘電体層の交互の層を更
に増すことによつても、キヤパシタＣのキヤパシ
タンスを増加させることができる。又は、基板上
のスペースが制限されている場合には、キヤパシ
タＣのキヤパシタンスは、第３図に示されている
如く、当技術分野で周知の個別キヤパシタを平行
プレート・キヤパシタに結合させることによつ
て、増加させることができる。
第３図において、平行プレート・キヤパシタが
前述の如く形成される。次に、個別キヤパシタ５
４が第２金属層１４の上面に装着され、当技術分
野で周知の技術を用いて第２金属層１４及び第１
金属層１８に電気的に結合される。
要約すると、キヤパシタＣは、基板２４に、第
２金属層１４、誘電体層１６、及び第１金属層１
８を設けると同時に形成される。基板２４上に、
クロムの第１層、銅の中間層、及びクロムの第２
層を含む接地平面即ち第１金属層１８が形成され
る。基板２４は、セラミツク基板であつても、テ
ープ自動ボンデイングで用いられる如き任意の薄
膜構造体であつてもよい。又は、基板２４は、エ
ポキシのベースを有する回路板の如き構造体であ
つてもよい。それから、減結合キヤパシタＣの第
１プレートとして働くパツドを少なくとも１つ含
んでいる、個性化された基板２４を形成するため
に、金属がエツチングされる。それから、当技術
分野で周知のスパツタリングの如き技術を用い
て、薄膜誘電体層１６が第１金属層１８上に設け
られる。はんだ接続部３２と第１金属層１８との
間の接続を容易にするために、誘電体層１６中に
開孔が形成される。誘電体層１６の上面１５に形
成される第２金属層１４は、クロムの第１層、銅
の中間層、及びクロムの第２層を含む。更に、第
２金属層１４は、第１金属層１８に関連して位置
付けられて、それらの間にキヤパシタＣを形成す
る、パツド３８，４０、及び４２の如き部分を含
む。平行プレート・キヤパシタであるキヤパシタ
Ｃは、キヤパシタの第２プレートとして働く、パ
ツド３８，４０、及び４２の中の選択された１つ
から、ピン５２の如き電圧ピンの中の選択された
１つを越えて延びる。従つて、電流である信号が
流れ始めると、電流はキヤパシタＣに遭遇し、そ
のキヤパシタは電圧ピン５２とパツド４２との間
の電流の流れの全径路に亘つて存在している。更
に、キヤパシタＣの第１及び第２プレートの形状
は重要でない。第２金属層１４（第２プレート）
が第１金属層１８（第１プレート）に関して位置
付けられて、その第１金属層１８との間に誘電体
層１６を有しており、且つ第１及び第２プレート
の合計領域がキヤパシタＣのキヤパシタンスを所
望のレベルに増加させるようになつているなら
ば、キヤパシタＣはピン２８の間の使用可能な任
意のスペースに形成することができる。従つて、
キヤパシタＣはチツプ１２の下のスペースに形成
することができる。
第４図は、ワイヤーボンデイングを利用する半
導体チツプ７０を用いている、本発明のもう１つ
の実施例の断面例である。第１金属層６２が基板
６４上に形成される。減結合キヤパシタC′の第１
プレートとして働く少なくとも１つのパツドを含
む個性化された基板６４を形成するために、第１
金属層６２が部分的にエツチングされる。その第
１プレートは、複数のピン６５の中の１つ又はそ
れ以上により第１電位に結合される。第１金属層
６２の上面に誘電体層６６が設けられる。第１金
属層６２への半導体チツプ７０の取付けを容易に
するために、誘電体層が部分的に除去される。半
導体チツプ７０は、複数の接続体７４の取付けを
容易にするために、チツプ７０の表面７２上に配
置されている複数の装着パツド（図示せず）がさ
らされるように、第１金属層６２に取付けられ
る。第１金属層６２は、接続体７４により装着パ
ツドの１つ又はそれ以上に電気的に結合される。
それから、第２金属層７６が誘電体層６６の上面
６８に形成される。減結合キヤパシタC′の第２プ
レートとして働く少なくとも１つのパツドを形成
するために、第２金属層７６が部分的にエツチン
グされる。その第２プレートは、ピン６５の１つ
又はそれ以上により第２電位に結合される。第２
プレートは又、接続体７４の１つ又はそれ以上に
より半導体チツプ７０にも結合される。更に、第
２プレートは第１プレートに関して位置付けら
れ、第１プレートとの間に誘電体層６６を有し
て、減結合キヤパシタC′を形成する。接続体７４
の長さは、それによつて生じるインダクタンスを
最小限に留めそして減結合キヤパシタC′を装着パ
ツドに出来る限り近づけるために、最小限にされ
る。
Ｆ 発明の効果 本発明によれば、電力供給系の形成と同時にそ
の電力供給系の一体的部分として形成され、交互
に重ねられた複数の金属層及び誘電体層を用いる
ことによりキヤパシタンスが増加される減結合キ
ヤパシタを有する、半導体チツプのための改良さ
れた電子的パツケージが得られる。
【図面の簡単な説明】
第１図は本発明による電子的パツケージの分解
斜視図、第２図は第１図の線２−２における組立
てられた電子的パツケージの断面図、第３図は個
別キヤパシタを用いている第１図の電子的パツケ
ージの断面図、第４図は本発明による電子的パツ
ケージのもう１つの実施例を示す断面図である。 １０……電子的パツケージ（キヤリア）、１２，
７０……チツプ、１４，７６……第２金属層、１
６，６６……誘電体層、１７，３８，４０，４２
……パツド、１８，６２……第１金属層、２４，
６４……基板、２６……開孔、２８，６５……ピ
ン、２９……キヤツプ、３０，３２，３４，３６
……はんだ接続部、４６……配線、５０……モジ
ユール接地ピン、５２……モジユール電圧ピン、
５４……従来の個別キヤパシタ、６０……フリツ
プ・チツプ・キヤリア、７４……接続体、Ｃ，
C′……減結合キヤパシタ。

Claims (1)

  1. 【特許請求の範囲】 １ １つの基板と、 内部電気的接続用の第１パツドと減結合キヤパ
    シタの第１プレートを形成する部分とを含む上記
    基板上の第１金属層と、 上記第１パツドと通じる窓を含む上記第１金属
    層上の誘電体層と、 内部電気的接続用の第２パツドを含み、上記第
    １プレートの位置に対応して形成される上記減結
    合キヤパシタの第２プレートを含む、上記誘電体
    層上の第２金属層と、 上記基板の底部から上記第２金属層の表面まで
    貫通している複数の開口と、 上記内部電気的接続用の第１及び第２パツドに
    よつて、上記第１金属層および上記第２金属層と
    電気的接続をする上記第２金属層上に設置された
    半導体チツプと、 上記複数の開口を通して伸び、上記第１金属層
    または第２金属層と接続して、上記半導体チツプ
    と上記基板の底部とを電気的接続する複数のピン
    と、を有する電子的パツケージ。
JP62175032A 1986-09-30 1987-07-15 電子的パッケ−ジ Granted JPS6386554A (ja)

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US91343586A 1986-09-30 1986-09-30
US913435 1986-09-30

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JPS6386554A JPS6386554A (ja) 1988-04-16
JPH0519983B2 true JPH0519983B2 (ja) 1993-03-18

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