JPH0520386A - 論理回路のタイミング仕様検証方式 - Google Patents
論理回路のタイミング仕様検証方式Info
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- JPH0520386A JPH0520386A JP3171532A JP17153291A JPH0520386A JP H0520386 A JPH0520386 A JP H0520386A JP 3171532 A JP3171532 A JP 3171532A JP 17153291 A JP17153291 A JP 17153291A JP H0520386 A JPH0520386 A JP H0520386A
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Abstract
(57)【要約】
【構成】ステップＳ１で、初期値として制約条件が設定
されている機能ブロックの入力端子に伝播させるべき論
理値の変化の方向を設定する。ステップＳ２で、論理値
の変化の方向の伝播経路を探索し、各ブロックの遅延時
間を累算し伝播経路の遅延値を求める。ステップＳ４
で、最も近い信号線に設定論理値が伝播するように外部
入力端子の論理値を設定する。 【効果】対象回路の制約条件の設定を正確に行なえるの
で使用上の制限は大幅に緩和される。必要以上の検証を
避けることができるため迅速かつ効率的である。ブラッ
クボックス的な回路等でも、その回路の外部端子におけ
る詳細なエラー情報を入手することが可能であるため回
路のデバッグが容易となる。
されている機能ブロックの入力端子に伝播させるべき論
理値の変化の方向を設定する。ステップＳ２で、論理値
の変化の方向の伝播経路を探索し、各ブロックの遅延時
間を累算し伝播経路の遅延値を求める。ステップＳ４
で、最も近い信号線に設定論理値が伝播するように外部
入力端子の論理値を設定する。 【効果】対象回路の制約条件の設定を正確に行なえるの
で使用上の制限は大幅に緩和される。必要以上の検証を
避けることができるため迅速かつ効率的である。ブラッ
クボックス的な回路等でも、その回路の外部端子におけ
る詳細なエラー情報を入手することが可能であるため回
路のデバッグが容易となる。
Description
【０００１】
【産業上の利用分野】本発明は論理回路のタイミング仕
様検証方式に関し、特に半導体集積回路における論理回
路のタイミング仕様検証方式に関する。
様検証方式に関し、特に半導体集積回路における論理回
路のタイミング仕様検証方式に関する。
【０００２】
【従来の技術】従来の論理回路のタイミング仕様検証方
式は、次のように最悪の条件を与える伝播経路の遅延値
を人手で求めるというものであった。
式は、次のように最悪の条件を与える伝播経路の遅延値
を人手で求めるというものであった。
【０００３】まず、半導体集積回路の全体、あるいは、
半導体集積回路を構成する機能ブロックからなる部分回
路をタイミング仕様検証の対象回路として設定する。次
に、対象回路の機能から判断して、対象回路の予め定め
た機能ブロックに論理的な正常動作を保証するための入
力端子における制約条件を人手で設定する。次に、対象
回路の外部端子から、制約条件が設定されている機能ブ
ロックの入力端子に至る全ての信号経路を抽出する。次
に、これらの信号経路のうち最悪の条件を与える経路の
遅延値を求めるというものであった。
半導体集積回路を構成する機能ブロックからなる部分回
路をタイミング仕様検証の対象回路として設定する。次
に、対象回路の機能から判断して、対象回路の予め定め
た機能ブロックに論理的な正常動作を保証するための入
力端子における制約条件を人手で設定する。次に、対象
回路の外部端子から、制約条件が設定されている機能ブ
ロックの入力端子に至る全ての信号経路を抽出する。次
に、これらの信号経路のうち最悪の条件を与える経路の
遅延値を求めるというものであった。
【０００４】
【発明が解決しようとする課題】上述した従来の論理回
路のタイミング仕様検証方式は、最悪の条件を与える経
路についてのみしか求めないため、対象回路が非常に限
定した条件下でしか使用できないという欠点があった。
また、設計者が内容を視ることができないブラックボッ
クス的な回路では、タイミング上のエラーが発生した場
合等にその回路の外部端子における詳細なエラー情報の
入手が不可能であるため、回路のデバッグが困難である
という欠点があった。さらに、対象回路の入力端子にお
ける条件の設定を人手で行なうため多大の時間を要し、
非能率的であるという問題点があった。
路のタイミング仕様検証方式は、最悪の条件を与える経
路についてのみしか求めないため、対象回路が非常に限
定した条件下でしか使用できないという欠点があった。
また、設計者が内容を視ることができないブラックボッ
クス的な回路では、タイミング上のエラーが発生した場
合等にその回路の外部端子における詳細なエラー情報の
入手が不可能であるため、回路のデバッグが困難である
という欠点があった。さらに、対象回路の入力端子にお
ける条件の設定を人手で行なうため多大の時間を要し、
非能率的であるという問題点があった。
【０００５】
【課題を解決するための手段】本発明の論理回路のタイ
ミング仕様検証方式は、検証対象回路の論理的な正常動
作を保証するように予め定めた制約条件が設定されてい
る機能ブロックの入力端子である第一の端子を出発点と
し、前記第一の端子の論理値の変化の方向の伝播経路と
前記論理値の遅延時間とを求めるように前記第一の端子
から外部入力端子である第二の端子の方向に追跡し、前
記伝播経路を活性化するため前記第二の端子に必然的に
設定されるべき論理値を求めることを特徴とするもので
ある。
ミング仕様検証方式は、検証対象回路の論理的な正常動
作を保証するように予め定めた制約条件が設定されてい
る機能ブロックの入力端子である第一の端子を出発点と
し、前記第一の端子の論理値の変化の方向の伝播経路と
前記論理値の遅延時間とを求めるように前記第一の端子
から外部入力端子である第二の端子の方向に追跡し、前
記伝播経路を活性化するため前記第二の端子に必然的に
設定されるべき論理値を求めることを特徴とするもので
ある。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の論理回路のタイミング仕様
検証方式の一実施例を示すフローチャートである。
検証方式の一実施例を示すフローチャートである。
【０００８】本実施例の論理回路のタイミング仕様検証
方式は、図１に示すように、初期値設定ステップＳ１
と、後方追跡ステップＳ２と、外部入力端子到達判定ス
テップＳ３と、条件値設定ステップＳ４と、論理値伝播
ステップＳ５と、論理値矛盾判定ステップＳ６と、論理
値終点到達判定ステップＳ７と、棄却ステップＳ８と、
終了ステップＳ９との各ステップから構成されている。
方式は、図１に示すように、初期値設定ステップＳ１
と、後方追跡ステップＳ２と、外部入力端子到達判定ス
テップＳ３と、条件値設定ステップＳ４と、論理値伝播
ステップＳ５と、論理値矛盾判定ステップＳ６と、論理
値終点到達判定ステップＳ７と、棄却ステップＳ８と、
終了ステップＳ９との各ステップから構成されている。
【０００９】次に、本実施例の動作について説明する。
【００１０】まず、ステップＳ１で、初期値として、検
証対象回路における、制約条件が設定されている機能ブ
ロックの入力端子に伝播させるべき論理値の’０’か
ら’１’あるいは’１’から’０’の変化の方向を設定
する。
証対象回路における、制約条件が設定されている機能ブ
ロックの入力端子に伝播させるべき論理値の’０’か
ら’１’あるいは’１’から’０’の変化の方向を設定
する。
【００１１】次に、ステップＳ２の後方追跡により、論
理値の変化が伝播する経路を探索する。同時に、論理値
の変化の方向が伝播するために必要なブロックの他の端
子の論理値を求めるように後方追跡する。このとき、後
方追跡の過程で各ブロックの遅延時間を累算し、伝播経
路の遅延値を求める。
理値の変化が伝播する経路を探索する。同時に、論理値
の変化の方向が伝播するために必要なブロックの他の端
子の論理値を求めるように後方追跡する。このとき、後
方追跡の過程で各ブロックの遅延時間を累算し、伝播経
路の遅延値を求める。
【００１２】次に、ステップＳ３の外部入力端子到達判
定は、ステップＳ２の経路の探索が、外部入力端子まで
到達したかどうかの判定である。到達した場合は、ステ
ップＳ４に進み、また、到達していない場合はステップ
Ｓ２に戻る。ステップＳ２の後方追跡は、伝播経路の探
索が対象回路の外部入力端子に到達するまで繰返され
る。
定は、ステップＳ２の経路の探索が、外部入力端子まで
到達したかどうかの判定である。到達した場合は、ステ
ップＳ４に進み、また、到達していない場合はステップ
Ｓ２に戻る。ステップＳ２の後方追跡は、伝播経路の探
索が対象回路の外部入力端子に到達するまで繰返され
る。
【００１３】次に、ステップＳ４の条件値設定では、論
理値の伝播経路上のブロックにおいて、論理値の変化の
方向が伝播するためにある論理値に設定された複数の信
号線の内、外部入力端子に最も近い信号線にその設定さ
れた論理値が伝播するように外部入力端子の論理値を設
定する。
理値の伝播経路上のブロックにおいて、論理値の変化の
方向が伝播するためにある論理値に設定された複数の信
号線の内、外部入力端子に最も近い信号線にその設定さ
れた論理値が伝播するように外部入力端子の論理値を設
定する。
【００１４】次に、ステップＳ５の論理値伝播では、ス
テップＳ４で論理値が設定された外部端子の論理値によ
り出力値が決まる機能ブロックの出力端子に接続された
信号線まで論理値を伝播させる。
テップＳ４で論理値が設定された外部端子の論理値によ
り出力値が決まる機能ブロックの出力端子に接続された
信号線まで論理値を伝播させる。
【００１５】次に、ステップＳ６の論理値矛盾判定で
は、ステップＳ５で信号線に設定された論理値が以前に
設定されていた論理値と矛盾するかどうかの判定を行な
う。矛盾する場合には、ステップＳ８に進み、現在仮定
されている論理値の変化が伝播する経路は活性化されな
いで棄却され、処理を完了する。矛盾しない場合はステ
ップＳ７に進む。
は、ステップＳ５で信号線に設定された論理値が以前に
設定されていた論理値と矛盾するかどうかの判定を行な
う。矛盾する場合には、ステップＳ８に進み、現在仮定
されている論理値の変化が伝播する経路は活性化されな
いで棄却され、処理を完了する。矛盾しない場合はステ
ップＳ７に進む。
【００１６】次に、ステップＳ７の論理値終点到達判定
では、終点に設定した論理値が到達したかどうかの判定
を行なう。ステップＳ１の初期値として制約条件が設定
されている機能ブロックの入力端子まで論理値の変化の
方向が伝播したらステップＳ９に進む。伝播しなければ
ステップＳ４に進み、設定した論理値が到達するまでス
テップＳ４〜ステップＳ７を繰返す。
では、終点に設定した論理値が到達したかどうかの判定
を行なう。ステップＳ１の初期値として制約条件が設定
されている機能ブロックの入力端子まで論理値の変化の
方向が伝播したらステップＳ９に進む。伝播しなければ
ステップＳ４に進み、設定した論理値が到達するまでス
テップＳ４〜ステップＳ７を繰返す。
【００１７】以上のようにして、対象となった伝播経路
の遅延値と対象回路の外部入力端子のとる論理値との条
件により、検証対象回路のタイミング仕様が求められ
る。
の遅延値と対象回路の外部入力端子のとる論理値との条
件により、検証対象回路のタイミング仕様が求められ
る。
【００１８】次に、本発明の第二の実施例について説明
する。
する。
【００１９】この第二の実施例は具体的な論理回路を例
として説明する。
として説明する。
【００２０】図２は、本発明の第二の実施例を示す検証
対象回路の回路図である。
対象回路の回路図である。
【００２１】図２において、検証対象回路は、Ｄフリッ
プフロップ１と、ＮＡＮＤゲートＡ１〜Ａ３と、インバ
ータＩ１と、外部入力用の端子Ｔ１〜Ｔ４と、信号線Ｌ
１〜Ｌ１２とから構成されている。
プフロップ１と、ＮＡＮＤゲートＡ１〜Ａ３と、インバ
ータＩ１と、外部入力用の端子Ｔ１〜Ｔ４と、信号線Ｌ
１〜Ｌ１２とから構成されている。
【００２２】Ｄフリップフロップ１は、データ入力用の
端子Ｔ１１とクロック入力用のＴ１２とを有している。
端子Ｔ１１とクロック入力用のＴ１２とを有している。
【００２３】次に、本実施例の動作について説明する。
【００２４】ここで、Ｄフリップフロップ１で設定され
ているセットアップ時間およびホールド時間を満足する
ための、外部入力端子である端子Ｔ１〜Ｔ４に設定すべ
き条件を求めるものとする。
ているセットアップ時間およびホールド時間を満足する
ための、外部入力端子である端子Ｔ１〜Ｔ４に設定すべ
き条件を求めるものとする。
【００２５】いま、Ｄフリップフロップ１のセットアッ
プ時間およびホールド時間をそれぞれ３ｎＳ、ＮＡＮＤ
ゲートＡ１〜Ａ３の遅延値をそれぞれ１ｎＳとし、配線
遅延等の他の遅延を無視するものとする。Ｄフリップフ
ロップ１のセットアップ時間およびホールド時間は、Ｄ
フリップフロップ１のデータ入力用の端子Ｔ１１とクロ
ック入力用のＴ１２との間に成立する条件であることか
ら、検証の対象となる端子として、端子Ｔ１１，Ｔ１２
が選ばれる。
プ時間およびホールド時間をそれぞれ３ｎＳ、ＮＡＮＤ
ゲートＡ１〜Ａ３の遅延値をそれぞれ１ｎＳとし、配線
遅延等の他の遅延を無視するものとする。Ｄフリップフ
ロップ１のセットアップ時間およびホールド時間は、Ｄ
フリップフロップ１のデータ入力用の端子Ｔ１１とクロ
ック入力用のＴ１２との間に成立する条件であることか
ら、検証の対象となる端子として、端子Ｔ１１，Ｔ１２
が選ばれる。
【００２６】まず、端子Ｔ１１について、外部入力端子
に対する後方追跡を行なう。
に対する後方追跡を行なう。
【００２７】端子Ｔ１１にレベル’０’からレベル’
１’への変化、すなわち、立上りをあらわす符号Ｒを設
定する。端子Ｔ１１には、ＮＡＮＤゲートＡ３の出力端
子が接続されており、したがって、ＮＡＮＤゲートＡ３
の出力符号はＲと決まる。
１’への変化、すなわち、立上りをあらわす符号Ｒを設
定する。端子Ｔ１１には、ＮＡＮＤゲートＡ３の出力端
子が接続されており、したがって、ＮＡＮＤゲートＡ３
の出力符号はＲと決まる。
【００２８】ＮＡＮＤゲートＡ３の出力符号がＲなるた
めには、ＮＡＮＤゲートＡ３の入力端子に接続される信
号線Ｌ１０，Ｌ１１のいずれかが、レベル’１’から’
０’への変化、すなわち、立下りをあらわす符号Ｆをと
ればよい。ここで信号線Ｌ１０が符号Ｆをとるとする
と、レベルの変化がＮＡＮＤゲートＡ３の出力端子に伝
播するためには、信号線Ｌ１１は論理値’１’をとるこ
とになる。ここで、信号伝播に伴なう遅延値としてＮＡ
ＮＤゲートＡ３の遅延値１ｎＳをとり、伝播経路の遅延
値を計算するための変数として格納する。
めには、ＮＡＮＤゲートＡ３の入力端子に接続される信
号線Ｌ１０，Ｌ１１のいずれかが、レベル’１’から’
０’への変化、すなわち、立下りをあらわす符号Ｆをと
ればよい。ここで信号線Ｌ１０が符号Ｆをとるとする
と、レベルの変化がＮＡＮＤゲートＡ３の出力端子に伝
播するためには、信号線Ｌ１１は論理値’１’をとるこ
とになる。ここで、信号伝播に伴なう遅延値としてＮＡ
ＮＤゲートＡ３の遅延値１ｎＳをとり、伝播経路の遅延
値を計算するための変数として格納する。
【００２９】信号線Ｌ１０が符号Ｆをとるので、信号線
Ｌ１０に接続されているＮＡＮＤゲートＡ１の出力符号
はＦと決まる。
Ｌ１０に接続されているＮＡＮＤゲートＡ１の出力符号
はＦと決まる。
【００３０】ＮＡＮＤゲートＡ１の出力符号がＦなるた
めには、ＮＡＮＤゲートＡ１の入力端子に接続される信
号線Ｌ１，Ｌ２のいずれかが、符号Ｒをとればよい。こ
こで、信号線Ｌ１をＲとすれば、レベルの変化がＮＡＮ
ＤゲートＡ１の出力端子に伝播するためには、信号線Ｌ
２は論理値’１’をとることになる。このとき、伝播経
路の遅延値を計算するための変数に、既に格納されてい
る遅延値１ｎＳとＮＡＮＤゲートＡ１の遅延値１ｎＳと
の和２ｎＳを格納する。
めには、ＮＡＮＤゲートＡ１の入力端子に接続される信
号線Ｌ１，Ｌ２のいずれかが、符号Ｒをとればよい。こ
こで、信号線Ｌ１をＲとすれば、レベルの変化がＮＡＮ
ＤゲートＡ１の出力端子に伝播するためには、信号線Ｌ
２は論理値’１’をとることになる。このとき、伝播経
路の遅延値を計算するための変数に、既に格納されてい
る遅延値１ｎＳとＮＡＮＤゲートＡ１の遅延値１ｎＳと
の和２ｎＳを格納する。
【００３１】信号線Ｌ１の符号はＲであることから、信
号線Ｌ１が接続される外部入力用の端子Ｔ１の符号はＲ
と決まる。
号線Ｌ１が接続される外部入力用の端子Ｔ１の符号はＲ
と決まる。
【００３２】以上により、論理値変化の方向の探索が外
部入力用の端子Ｔ１にまで達したので、この伝播経路の
遅延値はこれまで格納された遅延値２ｎＳとなる。
部入力用の端子Ｔ１にまで達したので、この伝播経路の
遅延値はこれまで格納された遅延値２ｎＳとなる。
【００３３】次に、端子Ｔ１以外の外部入力用の端子Ｔ
２〜Ｔ４がとるべき論理値を求める。
２〜Ｔ４がとるべき論理値を求める。
【００３４】信号線Ｌ２はレベル’１’であることか
ら、信号線Ｌ２，Ｌ３を介して接続される端子Ｔ２のレ
ベルも’１’と決まる。したがって、信号線Ｌ２，Ｌ４
を介して接続されるインバータＩ１の入力端子の論理値
も’１’となる。したがって、インバータＩ１の出力端
子の論理値は’０’となる。これによって、インバータ
Ｉ１の出力端子から信号線Ｌ６を介して接続されるＮＡ
ＮＤゲートＡ２の入力端子の論理値も’０’となる。こ
のとき、ＮＡＮＤゲートＡ２の出力端子は、信号線Ｌ７
の論理値と関係なく論理値’１’をとる。これは、ＮＡ
ＮＤゲートＡ３の信号線Ｌ１１に接続される入力端子の
論理値’１’と矛盾しない。
ら、信号線Ｌ２，Ｌ３を介して接続される端子Ｔ２のレ
ベルも’１’と決まる。したがって、信号線Ｌ２，Ｌ４
を介して接続されるインバータＩ１の入力端子の論理値
も’１’となる。したがって、インバータＩ１の出力端
子の論理値は’０’となる。これによって、インバータ
Ｉ１の出力端子から信号線Ｌ６を介して接続されるＮＡ
ＮＤゲートＡ２の入力端子の論理値も’０’となる。こ
のとき、ＮＡＮＤゲートＡ２の出力端子は、信号線Ｌ７
の論理値と関係なく論理値’１’をとる。これは、ＮＡ
ＮＤゲートＡ３の信号線Ｌ１１に接続される入力端子の
論理値’１’と矛盾しない。
【００３５】また、Ｄフリップフロップ１のクロック入
力用のＴ１２は、信号線Ｌ８を介して直接外部入力用の
端子Ｔ４に接続されているので、Ｔ４からＴ１２までの
伝播遅延時間は無視できる。
力用のＴ１２は、信号線Ｌ８を介して直接外部入力用の
端子Ｔ４に接続されているので、Ｔ４からＴ１２までの
伝播遅延時間は無視できる。
【００３６】以上より、外部入力用の端子Ｔ２の論理値
が’１’のとき、端子Ｔ１の立上り時刻が端子Ｔ４の立
上り時刻より、Ｄフリップフロップ１のセットアップ時
間３ｎＳと伝播経路の遅延遅延値２ｎＳとの和に相当す
る５ｎＳ以上速ければ、Ｄフリップフロップ１のセット
アップ条件が満足されるということが求められる。
が’１’のとき、端子Ｔ１の立上り時刻が端子Ｔ４の立
上り時刻より、Ｄフリップフロップ１のセットアップ時
間３ｎＳと伝播経路の遅延遅延値２ｎＳとの和に相当す
る５ｎＳ以上速ければ、Ｄフリップフロップ１のセット
アップ条件が満足されるということが求められる。
【００３７】同様に、端子Ｔ２の論理値が’１’のと
き、端子Ｔ１の立上り時刻が端子Ｔ４の立上り時刻よ
り、Ｄフリップフロップ１のホールド時間３ｎＳと伝播
経路の遅延遅延値２ｎＳとの差に相当する１ｎＳ以上遅
ければ、Ｄフリップフロップ１のホールド条件が満足さ
れるということが求められる。
き、端子Ｔ１の立上り時刻が端子Ｔ４の立上り時刻よ
り、Ｄフリップフロップ１のホールド時間３ｎＳと伝播
経路の遅延遅延値２ｎＳとの差に相当する１ｎＳ以上遅
ければ、Ｄフリップフロップ１のホールド条件が満足さ
れるということが求められる。
【００３８】次に、本発明の第三の実施例について説明
する。
する。
【００３９】図３は、本発明の第三の実施例を示す検証
対象回路の回路図である。
対象回路の回路図である。
【００４０】図３において、検証対象回路は、Ｄフリッ
プフロップ２と、ＮＡＮＤゲートＡ４と、外部入力用の
端子Ｔ５〜Ｔ６と、信号線Ｌ１３〜Ｌ１５とから構成さ
れている。
プフロップ２と、ＮＡＮＤゲートＡ４と、外部入力用の
端子Ｔ５〜Ｔ６と、信号線Ｌ１３〜Ｌ１５とから構成さ
れている。
【００４１】Ｄフリップフロップ２は、クロック入力用
のＴ２２を有している。
のＴ２２を有している。
【００４２】次に、本実施例の動作について説明する。
【００４３】本実施例の前述の第二の実施例に対する相
違点は、検証対象回路内のＤフリップフロップ２の端子
２２における最小パルス幅条件を満足するための外部入
力用の端子Ｔ５に設定する条件を求めることである。
違点は、検証対象回路内のＤフリップフロップ２の端子
２２における最小パルス幅条件を満足するための外部入
力用の端子Ｔ５に設定する条件を求めることである。
【００４４】Ｄフリップフロップ２の端子２２における
最小パルス幅を１０ｎＳ、ＮＡＮＤゲートＡ４の入力端
子の立上りから出力端子の立下りまでの遅延時間を２ｎ
Ｓ、入力端子の立下りから出力端子の立上りまでの遅延
時間を３ｎＳとし、前述と同様、配線遅延等は無視す
る。
最小パルス幅を１０ｎＳ、ＮＡＮＤゲートＡ４の入力端
子の立上りから出力端子の立下りまでの遅延時間を２ｎ
Ｓ、入力端子の立下りから出力端子の立上りまでの遅延
時間を３ｎＳとし、前述と同様、配線遅延等は無視す
る。
【００４５】まず、前述と同様に、クロック入力用のＴ
２２に論理値の変化の方向をあらわす符号Ｒを設定す
る。したがって、ＮＡＮＤゲートＡ４の出力端子の論理
値変化符号もＲとなる。このためには、Ｌ１３，Ｌ１４
のいずれかが、符号Ｆとなればよい。ここで、端子Ｔ１
をクロックとみなして、信号線Ｌ１３に符号Ｆを設定す
る。その結果、ＮＡＮＤゲートＡ４の出力端子に信号の
変化が伝播すためには、信号線Ｌ１４の論理値は’１’
となる。この場合の遅延値はＮＡＮＤゲートＡ４の出力
立上り遅延時間３ｎＳをとり、これを伝播経路遅延値の
計算用として格納する。以上の伝播経路探索が外部入力
用の端子Ｔ５，Ｔ６に到達したので、伝播経路の遅延
は、先に格納した３ｎＳとなる。
２２に論理値の変化の方向をあらわす符号Ｒを設定す
る。したがって、ＮＡＮＤゲートＡ４の出力端子の論理
値変化符号もＲとなる。このためには、Ｌ１３，Ｌ１４
のいずれかが、符号Ｆとなればよい。ここで、端子Ｔ１
をクロックとみなして、信号線Ｌ１３に符号Ｆを設定す
る。その結果、ＮＡＮＤゲートＡ４の出力端子に信号の
変化が伝播すためには、信号線Ｌ１４の論理値は’１’
となる。この場合の遅延値はＮＡＮＤゲートＡ４の出力
立上り遅延時間３ｎＳをとり、これを伝播経路遅延値の
計算用として格納する。以上の伝播経路探索が外部入力
用の端子Ｔ５，Ｔ６に到達したので、伝播経路の遅延
は、先に格納した３ｎＳとなる。
【００４６】次に、クロック入力用のＴ２２に符号Ｆを
設定する。以上と同様の探索により、端子Ｔ５の論理値
変化の符号はＦと決まる。また、伝播経路の遅延は、Ｎ
ＡＮＤゲートＡ４の出力立下り遅延時間２ｎＳとなる。
設定する。以上と同様の探索により、端子Ｔ５の論理値
変化の符号はＦと決まる。また、伝播経路の遅延は、Ｎ
ＡＮＤゲートＡ４の出力立下り遅延時間２ｎＳとなる。
【００４７】以上により、外部入力用の端子Ｔ６の論理
値が’１’のとき、端子Ｔ５の論理値が立下ってから立
上るまでの時間が、端子Ｔ５から端子Ｔ２２に符号Ｒが
伝播するときの遅延値３ｎＳと符号Ｆが伝播するときの
遅延値２ｎＳとの差である１ｎＳを最小パルス幅１０ｎ
Ｓに加えた値である１１ｎＳ以上であれば、Ｄフリップ
フロップ２の端子２２における最小パルス幅条件が満足
されることになる。
値が’１’のとき、端子Ｔ５の論理値が立下ってから立
上るまでの時間が、端子Ｔ５から端子Ｔ２２に符号Ｒが
伝播するときの遅延値３ｎＳと符号Ｆが伝播するときの
遅延値２ｎＳとの差である１ｎＳを最小パルス幅１０ｎ
Ｓに加えた値である１１ｎＳ以上であれば、Ｄフリップ
フロップ２の端子２２における最小パルス幅条件が満足
されることになる。
【００４８】
【発明の効果】以上説明したように、本発明の論理回路
のタイミング仕様検証方式は、対象回路の入力端子にお
ける条件の設定を正確に行なうことができるので、検証
対象回路の使用上の制限は大幅に緩和されるという効果
がある。また、必要以上の検証を避けることができるた
め迅速かつ効率的であるという効果がある。さらに、ブ
ラックボックス的な回路で、タイミング上のエラーが発
生した場合等でも、その回路の外部端子における詳細な
エラー情報を入手することが可能であるため回路のデバ
ッグが容易となるという効果がある。
のタイミング仕様検証方式は、対象回路の入力端子にお
ける条件の設定を正確に行なうことができるので、検証
対象回路の使用上の制限は大幅に緩和されるという効果
がある。また、必要以上の検証を避けることができるた
め迅速かつ効率的であるという効果がある。さらに、ブ
ラックボックス的な回路で、タイミング上のエラーが発
生した場合等でも、その回路の外部端子における詳細な
エラー情報を入手することが可能であるため回路のデバ
ッグが容易となるという効果がある。
【図１】本発明の論理回路のタイミング仕様検証方式の
第一の実施例を示すフローチャートである。
第一の実施例を示すフローチャートである。
【図２】本発明の論理回路のタイミング仕様検証方式の
第二の実施例を示す検証回路の回路図である。
第二の実施例を示す検証回路の回路図である。
【図３】本発明の論理回路のタイミング仕様検証方式の
第三の実施例を示す検証回路の回路図である。
第三の実施例を示す検証回路の回路図である。
１，２ Ｄフリップフロップ Ａ１〜Ａ４ ＮＡＮＤゲート Ｉ１ インバータ Ｌ１〜Ｌ４，Ｌ６〜Ｌ１５ 信号線 Ｔ１〜Ｔ６，Ｔ１１，Ｔ１２，Ｔ２２ 端子
Claims (1)
- 【特許請求の範囲】 【請求項１】 検証対象回路の論理的な正常動作を保証
するように予め定めた制約条件が設定されている機能ブ
ロックの入力端子である第一の端子を出発点とし、 前記第一の端子の論理値の変化の方向の伝播経路と前記
論理値の遅延時間とを求めるように前記第一の端子から
外部入力端子である第二の端子の方向に追跡し、 前記伝播経路を活性化するため前記第二の端子に必然的
に設定されるべき論理値を求めることを特徴とする論理
回路のタイミング仕様検証方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3171532A JP3060612B2 (ja) | 1991-07-12 | 1991-07-12 | 論理回路のタイミング仕様検証方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3171532A JP3060612B2 (ja) | 1991-07-12 | 1991-07-12 | 論理回路のタイミング仕様検証方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0520386A true JPH0520386A (ja) | 1993-01-29 |
| JP3060612B2 JP3060612B2 (ja) | 2000-07-10 |
Family
ID=15924872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3171532A Expired - Lifetime JP3060612B2 (ja) | 1991-07-12 | 1991-07-12 | 論理回路のタイミング仕様検証方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3060612B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08297686A (ja) * | 1995-04-27 | 1996-11-12 | Nec Ic Microcomput Syst Ltd | 論理検証装置およびその方法 |
| US5761081A (en) * | 1995-04-28 | 1998-06-02 | Matsushita Electric Industrial Co., Ltd. | Method of evaluating signal propagation delay in logic integrated circuit |
-
1991
- 1991-07-12 JP JP3171532A patent/JP3060612B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08297686A (ja) * | 1995-04-27 | 1996-11-12 | Nec Ic Microcomput Syst Ltd | 論理検証装置およびその方法 |
| US5761081A (en) * | 1995-04-28 | 1998-06-02 | Matsushita Electric Industrial Co., Ltd. | Method of evaluating signal propagation delay in logic integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3060612B2 (ja) | 2000-07-10 |
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