JPH05204701A - システムデバッグ方法 - Google Patents
システムデバッグ方法Info
- Publication number
- JPH05204701A JPH05204701A JP4014607A JP1460792A JPH05204701A JP H05204701 A JPH05204701 A JP H05204701A JP 4014607 A JP4014607 A JP 4014607A JP 1460792 A JP1460792 A JP 1460792A JP H05204701 A JPH05204701 A JP H05204701A
- Authority
- JP
- Japan
- Prior art keywords
- target system
- memory
- microprocessor
- target
- arbiter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 本発明は新規マイクロプロセッサの登場とと
もに搭載システムを容易に早期に開発・デバッグ可能
で、しかもマイクロプロセッサの最高動作スピードでデ
バッグできるシステムデバッグ方法を提供することを目
的とする。 【構成】 本発明は外部制御信号によりオン・オフ制御
可能なシステムバスアービタ回路１７を設けることによ
り、既存のコンピュータ３１にメモリ・レジスタアクセ
スの拡張ボード３２を接続するだけで、容易にシステム
デバッグが可能になり、またテストシステム２からター
ゲットシステム１をアクセスする時とターゲットシステ
ム１内でマイクロプロセッサ１１が命令のフェッチ、実
行ともに行う時とは完全に分けることができるので、周
波数も独立に設定でき、ターゲットシステム１内でプロ
グラムを実行するときには、余分な遅延も生じないため
高速動作を可能にすることができる。
もに搭載システムを容易に早期に開発・デバッグ可能
で、しかもマイクロプロセッサの最高動作スピードでデ
バッグできるシステムデバッグ方法を提供することを目
的とする。 【構成】 本発明は外部制御信号によりオン・オフ制御
可能なシステムバスアービタ回路１７を設けることによ
り、既存のコンピュータ３１にメモリ・レジスタアクセ
スの拡張ボード３２を接続するだけで、容易にシステム
デバッグが可能になり、またテストシステム２からター
ゲットシステム１をアクセスする時とターゲットシステ
ム１内でマイクロプロセッサ１１が命令のフェッチ、実
行ともに行う時とは完全に分けることができるので、周
波数も独立に設定でき、ターゲットシステム１内でプロ
グラムを実行するときには、余分な遅延も生じないため
高速動作を可能にすることができる。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサを搭
載したシステムをデバッグするのシステムデバッグ方法
に関するものである。
載したシステムをデバッグするのシステムデバッグ方法
に関するものである。
【０００２】
【従来の技術】従来のシステムデバッグ方法としては、
例えば「マイコン開発環境が変わる、チップ性能の向上
とソフト規模の増大に対応」日経エレクトロニクス、１
９８９．９．４、Ｎｏ４８１、ｐｐ９９〜１１８に示さ
れている。
例えば「マイコン開発環境が変わる、チップ性能の向上
とソフト規模の増大に対応」日経エレクトロニクス、１
９８９．９．４、Ｎｏ４８１、ｐｐ９９〜１１８に示さ
れている。
【０００３】以下図面を参照しながら、上記した従来の
システムデバッグ方法の一例について説明する。
システムデバッグ方法の一例について説明する。
【０００４】図４はこの従来のシステムデバッグ装置の
構成図を示すものである。図４において、５は開発・デ
バッグ対象のターゲットシステム、６はターゲットシス
テム５をデバッグするためのインサーキットエミュレー
タ、７はインサーキットエミュレータ６を制御するため
のホストコンピュータ、１１は命令のフェッチと実行を
行なうマイクロプロセッサ、１２は命令を格納するブー
ト用ＲＯＭ、１３は命令やデータを格納する主記憶、１
４は主記憶１３を制御するメモリコントローラー、１５
はハードディスクや通信の媒体を直接制御するＩＯ装置
群、１６はＩＯ装置群１５を制御するＩＯ／ＤＭＡコン
トローラー、１８はバスマスターの制御をするアービタ
回路、２１はマイクロプロセッサ１１用のＩＣソケッ
ト、４１は命令やデータを格納するメモリ、４２はター
ゲットシステム５側のメモリとインサーキットエミュレ
ータ６内メモリとを切り替える切り替え回路、４３はホ
ストコンピュータ７との通信制御回路である。
構成図を示すものである。図４において、５は開発・デ
バッグ対象のターゲットシステム、６はターゲットシス
テム５をデバッグするためのインサーキットエミュレー
タ、７はインサーキットエミュレータ６を制御するため
のホストコンピュータ、１１は命令のフェッチと実行を
行なうマイクロプロセッサ、１２は命令を格納するブー
ト用ＲＯＭ、１３は命令やデータを格納する主記憶、１
４は主記憶１３を制御するメモリコントローラー、１５
はハードディスクや通信の媒体を直接制御するＩＯ装置
群、１６はＩＯ装置群１５を制御するＩＯ／ＤＭＡコン
トローラー、１８はバスマスターの制御をするアービタ
回路、２１はマイクロプロセッサ１１用のＩＣソケッ
ト、４１は命令やデータを格納するメモリ、４２はター
ゲットシステム５側のメモリとインサーキットエミュレ
ータ６内メモリとを切り替える切り替え回路、４３はホ
ストコンピュータ７との通信制御回路である。
【０００５】以上のように構成されたシステムデバッグ
装置について、以下そのシステムデバッグ方法を説明す
る。
装置について、以下そのシステムデバッグ方法を説明す
る。
【０００６】ターゲットシステム５の初期デバッグ時に
は、まずブート用ＲＯＭ１２を使用せずに、ホストコン
ピュータ７から通信制御回路４３を介してインサーキッ
トエミュレータ６内のメモリ４１にテストプログラムを
ダウンロードする。次に切り替え回路４２はマイクロプ
ロセッサ１１の制御信号により命令のフェッチと実行を
区別し、インサーキットエミュレータ６側とターゲット
システム５側とを適時切り替えるので、マイクロプロセ
ッサ１１はインサーキットエミュレータ６内のメモリ４
１から命令をフェッチした後、ターゲットシステム５内
のＩＣソケット２１を介してターゲットシステム５内で
命令の実行を行ない、アービタ回路１８のバスマスター
の制御のもとで、メモリコントローラー１４を介して主
記憶１３をライト・リードしたり、ＩＯ／ＤＭＡコント
ローラー１６を介してＩＯ装置群１５をアクセスして主
記憶１３との間でデータ転送を行なったりできる。
は、まずブート用ＲＯＭ１２を使用せずに、ホストコン
ピュータ７から通信制御回路４３を介してインサーキッ
トエミュレータ６内のメモリ４１にテストプログラムを
ダウンロードする。次に切り替え回路４２はマイクロプ
ロセッサ１１の制御信号により命令のフェッチと実行を
区別し、インサーキットエミュレータ６側とターゲット
システム５側とを適時切り替えるので、マイクロプロセ
ッサ１１はインサーキットエミュレータ６内のメモリ４
１から命令をフェッチした後、ターゲットシステム５内
のＩＣソケット２１を介してターゲットシステム５内で
命令の実行を行ない、アービタ回路１８のバスマスター
の制御のもとで、メモリコントローラー１４を介して主
記憶１３をライト・リードしたり、ＩＯ／ＤＭＡコント
ローラー１６を介してＩＯ装置群１５をアクセスして主
記憶１３との間でデータ転送を行なったりできる。
【０００７】さらにブート用ＲＯＭ１２を実装して、切
り替え回路４２の制御をターゲットシステム５側に移
し、命令の実行とともにフェッチもターゲットシステム
５内で行うことで一連の動作確認ができる。
り替え回路４２の制御をターゲットシステム５側に移
し、命令の実行とともにフェッチもターゲットシステム
５内で行うことで一連の動作確認ができる。
【０００８】また、マイクロプロセッサ１１を使用し
て、命令の実行をトレースしてメモリ４１に結果を格納
したり、命令実行後のターゲットシステム５内のメモリ
やレジスタの値をメモリ４１にアップロードしたりする
こともできる。
て、命令の実行をトレースしてメモリ４１に結果を格納
したり、命令実行後のターゲットシステム５内のメモリ
やレジスタの値をメモリ４１にアップロードしたりする
こともできる。
【０００９】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、開発の必需品であるインサーキットエミ
ュレータが複雑なため、開発して入手可能になるまでに
は新規マイクロプロセッサが登場してから相当な期間を
要し、また、マイクロプロセッサはインサーキットエミ
ュレータ上にあり、ターゲットシステム間とのケーブル
で遅延が生じるため、動作スピードは遅くなるという問
題点を有していた。
うな構成では、開発の必需品であるインサーキットエミ
ュレータが複雑なため、開発して入手可能になるまでに
は新規マイクロプロセッサが登場してから相当な期間を
要し、また、マイクロプロセッサはインサーキットエミ
ュレータ上にあり、ターゲットシステム間とのケーブル
で遅延が生じるため、動作スピードは遅くなるという問
題点を有していた。
【００１０】本発明は上記問題点に鑑み、新規マイクロ
プロセッサの登場とともに搭載システムを容易に早期に
開発・デバッグ可能で、しかもマイクロプロセッサの最
高動作スピードでデバッグできるシステムデバッグ方法
を提供することを目的とする。
プロセッサの登場とともに搭載システムを容易に早期に
開発・デバッグ可能で、しかもマイクロプロセッサの最
高動作スピードでデバッグできるシステムデバッグ方法
を提供することを目的とする。
【００１１】
（１）上記問題点を解決するために本発明のシステムデ
バッグ方法は、マイクロプロセッサを搭載し、外部制御
信号によりオン・オフ制御可能なバスアービタ機能を有
するターゲットシステムと、上記ターゲットシステムの
システムバスに接続し、ターゲットシステム上のメモ
リ、レジスタ等をライト・リード可能なテストシステム
とを備えたハードウェア環境下で、まずターゲットシス
テム内のアービタ機能をオフにして、システムバスを開
放し、テストシステムがターゲットシステムにプログラ
ムのダウンロード、またはメモリ、レジスタ等の条件設
定を行い、次にアービタ機能をオンにして、ターゲット
システム内でマイクロプロセッサがプログラムを実行し
て、ターゲットシステムのデバッグを行うものである。 （２）上記問題点を解決するために本発明のシステムデ
バッグ方法は、マイクロプロセッサを搭載し、外部制御
信号によりオン・オフ制御可能なバスアービタ機能を有
するターゲットシステムと、上記ターゲットシステムの
システムバスと集積回路の端子に接続し、プログラム可
能なハードウェア上にターゲットシステムのメモリ、レ
ジスタ等をアクセスする回路とターゲットシステム内の
開発中の集積回路をマッピングしたエミュレーションシ
ステムとを備えたハードウェア環境下で、まずターゲッ
トシステム内のアービタ機能をオフにして、システムバ
スを開放し、テストシステムがターゲットシステムにプ
ログラムのダウンロード、またはメモリ、レジスタ等の
条件設定を行い、次にアービタ機能をオンにして、ター
ゲットシステム内でマイクロプロセッサがプログラムを
実行して、ターゲットシステムのデバッグを行うもので
ある。
バッグ方法は、マイクロプロセッサを搭載し、外部制御
信号によりオン・オフ制御可能なバスアービタ機能を有
するターゲットシステムと、上記ターゲットシステムの
システムバスに接続し、ターゲットシステム上のメモ
リ、レジスタ等をライト・リード可能なテストシステム
とを備えたハードウェア環境下で、まずターゲットシス
テム内のアービタ機能をオフにして、システムバスを開
放し、テストシステムがターゲットシステムにプログラ
ムのダウンロード、またはメモリ、レジスタ等の条件設
定を行い、次にアービタ機能をオンにして、ターゲット
システム内でマイクロプロセッサがプログラムを実行し
て、ターゲットシステムのデバッグを行うものである。 （２）上記問題点を解決するために本発明のシステムデ
バッグ方法は、マイクロプロセッサを搭載し、外部制御
信号によりオン・オフ制御可能なバスアービタ機能を有
するターゲットシステムと、上記ターゲットシステムの
システムバスと集積回路の端子に接続し、プログラム可
能なハードウェア上にターゲットシステムのメモリ、レ
ジスタ等をアクセスする回路とターゲットシステム内の
開発中の集積回路をマッピングしたエミュレーションシ
ステムとを備えたハードウェア環境下で、まずターゲッ
トシステム内のアービタ機能をオフにして、システムバ
スを開放し、テストシステムがターゲットシステムにプ
ログラムのダウンロード、またはメモリ、レジスタ等の
条件設定を行い、次にアービタ機能をオンにして、ター
ゲットシステム内でマイクロプロセッサがプログラムを
実行して、ターゲットシステムのデバッグを行うもので
ある。
【００１２】
【作用】本発明は上記した構成によって、アービタ機能
をオフにして、テストシステムからターゲットシステム
上のメモリ、レジスタ等をアクセスし、テストプログラ
ムのダウンロードやテスト結果のアップロードができ、
またアービタ機能をオンにして、マイクロプロセッサを
実行させ、テストプログラムを走らせることができるこ
ととなる。
をオフにして、テストシステムからターゲットシステム
上のメモリ、レジスタ等をアクセスし、テストプログラ
ムのダウンロードやテスト結果のアップロードができ、
またアービタ機能をオンにして、マイクロプロセッサを
実行させ、テストプログラムを走らせることができるこ
ととなる。
【００１３】
【実施例】以下本発明の第１の実施例のシステムデバッ
グ方法について、図面を参照しながら説明する。
グ方法について、図面を参照しながら説明する。
【００１４】図１は本発明の第１の実施例におけるシス
テムデバッグ方法を実現する装置の構成図を示すもので
ある。図１において、１１はマイクロプロセッサ、１２
はブート用ＲＯＭ（またはＲＡＭ）、１３は主記憶、１
４はメモリコントローラー、１５はＩＯ装置群、１６は
ＩＯ／ＤＭＡコントローラーで、以上は図４に示した従
来例と同一構成である。１は開発・デバッグ対象のター
ゲットシステム、２はターゲットシステム１をデバッグ
するためのテストシステム、１７は外部制御信号により
バスマスターを制御するアービタ機能をオン・オフでき
るアービタ回路、３１はテストシステム２を制御するコ
ンピュータ、３２はコンピュータ３１の拡張ボードでタ
ーゲットシステムのメモリ、レジスタ等をアクセスでき
るメモリ・レジスタアクセスボードである。
テムデバッグ方法を実現する装置の構成図を示すもので
ある。図１において、１１はマイクロプロセッサ、１２
はブート用ＲＯＭ（またはＲＡＭ）、１３は主記憶、１
４はメモリコントローラー、１５はＩＯ装置群、１６は
ＩＯ／ＤＭＡコントローラーで、以上は図４に示した従
来例と同一構成である。１は開発・デバッグ対象のター
ゲットシステム、２はターゲットシステム１をデバッグ
するためのテストシステム、１７は外部制御信号により
バスマスターを制御するアービタ機能をオン・オフでき
るアービタ回路、３１はテストシステム２を制御するコ
ンピュータ、３２はコンピュータ３１の拡張ボードでタ
ーゲットシステムのメモリ、レジスタ等をアクセスでき
るメモリ・レジスタアクセスボードである。
【００１５】以上のように構成されたシステムデバッグ
装置について、以下図１を用いてそのシステムデバッグ
方法を説明する。
装置について、以下図１を用いてそのシステムデバッグ
方法を説明する。
【００１６】ターゲットシステム１の初期デバッグ時に
は、まずブート用ＲＯＭ１２をＲＡＭに交換し、テスト
システム２からの制御信号によりアービタ回路１７のア
ービタ機能をオフにしてシステムバスの使用権をテスト
システム２に移した後、コンピュータ３１からメモリ・
レジスタアクセスボード３２を介してターゲットシステ
ム１内のブート用ＲＡＭ１２にテストプログラムをダウ
ンロードする。次にターゲットシステム１をリセット
後、テストシステム２からの制御信号によりアービタ回
路１７のアービタ機能をオンにすると、システムバスの
使用権はターゲットシステム１内に戻り、マイクロプロ
セッサ１１はブート用ＲＡＭ１２から命令をフェッチし
て命令の実行を行ない、アービタ回路１７のバスマスタ
ーの制御のもとで、メモリコントローラー１４を介して
主記憶１３をライト・リードしたり、ＩＯ／ＤＭＡコン
トローラー１６を介してＩＯ装置群１５をアクセスして
主記憶１３との間でデータ転送を行なったりできる。さ
らに、テストシステム２からの制御信号によりアービタ
回路１７のアービタ機能を再びオフにして、命令実行後
のターゲットシステム１内のメモリやレジスタの値をメ
モリ・レジスタアクセスボード３２を介してコンピュー
タ３１にアップロードすることもできる。
は、まずブート用ＲＯＭ１２をＲＡＭに交換し、テスト
システム２からの制御信号によりアービタ回路１７のア
ービタ機能をオフにしてシステムバスの使用権をテスト
システム２に移した後、コンピュータ３１からメモリ・
レジスタアクセスボード３２を介してターゲットシステ
ム１内のブート用ＲＡＭ１２にテストプログラムをダウ
ンロードする。次にターゲットシステム１をリセット
後、テストシステム２からの制御信号によりアービタ回
路１７のアービタ機能をオンにすると、システムバスの
使用権はターゲットシステム１内に戻り、マイクロプロ
セッサ１１はブート用ＲＡＭ１２から命令をフェッチし
て命令の実行を行ない、アービタ回路１７のバスマスタ
ーの制御のもとで、メモリコントローラー１４を介して
主記憶１３をライト・リードしたり、ＩＯ／ＤＭＡコン
トローラー１６を介してＩＯ装置群１５をアクセスして
主記憶１３との間でデータ転送を行なったりできる。さ
らに、テストシステム２からの制御信号によりアービタ
回路１７のアービタ機能を再びオフにして、命令実行後
のターゲットシステム１内のメモリやレジスタの値をメ
モリ・レジスタアクセスボード３２を介してコンピュー
タ３１にアップロードすることもできる。
【００１７】メモリ・レジスタアクセスボード３２の動
作を図２に示したブロック図を用いて説明する。（１）
アクセスするメモリ・レジスタの先頭アドレスをスター
トアドレスレジスタ５２に書き込む。（２）アクセスす
るメモリ・レジスタの終了アドレスをエンドアドレスレ
ジスタ５５に書き込む。（３）メモリ・レジスタへのア
クセスが書き込みの時のみ、書き込みデータをデータ用
ＦＩＦＯメモリ５６に順々に書き込む。（４）制御レジ
スタ５１に書き込みか読み込みかを示すフラグと実行開
始フラグを書き込む。（５）アドレスカウンタ５３はス
タートアドレスレジスタ５２から先頭アドレスを取り込
んだ後、アドレスコンパレータ５４でエンドアドレスレ
ジスタ５５に格納されている終了アドレスと比較しなが
ら、先頭アドレスから終了アドレスまで順次アドレスを
カウントアップし、入出力インタフェース５７を介して
ターゲットシステム側にアドレスを出力する。また、書
き込み時はデータ用ＦＩＦＯメモリ５６から入出力イン
タフェース５７を介してデータを出力し、読み出し時は
入出力インタフェース５７を介してデータ用ＦＩＦＯメ
モリ５６にデータを入力する。（６）メモリ・レジスタ
へのアクセスが読み込みの時のみ、データ用ＦＩＦＯメ
モリ５６から読み込みデータを順々に読み込む。以上の
ように本実施例によれば、外部制御信号によりオン・オ
フ制御可能なシステムバスアービタ回路１７を設けるこ
とにより、既存のコンピュータ３１にメモリ・レジスタ
アクセスの拡張ボード３２を接続するだけで、容易にシ
ステムデバッグが可能になり、またテストシステム２か
らターゲットシステム１をアクセスする時とターゲット
システム１内でマイクロプロセッサ１１が命令のフェッ
チ、実行ともに行う時とは完全に分けることができるの
で、周波数も独立に設定でき、ターゲットシステム１内
でプログラムを実行するときには、余分な遅延も生じな
いため高速動作を可能にすることができる。
作を図２に示したブロック図を用いて説明する。（１）
アクセスするメモリ・レジスタの先頭アドレスをスター
トアドレスレジスタ５２に書き込む。（２）アクセスす
るメモリ・レジスタの終了アドレスをエンドアドレスレ
ジスタ５５に書き込む。（３）メモリ・レジスタへのア
クセスが書き込みの時のみ、書き込みデータをデータ用
ＦＩＦＯメモリ５６に順々に書き込む。（４）制御レジ
スタ５１に書き込みか読み込みかを示すフラグと実行開
始フラグを書き込む。（５）アドレスカウンタ５３はス
タートアドレスレジスタ５２から先頭アドレスを取り込
んだ後、アドレスコンパレータ５４でエンドアドレスレ
ジスタ５５に格納されている終了アドレスと比較しなが
ら、先頭アドレスから終了アドレスまで順次アドレスを
カウントアップし、入出力インタフェース５７を介して
ターゲットシステム側にアドレスを出力する。また、書
き込み時はデータ用ＦＩＦＯメモリ５６から入出力イン
タフェース５７を介してデータを出力し、読み出し時は
入出力インタフェース５７を介してデータ用ＦＩＦＯメ
モリ５６にデータを入力する。（６）メモリ・レジスタ
へのアクセスが読み込みの時のみ、データ用ＦＩＦＯメ
モリ５６から読み込みデータを順々に読み込む。以上の
ように本実施例によれば、外部制御信号によりオン・オ
フ制御可能なシステムバスアービタ回路１７を設けるこ
とにより、既存のコンピュータ３１にメモリ・レジスタ
アクセスの拡張ボード３２を接続するだけで、容易にシ
ステムデバッグが可能になり、またテストシステム２か
らターゲットシステム１をアクセスする時とターゲット
システム１内でマイクロプロセッサ１１が命令のフェッ
チ、実行ともに行う時とは完全に分けることができるの
で、周波数も独立に設定でき、ターゲットシステム１内
でプログラムを実行するときには、余分な遅延も生じな
いため高速動作を可能にすることができる。
【００１８】以下本発明の第２の実施例のシステムデバ
ッグ方法について、図面を参照しながら説明する。
ッグ方法について、図面を参照しながら説明する。
【００１９】図３は本発明の第２の実施例におけるシス
テムデバッグ方法を実現する装置の構成図を示すもので
ある。図３において、１１はマイクロプロセッサ、１２
はブート用ＲＯＭ（またはＲＡＭ）、１３は主記憶、１
５はＩＯ装置群、１７はアービタ回路で、以上は図１で
示した第１の実施例と同一構成である。３は開発・デバ
ッグ対象のターゲットシステム、４はターゲットシステ
ム３をデバッグするためのテストシステムの機能とター
ゲットシステム３内の集積回路（メモリコントローラー
とＩＯ／ＤＭＡコントローラー）の機能をエミュレーシ
ョンするエミュレーションシステム、２２はメモリコン
トローラー用ＩＣソケット、２３はＩＯ／ＤＭＡコント
ローラー用ＩＣソケット、３３はエミュレーションシス
テム４を制御するコンピュータ、３４、３５、３６はそ
れぞれメモリコントローラー、ＩＯ／ＤＭＡコントロー
ラー、メモリ・レジスタアクセス回路をエミュレーショ
ンするプログラム可能なエミュレーションボード、３
７、３８はそれぞれエミュレーションボード３４、３
５、３６の外部・内部信号の生成またはトレースするパ
ターンジェネレータとロジックアナライザである。
テムデバッグ方法を実現する装置の構成図を示すもので
ある。図３において、１１はマイクロプロセッサ、１２
はブート用ＲＯＭ（またはＲＡＭ）、１３は主記憶、１
５はＩＯ装置群、１７はアービタ回路で、以上は図１で
示した第１の実施例と同一構成である。３は開発・デバ
ッグ対象のターゲットシステム、４はターゲットシステ
ム３をデバッグするためのテストシステムの機能とター
ゲットシステム３内の集積回路（メモリコントローラー
とＩＯ／ＤＭＡコントローラー）の機能をエミュレーシ
ョンするエミュレーションシステム、２２はメモリコン
トローラー用ＩＣソケット、２３はＩＯ／ＤＭＡコント
ローラー用ＩＣソケット、３３はエミュレーションシス
テム４を制御するコンピュータ、３４、３５、３６はそ
れぞれメモリコントローラー、ＩＯ／ＤＭＡコントロー
ラー、メモリ・レジスタアクセス回路をエミュレーショ
ンするプログラム可能なエミュレーションボード、３
７、３８はそれぞれエミュレーションボード３４、３
５、３６の外部・内部信号の生成またはトレースするパ
ターンジェネレータとロジックアナライザである。
【００２０】以上のように構成されたシステムデバッグ
装置について、以下図３を用いてそのシステムデバッグ
方法を説明する。
装置について、以下図３を用いてそのシステムデバッグ
方法を説明する。
【００２１】ターゲットシステム３のデバッグは、メモ
リコントローラーとＩＯ／ＤＭＡコントローラーの集積
回路入手前でも、エミュレーションシステム４のエミュ
レーションボード３４、３５にプログラムし、集積回路
をエミュレーションすることにより可能である。その際
テストシステムとして使用するメモリ・レジスタアクセ
ス回路もエミュレーションシステム４内のエミュレーシ
ョンボード３６にプログラムすることで、図１で示した
第１の実施例よりも柔軟でしかも容易なため早期にシス
テムデバッグ装置を構築することができる。まずブート
用ＲＯＭ１２をＲＡＭに交換し、エミュレーションシス
テム４のエミュレーションボード３６からの制御信号に
よりアービタ回路１７のアービタ機能をオフにしてシス
テムバスの使用権をエミュレーションシステム４に移し
た後、パターンジェネレータ３７の機能を使用して、コ
ンピュータ３３からメモリ・レジスタアクセス回路をプ
ログラムしたエミュレーションボード３６を介してター
ゲットシステム３内のブート用ＲＡＭ１２にテストプロ
グラムをダウンロードする。次にエミュレーションボー
ド３６からの制御信号によりアービタ回路１７のアービ
タ機能をオンにすると、システムバスの使用権はターゲ
ットシステム３内に戻り、マイクロプロセッサ１１はブ
ート用ＲＡＭ１２から命令をフェッチして命令の実行を
行ない、アービタ回路１７のバスマスターの制御のもと
で、メモリコントローラーの代替をするエミュレーショ
ンボード３４とＩＣソケット２２を介して主記憶１３を
ライト・リードしたり、ＩＯ／ＤＭＡコントローラーの
代替をするエミュレーションボード３５とＩＣソケット
２３を介してＩＯ装置群１５をアクセスして主記憶１３
との間でデータ転送を行なったりできる。さらに、エミ
ュレーションボード３６からの制御信号によりアービタ
回路１７のアービタ機能を再びオフにして、ロジックア
ナライザ３８の機能を使用して、命令実行後のターゲッ
トシステム３内のメモリやレジスタの値をエミュレーシ
ョンボード３６を介してコンピュータ３３にアップロー
ドすることもできる。
リコントローラーとＩＯ／ＤＭＡコントローラーの集積
回路入手前でも、エミュレーションシステム４のエミュ
レーションボード３４、３５にプログラムし、集積回路
をエミュレーションすることにより可能である。その際
テストシステムとして使用するメモリ・レジスタアクセ
ス回路もエミュレーションシステム４内のエミュレーシ
ョンボード３６にプログラムすることで、図１で示した
第１の実施例よりも柔軟でしかも容易なため早期にシス
テムデバッグ装置を構築することができる。まずブート
用ＲＯＭ１２をＲＡＭに交換し、エミュレーションシス
テム４のエミュレーションボード３６からの制御信号に
よりアービタ回路１７のアービタ機能をオフにしてシス
テムバスの使用権をエミュレーションシステム４に移し
た後、パターンジェネレータ３７の機能を使用して、コ
ンピュータ３３からメモリ・レジスタアクセス回路をプ
ログラムしたエミュレーションボード３６を介してター
ゲットシステム３内のブート用ＲＡＭ１２にテストプロ
グラムをダウンロードする。次にエミュレーションボー
ド３６からの制御信号によりアービタ回路１７のアービ
タ機能をオンにすると、システムバスの使用権はターゲ
ットシステム３内に戻り、マイクロプロセッサ１１はブ
ート用ＲＡＭ１２から命令をフェッチして命令の実行を
行ない、アービタ回路１７のバスマスターの制御のもと
で、メモリコントローラーの代替をするエミュレーショ
ンボード３４とＩＣソケット２２を介して主記憶１３を
ライト・リードしたり、ＩＯ／ＤＭＡコントローラーの
代替をするエミュレーションボード３５とＩＣソケット
２３を介してＩＯ装置群１５をアクセスして主記憶１３
との間でデータ転送を行なったりできる。さらに、エミ
ュレーションボード３６からの制御信号によりアービタ
回路１７のアービタ機能を再びオフにして、ロジックア
ナライザ３８の機能を使用して、命令実行後のターゲッ
トシステム３内のメモリやレジスタの値をエミュレーシ
ョンボード３６を介してコンピュータ３３にアップロー
ドすることもできる。
【００２２】また、メモリコントローラーとＩＯ／ＤＭ
Ａコントローラーの集積回路入手後は、エミュレーショ
ンボード３４、３５の代わりに入手した集積回路をＩＣ
ソケット２２、２３にそれぞれ実装することで、図１で
示した第１の実施例と同様にテストシステムとしてのエ
ミュレーションシステム４からターゲットシステム３を
アクセスする時とターゲットシステム３内でマイクロプ
ロセッサ１１が命令のフェッチ、実行ともに行う時とは
完全に分けることができるので、周波数も独立に設定し
て、ターゲットシステム３内でプログラムを実行すると
きには高速動作を可能にすることができる。
Ａコントローラーの集積回路入手後は、エミュレーショ
ンボード３４、３５の代わりに入手した集積回路をＩＣ
ソケット２２、２３にそれぞれ実装することで、図１で
示した第１の実施例と同様にテストシステムとしてのエ
ミュレーションシステム４からターゲットシステム３を
アクセスする時とターゲットシステム３内でマイクロプ
ロセッサ１１が命令のフェッチ、実行ともに行う時とは
完全に分けることができるので、周波数も独立に設定し
て、ターゲットシステム３内でプログラムを実行すると
きには高速動作を可能にすることができる。
【００２３】以上のように本実施例によれば、テストシ
ステムのメモリ、レジスタ等をアクセスする回路とター
ゲットシステム内の開発中の集積回路を実現するため、
プログラム可能なエミュレーションシステム４を用いる
ことにより、テストシステムとターゲットシステムの一
部を同一システムで共用して、柔軟なテストシステムを
早期に開発でき、またターゲットシステムも集積回路入
手前から早期にデバッグできる。
ステムのメモリ、レジスタ等をアクセスする回路とター
ゲットシステム内の開発中の集積回路を実現するため、
プログラム可能なエミュレーションシステム４を用いる
ことにより、テストシステムとターゲットシステムの一
部を同一システムで共用して、柔軟なテストシステムを
早期に開発でき、またターゲットシステムも集積回路入
手前から早期にデバッグできる。
【００２４】なお、第１、第２の実施例において、アー
ビタ回路は独立しているものとしたが、これはマイクロ
プロセッサ内、または集積回路内に存在してもよい。
ビタ回路は独立しているものとしたが、これはマイクロ
プロセッサ内、または集積回路内に存在してもよい。
【００２５】また、第２の実施例において、エミュレー
ションボードは説明の便宜上エミュレーション機能ごと
に３つに分かれているものとしたが、これは１つのボー
ド上に３つの機能がプログラムされていてもよい。
ションボードは説明の便宜上エミュレーション機能ごと
に３つに分かれているものとしたが、これは１つのボー
ド上に３つの機能がプログラムされていてもよい。
【００２６】
（１）以上のように本発明は外部制御信号によりオン・
オフ制御可能なシステムバスアービタ機能を設けること
により、容易にシステムデバッグでき、しかも高速動作
可能にすることができる。 （２）以上のように本発明はテストシステムのメモリ、
レジスタ等をアクセスする回路とターゲットシステム内
の開発中の集積回路を実現するため、プログラム可能な
エミュレーションシステムを用いることにより、テスト
システムとターゲットシステムの一部を同一システムで
共用して、、柔軟なテストシステムを早期に開発でき、
またターゲットシステムも集積回路入手前から早期にデ
バッグできる。
オフ制御可能なシステムバスアービタ機能を設けること
により、容易にシステムデバッグでき、しかも高速動作
可能にすることができる。 （２）以上のように本発明はテストシステムのメモリ、
レジスタ等をアクセスする回路とターゲットシステム内
の開発中の集積回路を実現するため、プログラム可能な
エミュレーションシステムを用いることにより、テスト
システムとターゲットシステムの一部を同一システムで
共用して、、柔軟なテストシステムを早期に開発でき、
またターゲットシステムも集積回路入手前から早期にデ
バッグできる。
【図１】本発明の第１の実施例におけるシステムデバッ
グ方法を実現する装置の構成図
グ方法を実現する装置の構成図
【図２】本発明の第１の実施例におけるメモリ・レジス
タアクセスボードのブロック図
タアクセスボードのブロック図
【図３】本発明の第２の実施例におけるシステムデバッ
グ方法を実現する装置の構成図
グ方法を実現する装置の構成図
【図４】従来のシステムデバッグ装置の構成図
１ ターゲットシステム ２ テストシステム ３ ターゲットシステム ４ エミュレーションシステム １１ マイクロプロセッサ １７ アービタ回路 ３２ メモリ・レジスタアクセスボード ３４、３５ 集積回路用エミュレーションボード ３６ メモリ・レジスタアクセス回路用エミュレーショ
ンボード ３７ パターンジェネレータ ３８ ロジックアナライザ
ンボード ３７ パターンジェネレータ ３８ ロジックアナライザ
Claims (2)
- 【請求項１】マイクロプロセッサを搭載し、外部制御信
号によりオン・オフ制御可能なバスアービタ機能を有す
るターゲットシステムと、上記ターゲットシステムのシ
ステムバスに接続し、ターゲットシステム上のメモリ、
レジスタ等をライト・リード可能なテストシステムとを
備えたハードウェア環境下で、まずターゲットシステム
内のアービタ機能をオフにして、システムバスを開放
し、テストシステムがターゲットシステムにプログラム
のダウンロード、またはメモリ、レジスタ等の条件設定
を行い、次にアービタ機能をオンにして、ターゲットシ
ステム内でマイクロプロセッサがプログラムを実行し
て、ターゲットシステムのデバッグを行うことを特徴と
するシステムデバッグ方法。 - 【請求項２】マイクロプロセッサを搭載し、外部制御信
号によりオン・オフ制御可能なバスアービタ機能を有す
るターゲットシステムと、上記ターゲットシステムのシ
ステムバスと集積回路の端子に接続し、プログラム可能
なハードウェア上にターゲットシステムのメモリ、レジ
スタ等をアクセスする回路とターゲットシステム内の開
発中の集積回路をマッピングしたエミュレーションシス
テムとを備えたハードウェア環境下で、まずターゲット
システム内のアービタ機能をオフにして、システムバス
を開放し、テストシステムがターゲットシステムにプロ
グラムのダウンロード、またはメモリ、レジスタ等の条
件設定を行い、次にアービタ機能をオンにして、ターゲ
ットシステム内でマイクロプロセッサがプログラムを実
行して、ターゲットシステムのデバッグを行うことを特
徴とするシステムデバッグ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014607A JPH05204701A (ja) | 1992-01-30 | 1992-01-30 | システムデバッグ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4014607A JPH05204701A (ja) | 1992-01-30 | 1992-01-30 | システムデバッグ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05204701A true JPH05204701A (ja) | 1993-08-13 |
Family
ID=11865893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4014607A Pending JPH05204701A (ja) | 1992-01-30 | 1992-01-30 | システムデバッグ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05204701A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006038678A (ja) * | 2004-07-28 | 2006-02-09 | Seiko Epson Corp | バーインテストシステム、バーインテスト方法 |
-
1992
- 1992-01-30 JP JP4014607A patent/JPH05204701A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006038678A (ja) * | 2004-07-28 | 2006-02-09 | Seiko Epson Corp | バーインテストシステム、バーインテスト方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6094730A (en) | Hardware-assisted firmware tracing method and apparatus | |
| US5581695A (en) | Source-level run-time software code debugging instrument | |
| US6289300B1 (en) | Integrated circuit with embedded emulator and emulation system for use with such an integrated circuit | |
| US5228039A (en) | Source-level in-circuit software code debugging instrument | |
| US5710934A (en) | Methods and test platforms for developing an application-specific integrated circuit | |
| US6687857B1 (en) | Microcomputer which can execute a monitor program supplied from a debugging tool | |
| JP2006127553A (ja) | プログラムのテスト及びデバッギングが容易な中央処理装置 | |
| US7313729B2 (en) | Low-cost debugging system with a ROM or RAM emulator | |
| US5960190A (en) | In-circuit emulation system with minimal impact on target environment | |
| JP2001184212A (ja) | トレース制御回路 | |
| US7451074B2 (en) | Embedded microprocessor emulation method | |
| JP2003263339A (ja) | デバック機能内蔵型マイクロコンピュータ | |
| JP2002288002A (ja) | エミュレータ装置及びエミュレーション方法 | |
| JPH0727472B2 (ja) | デバッグ環境を備えた集積回路 | |
| JPH1083318A (ja) | 電子回路解析装置 | |
| JPH08272770A (ja) | マイクロコントローラディベロップメントシステム | |
| CN112463675A (zh) | 一种程序离线下载方法 | |
| CN100533401C (zh) | 测试具有异步微控制器的集成电路的仿真和调试接口 | |
| JP2001350648A (ja) | マイクロコンピュータ | |
| JP2004038464A (ja) | デバッグ機能内蔵マイクロコンピュータ | |
| KR100189977B1 (ko) | 트레이스기능을 구비한 에뮬레이터시스템과 그 트레이스방법 | |
| JP2001084161A (ja) | データ処理装置 | |
| CN117130931A (zh) | 一种嵌入式软件调试方法及装置 | |
| JPH05342377A (ja) | マイクロコンピュータ | |
| JP3424548B2 (ja) | 組み込み機器用ソフトウエア論理シミュレータ |