JPH05204849A - 同期式シリアルバス方式 - Google Patents

Abstract

(57)【要約】 【目的】 各種の伝送モードに加え、診断モードが実現
できる同期式シリアルバス方式を提供する。 【構成】 マスタ局１と複数のスレーブ局２(1)〜２(n)
とがクロック伝送ライン３Ａ、マスタ局からスレーブ局
へのデータを伝送する第１のデータ伝送ライン３Ｂ、ス
レーブ局からマスタ局へのデータを伝送する第２の伝送
ライン３Ｃおよび制御信号を伝送する制御信号伝送ライ
ン３Ｄの４線回線によって接続され、第１のデータ伝送
ライン３Ｂおよび第２の伝送ライン３Ｃによって、マス
タ局１と複数個のスレーブ局２(1)〜２(n)との間で相互
にデータが伝送される。

Description

【発明の詳細な説明】

【産業上の利用分野】本発明は、１つまたは複数のマス
タ局から１つまたは複数のスレーブ局にシリアルデータ
を送出し、受信したスレーブ局から受信確認が出力され
る同期式シリアルバス方式に関する。

【０００２】

【従来の技術】同期式シリアルバス方式として、２線式
のＩ²Ｃバス方式（フィリップス社）、３線式のＩＭバ
ス方式（ＩＴＴ／Ｉｎｔｅｒ Ｍｅｔａｌｉｃ社）、４
線式のＭバス方式（モトローラ社）、或いは５線式のＤ
ＭＰバス方式（ＳＯＮＹ）などが知られている。

【０００３】前記Ｉ²Ｃバス方式は、クロック（ＣＬ
Ｋ）とデータ（ＤＡＴＡ）とを双方向に伝送する２本の
ケーブルを用いてデータ伝送を行う。

【０００４】また前記ＩＭバス方式は、クロックとデー
タの他にマスタ局からスレーブ局に送出される複数バイ
トの命令コードのうち、先頭のデバイスアドレスを検出
するために制御信号（ＣＴＲＬ）を伝送するラインを追
加したものである。このＩＭバス方式は、複数バイトで
構成される命令に対して制御信号ラインに「ＥＮＤ」コ
ードを乗せることで、命令毎の区切りを明確にし、誤動
作の発生を防止している。

【０００５】さらに前記Ｍバス方式は、４本のケーブル
すなわちクロック用のライン、送受信用の２本のデータ
ライン、およびスレーブセレクト用のケーブルを用いて
いる。Ｍバス方式に接続されるスレーブ局はマスタ局か
らのスレーブセレクト信号によってアクセスされる（ス
レーブとなる）デバイスが決定されるため、前記Ｉ²Ｃ
バス方式およびＩＭバス方式と異なり、デバイスアドレ
スを割り当てる必要がない。

【０００６】さらにまた前記ＤＭＰバス方式は、クロッ
ク用のライン、送受信用の２本のデータライン、コント
ロールライン、およびマルチマスタ制御ラインを用い、
複数のマスタ局と複数のスレーブ局とのデータ伝送を可
能としている。

【０００７】

【発明が解決しようとする課題】ところで前記したＩ²
Ｃバス方式は２線式であるから、ハードウエア構成は簡
単であるものの、このＩ²Ｃバス方式に接続されるすべ
てのスレーブ局には、それぞれ識別番号が割り当てら
れ、その識別番号を識別するために特殊なデコーダが必
要となるという問題点が存在する。また１本のデータラ
インで送受信を行うため、プロトコル（通信手順）が複
雑な上、マルチマスタモードにおいて、ハングアップ
（複数のＣＰＵがすべてスレーブ状態で待機し続ける状
態）を起こす危険がある。

【０００８】またＩＭバス方式は、上述したように誤動
作の確率は低下するが、トーカ（マスタ局）の命令がリ
スナ（スレーブ局）に正しく解釈されているか否かの確
認が出来ず、マルチマスタ構成を形成することができな
いという問題点がある。

【０００９】さらにＭバス方式は、マルチマスタ構成を
採ることができるが、マスタ局の数に比例してスレーブ
セレクトの本数が増加し、結線が複雑になるという問題
点がある。

【００１０】さらにまたＤＭＰバス方式は、バスと周辺
ディバイスを結ぶインタフェースの構成が複雑になり、
また各スレーブ局からの戻りデータは全ての周辺装置の
診断にとって充分なものとなっておらず、さらに使用で
きるデバイスのビット数に制限がある等の問題点があ
る。

【００１１】本発明は、この様な点に鑑みて成されたも
のであり、簡単なプロトコルで各種伝送モード、特に診
断モードが実現でき、またバスインタフェースが大幅に
簡素化される同期式シリアルバス方式を提供することを
課題としている。

【００１２】

【課題を解決するための手段】前記課題を達成するため
に成された本発明の同期式シリアルバス方式は、４線回
線によって相互に接続された複数の局を有し、４線回線
が複数局のうちの１個のマスタ局と複数個のスレーブ局
との間で、クロックを伝送するクロック伝送ライン、マ
スタ局からスレーブ局へのデータを伝送する第１のデー
タ伝送ライン、スレーブ局からマスタ局へのデータを伝
送する第２の伝送ラインおよび制御信号を伝送する制御
信号伝送ラインを介して接続される同期式シリアルバス
方式において、各スレーブ局にはそれぞれデバイスアド
レスが設定され、マスタ局は、制御信号を制御信号伝送
ラインに出力し、クロックをクロック伝送ラインに出力
すると共に、第１のデータ伝送ラインにシリアルデータ
を送信すべきスレーブ局のデバイスアドレスとシリアル
データを送出し、スレーブ局はマスタ局より送出された
制御信号およびクロックに応答してシリアルデータを受
信し、デバイスアドレスが一致したスレーブ局が受信し
たデータを第２の伝送ラインを介してマスタ局に受信デ
ータを送出するものであって、第１のデータ伝送ライン
が、少なくともデバイスアドレスを示すデータの転送中
においては、制御信号伝送ラインのレベルがハイレベル
に成され、また第１のデータ伝送ラインが、少なくとも
マスタ局からスレーブ局へのシリアルデータの転送中、
および第２のデータ伝送ラインが、スレーブ局からマス
タ局へのリターンデータの転送中においては、制御信号
伝送ラインのレベルがローレベルに成される点に特徴を
有する。

【００１３】

【作用】上記構成の同期式シリアルバス方式において
は、１個のマスタ局と複数個のスレーブ局との間を、ク
ロックを伝送するクロック伝送ライン、マスタ局からス
レーブ局へのデータを伝送する第１のデータ伝送ライ
ン、スレーブ局からマスタ局へのデータを伝送する第２
の伝送ラインおよび制御信号を伝送する制御信号伝送ラ
インの４線回線が接続され、前記第１のデータ伝送ライ
ンおよび第２の伝送ラインによって、マスタ局と複数個
のスレーブ局との間で相互にデータが伝送される。

【００１４】この時、前記第１のデータ伝送ラインが、
少なくともデバイスアドレスを示すデータの転送中にお
いては、前記制御信号伝送ラインのレベルがハイレベル
に成され、また前記第１のデータ伝送ラインが、少なく
ともマスタ局からスレーブ局へのシリアルデータの転送
中、および前記第２のデータ伝送ラインが、スレーブ局
からマスタ局へのリターンデータの転送中においては、
前記制御信号伝送ラインのレベルがローレベルに成され
る。

【００１５】従って、制御信号伝送ラインのレベルによ
ってアクセスおよびデータ伝送モードが設定され、簡潔
なプロトコルによってマスタ局と複数個のスレーブ局と
の間のデータ伝送が達成できるシングルマスタ方式の同
期式シリアルバス方式が提供できる。

【００１６】

【実施例】以下、本発明の実施例について、図面を参照
して説明する。図１に本発明の第１の実施例であるシン
グルマスタ方式による同期式シリアルバス方式の構成を
示す。この同期式シリアルバス方式は、マスタ局１と第
１乃至第Ｎのスレーブ局２(1)……２(n)が４本の伝送ラ
イン（ケーブル）３Ａ乃至３Ｄで接続されている。前記
第１乃至第Ｎのスレーブ局２(1)……２(n)はそれぞれバ
スインターフェース４(1)……４(n)を介してそれぞれ複
数の周辺装置５(1)……５(n)に接続される構成がとられ
る。

【００１７】前記４本のケーブルは、クロック（ＣＬ
Ｋ）を伝送するクロック伝送ライン３Ａ、マスタ局から
スレーブ局へのデータ（ＭＯＳＩ）を伝送する第１のデ
ータ伝送ライン３Ｂ、スレーブ局からマスタ局へのデー
タ（ＭＩＳＯ）を伝送する第２の伝送ライン３Ｃ、およ
び制御信号（ＣＴＲＬ）を伝送する制御信号伝送ライン
３Ｄより構成している。

【００１８】図２は、前記複数のスレーブ局２(1)……
２(n)のうちの１つのスレーブ局２の一例を示してお
り、他のスレーブ局も図２に示す例と同一の構成に成さ
れる。すなわち図２において、破線で囲まれた４はイン
ターフェースを示しており、このインターフェース４に
は、前記したとおり４本のケーブル３Ａ乃至３Ｄが接続
されている。

【００１９】前記４本のケーブルのうち、クロック伝送
ライン３Ａ、第１のデータ伝送ライン３Ｂ、制御信号伝
送ライン３Ｄの３本のケーブルが接続されているタイミ
ング信号生成部１０は、書き込み信号Ｗ0乃至Ｗ15（図
示例はＷ0乃至Ｗ7を使用）、読み出し信号ＲD、バッフ
ァ制御信号Ｇ0乃至Ｇ15（図示例はＧ0乃至Ｇ7を使用）
を生成し、それぞれ同符号で示す出力端子より出力す
る。

【００２０】前記書き込み信号Ｗ0乃至Ｗ15は、出力装
置、すなわち書き込み用ディバイスとして機能するパラ
レルイン・シリアルアウトのシフトレジスタ１１のＬＤ
端子に供給される。なお、図示例では書き込み用ディバ
イスとして、書き込み信号Ｗ0が供給されるシフトレジ
スタ１１のみが示され、他は省略されている。そして書
き込み信号Ｗ0乃至Ｗ15はいずれか１つのみがアクティ
ブの状態に成される。このシフトレジスタ１１のシリア
ル入力端子ＳＩには、第１のデータ伝送ライン３Ｂよ
り、データ（ＭＯＳＩ）が供給される。またシフトレジ
スタ１１のクロック入力端子ＣＬＫには、クロック伝送
ライン３Ａよりクロック（ＣＬＫ）が供給される。

【００２１】また、前記読み出し信号ＲDは、入力装
置、すなわち読み込み用ディバイスとして機能するパラ
レルイン・シリアルアウトのシフトレジスタ１２および
１３のそれぞれＬＤ端子に供給される。なお、図示例で
は読み込み用ディバイスとして、シフトレジスタ１２お
よび１３のみが記載されているが、他にも存在する。こ
のシフトレジスタ１２および１３のシリアル入力端子Ｓ
Ｉには、第１のデータ伝送ライン３Ｂより、データ（Ｍ
ＯＳＩ）が供給される。またシフトレジスタ１２および
１３のクロック入力端子ＣＬＫには、クロック伝送ライ
ン３Ａよりクロック（ＣＬＫ）が供給される。

【００２２】前記シフトレジスタ１１，１２，１３のそ
れぞれのシリアル出力端子ＳＯは、戻りデータ出力端子
として機能し、Ｄ型フリップフロップ１４，１５，１６
のＤ端子に供給される。このＤ型フリップフロップ１
４，１５，１６のそれぞれのクロック入力端子ＣＫに
は、クロック伝送ライン３Ａよりクロック（ＣＬＫ）が
供給され、そのＱ端子からの出力はそれぞれＭＩＳＯバ
ッファ１７，１８，１９の入力端子に供給される。

【００２３】前記タイミング信号生成部１０におけるバ
ッファ制御信号Ｇ0乃至Ｇ15は、そのいずれか１つがア
クティブとなり、戻りデータを順次ＭＩＳＯデータとし
て伝送ライン３Ｃに送出する。

【００２４】図３は、前記図２の破線で囲まれたインタ
ーフェース４部分の詳細を示したものである。すなわ
ち、伝送ライン３Ｂを介して得られるＭＯＳＩデータ
は、第１の８ビットシフトレジスタ３０のシリアル入力
端子ＳＩに印加され、さらにシリアル出力端子ＳＯを介
して第２の８ビットシフトレジスタ３１のシリアル入力
端子ＳＩに印加される。

【００２５】前記第１と第２のシフトレジスタ３０，３
１のクロック入力端子ＣＫには、クロック伝送スイッチ
ＳＷを介してクロック伝送ライン３Ａよりクロック（Ｃ
ＬＫ）が印加される。クロック伝送スイッチＳＷは制御
信号伝送ライン３Ｄからの制御信号（ＣＴＲＬ）により
オン・オフ制御され、制御信号（ＣＴＲＬ）がハイレベ
ル“Ｈ”の時にオンされ、クロック（ＣＬＫ）を双方の
シフトレジスタ３１，３２に供給する。

【００２６】第１及び第２のシフトレジスタ３０，３１
は、クロック（ＣＬＫ）によって合計１６ビットのデー
タがロードされた状態で制御信号（ＣＴＲＬ）がローレ
ベルとなり、従ってクロック伝送スイッチＳＷはオフに
成される。一方、クロック伝送スイッチＳＷを介してカ
ウンタ３２にもクロック（ＣＬＫ）が供給されており、
カウンタ３２は制御信号（ＣＴＲＬ）によって到来クロ
ック（ＣＬＫ）数をカウントする。その出力は第１及び
第２のカウント検出回路３３，３４に印加される。第１
のカウント検出回路３３は、カウント値“８”または
“１６”を検出するものであり、これは後述する連続モ
ードまたは基本モードに応じて切り換えられる。また、
第２のカウント検出回路３４はカウント値“１６”を検
出するものである。

【００２７】前記第１のシフトレジスタ３０にロードさ
れた上位４ビットは４ビットラッチ回路３５において、
第１のカウント検出回路３３からの出力によってラッチ
される。そのラッチ回路３５の出力は、４／１６デコー
ダ３６に加えられ、この４／１６デコーダ３６によって
デコードされた１６ビット信号は、それぞれ第１および
第２のゲート制御回路３７，３８に供給される。

【００２８】一方、前記第２のシフトレジスタ３１にロ
ードされた８ビットデータのうち、ＭＳＢはラッチ回路
３９において、前記第２のカウント検出回路３４からの
信号によってラッチされる。またシフトレジスタ３１に
ロードされた８ビットデータのうち、下位７ビットは比
較回路４０の一方に加えられる。比較回路４０の他方に
はバスインターフェースに割り当てられた７ビットのア
ドレスＡ0〜6が加えられ、両者が一致した時に発生する
比較回路４０の出力が前記第２のカウント検出回路３４
からの信号によってラッチされる。

【００２９】前記ラッチ回路３９及び４１の出力は、タ
イミングパルス発生回路４２に供給される。このタイミ
ングパルス発生回路４２には、クロック伝送ライン３Ａ
よりクロック（ＣＬＫ）が印加されており、加えて制御
信号伝送ライン３Ｄからの制御信号（ＣＴＲＬ）も印加
されている。そしてタイミングパルス発生回路４２から
は、書き込み制御パルスＷx、バッファ制御パルスＧx、
および読み出し制御パルスＲDが出力される。

【００３０】前記書き込み制御パルスＷxは第１のゲー
ト制御回路３７に供給され、ゲート制御回路３７から出
力される書き込み信号伝送ラインＷ0乃至Ｗ15のいずれ
か１つを順にアクテイブに制御する。またバッファ制御
パルスＧxは第２のゲート制御回路３８に供給され、ゲ
ート制御回路３７から出力されるバッファ制御信号伝送
ラインＧ0乃至Ｇ15のいずれか１つを順にアクテイブに
制御する。さらに読み出し制御パルスＲDは図２におい
て説明したとおり、周辺ディバイスの入力装置、すなわ
ち読み込み用ディバイスとして機能するシフトレジスタ
１２および１３のそれぞれＬＤ端子に供給される。

【００３１】以下、図４以降に示すタイミングチャート
を参照して、それぞれの動作モードに応じ、その作用を
説明する。まず図４および図５は、本発明の同期式シリ
アルバス方式における基本モードタイミングを示してお
り、図４はライト動作を、図５はリード動作を示す。図
４においてＣＬＫは、クロック伝送ライン３Ａにおける
クロックを示し、８クロックを単位として間欠的に伝送
される。またＣＴＲＬは、制御信号伝送ライン３Ｄに伝
送される制御信号を示しており、ハイレベル“Ｈ”また
はローレベル“Ｌ”の２値が採られ、後述するＭＯＳＩ
がアドレスを示すものかデータを示すものかを識別す
る。

【００３２】さらにＭＯＳＩは、第１のデータ伝送ライ
ン３Ｂに伝送されるデータを示し、８ビットのファンク
ションデータＦと、これに続く８ビットのデバイスアド
レスＡと、さらにこれに続く８ビットのシリアルデータ
Ｄがサイクリックに発生する。前記ファンクションデー
タＦは、ＭＳＢの１ビットがリード動作またはライト動
作を示すＲ／Ｗビットであり、これが“１”のときライ
トＷ，“０”のときリードＲとしている。また、ファン
クションデータＦの下位７ビットは機能アドレスであ
り、４(1)乃至４(n)のうち、どのバスインターフェース
を使用するかを決定するものである。また前記デバイス
アドレスＡの上位４ビットは周辺ディバイスであるシフ
トレジスタ１１乃至１３等のうち、どのディバイスを使
用するかを決定するものである。さらにデバイスアドレ
スＡの下位４ビットはチャンネルセレクト情報であり、
ＤＡＣ等の使用チャンネルの選択に利用される。そして
ＭＩＳＯは、第２のデータ伝送ライン３Ｃに伝送される
データを示している。

【００３３】ここで、ＣＴＲＬがハイレベルとなった場
合には、図３においてクロック伝送スイッチＳＷはオン
に成され、クロックＣＬＫによってＭＯＳＩの８ビット
のファンクションデータＦが、前記第２のシフトレジス
タ３１にロードされる。またこれに続く８ビットのデバ
イスアドレスＡが前記第１のシフトレジスタ３０にロー
ドされる。

【００３４】前記第２のシフトレジスタ３１にロードさ
れた７ビットの機能アドレスＦは、比較回路４０の一方
に印加され、比較回路４０の他方に印加されるバスイン
ターフェース４(i)のアドレスＡ0〜6と比較される。す
なわち、４(1)乃至４(n)のうち、マスタ局１より呼び出
されたバスインターフエースである場合に限り、比較回
路４０より出力が発生し、その出力はラッチ回路４１に
送られる。ラッチ回路４１には、第２のカウント検出回
路３４より１６個のクロックＣＬＫをカウントアップし
たタイミングでラッチ指令が送られる。このためラッチ
回路４１からは、タイミングパルス発生回路４２に対し
てマッチング出力が印加される。

【００３５】一方、前記第２のシフトレジスタ３１にロ
ードされた８ビットデータのＭＳＢは、ラッチ回路３９
によってラッチされる。このとき前述したとおりＭＳＢ
が“１”であるならばライト動作であり、ＭＳＢが
“０”であるならばリード動作である。その識別出力で
あるＲ／Ｗパルスはタイミングパルス発生回路４２に対
して印加される。

【００３６】一方、デバイスアドレスＡの上位４ビット
は、ラッチ回路３５によってラッチされ、４／１６デコ
ーダ３６によって４ビット信号から１６ビット信号にデ
コードされて、第１のゲート制御回路３７および第２の
ゲート制御回路３８に印加される。

【００３７】ここでＣＴＲＬはローレベルとなり、ＭＯ
ＳＩにおける８ビットのシリアルデータＤはシフトレジ
スタ１１乃至１３に対して供給される。これと同時にタ
イミングパルス発生回路４２よりＧxパルスが図４に示
すように出力され、第２のゲート制御回路３８はディバ
イスアドレスＡで指定された周辺ディバイスに対応する
バッファ制御信号伝送ラインＧ0〜15のいずれか１つを
アクティブにする。

【００３８】この結果、バッファ回路１７乃至１９のい
ずれかがアクティブとなり、Ｄ型フリップフロップ１４
乃至１６のいずれかを介してＭＩＳＯに対してリターン
データを送出する。ＭＯＳＩにおける８ビットのシリア
ルデータＤが、シフトレジスタ１１乃至１３にロードさ
れると、前記タイミングパルス発生回路４２より、図４
に示すタイミング（シフトレジスタ１１に８ビットのデ
ータが取り込まれたタイミング）でＷxパルスが発生す
る。

【００３９】これにより、ゲート制御回路３７から発生
される書き込み信号伝送ラインＷ0乃至Ｗ15のいずれか
１つ（実施例の場合、Ｗ0）がアクテイブ状態となり、
例えば書き込み用ディバイスとしてのシフトレジスタ１
１（図２では代表して１つのみ示している）より、他の
装置に対してシリアルデータＤに対応したパラレル出力
（書き込み）を行う。

【００４０】なお、図４に示されたライト動作において
は、特に後述するような診断モードでなくてもリターン
データがＭＩＳＯに返されるという特徴がある。

【００４１】図５は、リード動作を示している。すなわ
ちＭＯＳＩにおけるファンクションコードＦのＭＳＢが
“０”すなわちリードであることによって、図３におけ
るラッチ回路３９からのＲ／Ｗパルスにより、バスイン
ターフェースはリード動作に成される。この場合には、
図５に示すようにＣＴＲＬがローレベルにシフトしたと
ころで、タイミングパルス発生回路４２よりＲDパル
ス、すなわち読み込み信号が発生する。

【００４２】従って、図２における読み込み用ディバイ
スであるシフトレジスタ１２および１３に対して読み込
み信号ＲDが加わり、全ての読み込み用シフトレジスタ
１２および１３は一斉に、例えば８ビットのパラレルデ
ータの読み込み動作を行う。ここでＧxパルスが発生
し、第２のゲート制御回路３８はディバイスアドレスＡ
で指定された周辺ディバイスに対応するバッファ制御信
号伝送ラインＧ0〜15のいずれか１つをアクティブにす
る。

【００４３】この結果、バッファ回路１７乃至１９のい
ずれかがアクティブとなり、Ｄ型フリップフロップ１５
または１６を介してＭＩＳＯに対してディバイスアドレ
スＡに該当するシフトレジスタ１２または１３からのリ
ードデータを送出する。

【００４４】図６および図７は、本発明の同期式シリア
ルバス方式における診断モードタイミングを示してお
り、図６はライトディバイス診断動作を、図７はリード
ディバイス診断動作を示す。すなわち、図６においてＭ
ＯＳＩのファンクションデータＦのＭＳＢは“０”に成
されており、一方図７における該当部分は“１”に成さ
れている。

【００４５】まず、図６に示すライトディバイス診断に
おいては、ラッチ回路３９におけるＲ／Ｗパルスが
“０”を示すものとなり、タイミングパルス発生回路４
２からは、Ｗxパルスが発生しない状態で、Ｇxパルスが
発生する。このために、ゲート制御回路３８から出され
るバッファ制御信号伝送ラインＧ0〜15のいずれか（デ
ィバイスアドレスＡで決定されるいずれか）１つがアク
ティブとなり、ＭＩＳＯには、対応する書き込み用ディ
バイスであるシフトレジスタ（図２においては、符号１
１で示す１つのみ）を経てきたＭＯＳＩデータが現れ
る。すなわち、機能アドレスやディバイスアドレスに特
別なビットを設けずに診断モードを実現している。

【００４６】次に、図７に示すリードディバイス診断に
おいては、ラッチ回路３９におけるＲ／Ｗパルスが
“１”を示すものとなり、タイミングパルス発生回路４
２からは、ＲDパルスが発生しない状態で、Ｇxパルスが
発生する。このために、ゲート制御回路３８から導出さ
れるバッファ制御信号伝送ラインＧ0〜15のいずれか
（ディバイスアドレスＡで決定されるいずれか）１つが
アクティブとなり、ＭＩＳＯには、対応する読み込み用
ディバイスであるシフトレジスタ１２または１３を経て
きたＭＯＳＩデータが現れる。

【００４７】次に図８は、本発明の同期式シリアルバス
方式における連続多バイトモードのタイミングを示して
いる。これは最初の１６ビットに対応する間、ＣＴＲＬ
がハイレベルとなり、このときＭＯＳＩに８ビットのフ
ァンクションデータＦ、並びに８ビットのディバイスア
ドレスＡを送出する。従ってこの時の図３に示すバスイ
ンターフェースの作用は、前記した基本モード動作と同
一である。その後ＣＴＲＬは８ビットに対応する間隔で
ローレベルおよびハイレベルを順次繰り返す。

【００４８】ＣＴＲＬのローレベルにおいては、シリア
ルデータＤがディバイスアドレスＡで決められる読み込
み用ディバイスとしてのシフトレジスタ１２または１３
にロードされる。そして同時にいずれかのバッファ回路
１７乃至１９よりＭＩＳＯに対してリターンデータを発
生する。

【００４９】以降は、ＣＴＲＬのハイレベル区間に、同
一のバスインターフェースに対してディバイスアドレス
Ａが送出され、次のＣＴＲＬのローレベル区間で前記と
同様にディバイスアドレスＡで決められる読み込み用デ
ィバイスとしてのシフトレジスタ１２または１３にシリ
アルデータＤがロードされ、そして同時にいずれかのバ
ッファ回路１７乃至１９よりＭＩＳＯに対してリターン
データを発生するという繰り返しとなる。

【００５０】また図９は、変則モードのタイミングを示
している。図８に示した連続多バイトモードと異なる点
は、ＣＴＲＬが最初の１６ビットに相当する区間のハイ
レベルの経過後は、この実施例の場合、２４ビットに相
当する区間、ローレベルに成される。このとき、ディバ
イスアドレスＡで決められる読み込み用ディバイスとし
てのシフトレジスタ１２または１３に、２度にわたって
シリアルデータＤがロードされ、そして同時にディバイ
スアドレスＡに対応するバッファ回路１７乃至１９よ
り、ＭＩＳＯに対してリターンデータが発生される。

【００５１】図１０に、本発明の第２の実施例であるマ
ルチマスタ方式による同期式シリアルバス方式の構成を
示す。この同期式シリアルバス方式は、図１に示した本
発明の第１の実施例に対して複数のマスタ局１(1)乃至
１(n)が存在し、しかもバスインヒビット信号ライン
（ＢｕｓＩｎｈ）３Ｅが追加されている。もしバスイン
ヒビット信号ライン３Ｅのレベルがローレベルの場合、
送信を希望するマスタ局１(1)乃至１(n)は、バスインヒ
ビット信号（ＢＵＳＩＮＨ）を信号ライン３Ｅに出力し
て、ケーブル３Ｅをハイレベルにし、自己の送信権（バ
ス権）を獲得する。これにより、その直後他のマスタ装
置が送信を希望してもケーブル３Ｅがローレベルとなる
まで、送信権を獲得できない。バス送信権を獲得した１
つのマスタ局の送信動作、その送信データ、スレーブ局
側の応答動作などは、前記した第１実施例の同期式シリ
アルバス方式における動作および送信データと同様にな
る。

【００５２】前記自己の送信権を獲得したマスタ局は、
希望する通信が完了した場合、バスインヒビット信号ラ
イン３Ｅをローレベルにしてケーブル３Ｅのインヒビッ
ト状態を解放する。従ってその後、第２のマスタ局が通
信を行うことができる。

【００５３】

【発明の効果】以上の説明で明らかなように、本発明の
同期式シリアルバス方式によれば、１個のマスタ局と複
数個のスレーブ局との間を、クロック伝送ライン、マス
タ局からスレーブ局へのデータを伝送する第１のデータ
伝送ライン、スレーブ局からマスタ局へのデータを伝送
する第２の伝送ラインおよび制御信号を伝送する制御信
号伝送ラインの４線回線によって接続し、前記第１のデ
ータ伝送ラインおよび第２の伝送ラインによって、マス
タ局と複数個のスレーブ局との間で相互にデータが伝送
される。

【００５４】この時、前記第１のデータ伝送ラインが、
少なくともデバイスアドレスを示すデータの転送中にお
いては、前記制御信号伝送ラインのレベルがハイレベル
に成され、また前記第１のデータ伝送ラインが、少なく
ともマスタ局からスレーブ局へのシリアルデータの転送
中、および前記第２のデータ伝送ラインが、スレーブ局
からマスタ局へのリターンデータの転送中においては、
前記制御信号伝送ラインのレベルがローレベルに成され
る。

【００５５】従って、制御信号伝送ラインのレベルによ
ってアクセスおよびデータ伝送モードが設定され、簡潔
なプロトコルによってマスタ局と複数個のスレーブ局と
の間のデータ伝送が達成でき、またバスインターフェー
スも比較的単純な構成で実現できる。そして基本モー
ド、連続モード、変則モードに加え、ライトディバイス
およびリードディバイスの診断モードを設定することが
可能であり、信頼性の高い同期式データ通信を行うこと
ができる。

【図面の簡単な説明】

【図１】本発明の同期式シリアルバス方式の第１の実施
例の構成を示したブロック図である。

【図２】図１の実施例におけるスレーブ局の構成を示し
た結線図である。

【図３】図２において破線で囲まれたバスインターフェ
ース部分の構成を示した結線図である。

【図４】本発明の同期式シリアルバス方式の基本モード
におけるライト動作を示したタイミング図である。

【図５】同じく基本モードにおけるリード動作を示した
タイミング図である。

【図６】同じくライトディバイスの診断モードを示した
タイミング図である。

【図７】同じくリードディバイスの診断モードを示した
タイミング図である。

【図８】同じく連続多バイトモードを示したタイミング
図である。

【図９】同じく変則モードを示したタイミング図であ
る。

【図１０】本発明の同期式シリアルバス方式の第２の実
施例の構成を示したブロック図である。

【符号の説明】

１，１(1)〜１(n) マスタ局 ２，２(1)〜２(n) スレーブ局 ３Ａ クロック伝送ライン ３Ｂ 第１のデータ伝送ライン ３Ｃ 第２のデータ伝送ライン ３Ｄ 制御信号伝送ライン ３Ｅ インヒビット信号ライン ４，４(1)〜４(n) インターフェース

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年３月１７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００３

【補正方法】変更

【補正内容】

【０００３】 前記Ｉ²Ｃバス方式は、クロック（ＳＣ
Ｌ）とデータ（ＳＤＡ）とを双方向 に伝送する２本の
ケーブルを用いてデータ伝送を行う。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００４

【補正方法】変更

【補正内容】

【０００４】 また前記ＩＭバス方式は、クロックとデ
ータの他にマスタ局からスレーブ局に送出される複数バ
イトの命令コードのうち、先頭のデバイスアドレスを検
出するために制御信号（Ｉｄｅｎｔ）を伝送するライン
を追加したものである。このＩＭバス方式は、複数バイ
トで構成される命令に対して制御信号ラインに「ＥＮ
Ｄ」コードを乗せることで、命令毎の区切りを明確に
し、誤動作の発生を防止している。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】 前記書き込み信号Ｗ0乃至Ｗ15は、出力
装置、すなわち書き込み用ディバイス として機能する
シリアルイン・パラレルアウトのシフトレジスタ１１の
ＬＤ端子に供給される。なお、図示例では書き込み用デ
ィバイスとして、書き込み信号Ｗ0が供給されるシフト
レジスタ１１のみが示され、他は省略されている。そし
て 書き込み信号Ｗ0乃至Ｗ15はいずれか１つのみがアク
ティブの状態に成される。 このシフトレジスタ１１の
シリアル入力端子ＳＩには、第１のデータ伝送ライン３
Ｂより、データ（ＭＯＳＩ）が供給される。またシフト
レジスタ１１のクロック入力端子ＣＬＫには、クロック
伝送ライン３Ａよりクロック（ＣＬＫ）が供給される。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００３２

【補正方法】変更

【補正内容】

【００３２】 さらにＭＯＳＩは、第１のデータ伝送ラ
イン３Ｂに伝送されるデータを示し、８ビットのファン
クションアドレスＦと、これに続く８ビットのデバイス
アドレスＡと、さらにこれに続く８ビットのシリアルデ
ータＤがサイクリックに発生する。前記ファンクション
アドレスＦは、ＭＳＢの１ビットがリード動作またはラ
イト動作を示すＲ／Ｗビットであり、これが“１”のと
きライトＷ，“０”のときリードＲとしている。また、
ファンクションアドレスＦの下位７ビットは機能アドレ
スであり、４(1)乃至４(n)のうち、どのバスインターフ
ェースを使用するかを決定するものである。また前記デ
バイスアドレスＡの上位４ビットは周辺ディバイスであ
るシフトレジスタ１１乃至１３等のうち、どのディバイ
スを使用するかを決定するものである。さらにデバイス
アドレスＡの下位４ビットはチャンネルセレクト情報で
あり、ＤＡＣ等の使用チャンネルの選択に利用される。
そしてＭＩＳＯは、第２のデータ伝送ライン３Ｃに伝送
されるデータを示している。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００５０

【補正方法】変更

【補正内容】

【００５０】 また図９は、変則モードのタイミングを
示している。図８に示した連続多バイトモードと異なる
点は、ＣＴＲＬが最初の１６ビットに相当する区間のハ
イレベルの経過後は、この実施例の場合、２４ビットに
相当する区間、ローレベルに成される。このとき、ディ
バイスアドレスＡで決められる読み込み用ディバイスと
してのシフトレジスタ１２または１３に、１６ビットの
シリアルデータＤがロードされ、そして同時にディバイ
スアドレスＡに対応するバッファ回路１７乃至１９よ
り、ＭＩＳＯに対してリターンデータが発生される。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００５１

【補正方法】変更

【補正内容】

【００５１】 図１０に、本発明の第２の実施例である
マルチマスタ方式による同期式シリアルバス方式の構成
を示す。この同期式シリアルバス方式は、図１に示した
本発明の第１の実施例に対して複数のマスタ局１(1)乃
至１(n)が存在し、しかもバスインヒビット信号ライン
（ＢｕｓＩｎｈ）３Ｅが追加されている。もしバスイン
ヒビット信号ライン３Ｅのレベルがハイレベルの場合、
送信を希望するマスタ局１(1)乃至１(n)は、バスインヒ
ビット信号（ＢＵＳＩＮＨ）を信号ライン３Ｅに出力し
て、ケーブル３Ｅをローレベルにし、自己の送信権（バ
ス権）を獲得する。これにより、その直後他のマスタ装
置が送信を希望してもケーブル３Ｅがハイレベルとなる
まで、送信権を獲得できない。バス送信権を獲得した１
つのマスタ局の送信動作、その送信データ、スレーブ局
側の応答動作などは、前記した第１実施例の同期式シリ
アルバス方式における動作および送信データと同様にな
る。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００５２

【補正方法】変更

【補正内容】

【００５２】 前記自己の送信権を獲得したマスタ局
は、希望する通信が完了した場合、バスインヒビット信
号ライン３Ｅをハイレベルにしてケーブル３Ｅのインヒ
ビット状態を解放する。従ってその後、第２のマスタ局
が通信を行うことができる。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ４線回線によって相互に接続された複数
   の局を有し、前記４線回線が前記複数局のうちの１個の
   マスタ局と複数個のスレーブ局との間で、クロックを伝
   送するクロック伝送ライン、マスタ局からスレーブ局へ
   のデータを伝送する第１のデータ伝送ライン、スレーブ
   局からマスタ局へのデータを伝送する第２の伝送ライン
   および制御信号を伝送する制御信号伝送ラインを介して
   接続される同期式シリアルバス方式において、 前記各スレーブ局にはそれぞれデバイスアドレスが設定
   され、 前記マスタ局は、制御信号を制御信号伝送ラインに出力
   し、クロックをクロック伝送ラインに出力すると共に、
   前記第１のデータ伝送ラインにシリアルデータを送信す
   べきスレーブ局のデバイスアドレスとシリアルデータを
   送出し、 前記スレーブ局は前記マスタ局より送出された制御信号
   およびクロックに応答してシリアルデータを受信し、デ
   バイスアドレスが一致したスレーブ局が受信したデータ
   を前記第２の伝送ラインを介してマスタ局に受信データ
   を送出するものであって、 前記第１のデータ伝送ラインが、少なくともデバイスア
   ドレスを示すデータの転送中においては、前記制御信号
   伝送ラインのレベルがハイレベルとローレベルの一方の
   レベルに成され、 また前記第１のデータ伝送ラインが、少なくともマスタ
   局からスレーブ局へのシリアルデータの転送中、および
   前記第２のデータ伝送ラインが、スレーブ局からマスタ
   局へのリターンデータの転送中においては、前記制御信
   号伝送ラインのレベルが他方のレベルに成されることを
   特徴とする同期式シリアルバス方式。 【０００１】