JPH05205497A - アレイビルトインセルフテスト（ａｂｉｓｔ）システム、半導体チップのビルトインセルフテストシステム、及びメモリアレイのテスト方法 - Google Patents
アレイビルトインセルフテスト（ａｂｉｓｔ）システム、半導体チップのビルトインセルフテストシステム、及びメモリアレイのテスト方法Info
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- JPH05205497A JPH05205497A JP4240390A JP24039092A JPH05205497A JP H05205497 A JPH05205497 A JP H05205497A JP 4240390 A JP4240390 A JP 4240390A JP 24039092 A JP24039092 A JP 24039092A JP H05205497 A JPH05205497 A JP H05205497A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 半導体チップに改良されたアレイビルトイン
セルフテスト（ＡＢＩＳＴ）システムを提供する。 【構成】 各列の不良セルを識別するため一方向に沿っ
てアレイをテストし、第１レジスタ(16)に不良セルをも
つ列アドレスを記憶する。記憶した列アドレスをもつセ
ルをマスクしながら、追加の不良セルを識別するため行
又は列に沿ってアレイを更にテストする。全ての第２レ
ジスタ(20)が行アドレスを記憶するまで第２レジスタ(2
0)に不良セルをもつ行アドレスを記憶する。行アドレス
の記憶後、行又は列に沿ってアレイをテストし続けると
共に、記憶された列又は行アドレスを有するセルをマス
クする。第１レジスタ(16)の未使用のレジスタに、残り
の追加の不良セルの列アドレスを記憶する。
セルフテスト（ＡＢＩＳＴ）システムを提供する。 【構成】 各列の不良セルを識別するため一方向に沿っ
てアレイをテストし、第１レジスタ(16)に不良セルをも
つ列アドレスを記憶する。記憶した列アドレスをもつセ
ルをマスクしながら、追加の不良セルを識別するため行
又は列に沿ってアレイを更にテストする。全ての第２レ
ジスタ(20)が行アドレスを記憶するまで第２レジスタ(2
0)に不良セルをもつ行アドレスを記憶する。行アドレス
の記憶後、行又は列に沿ってアレイをテストし続けると
共に、記憶された列又は行アドレスを有するセルをマス
クする。第１レジスタ(16)の未使用のレジスタに、残り
の追加の不良セルの列アドレスを記憶する。
Description
【０００１】
【産業上の利用分野】本発明はアレイ列及び行ラインが
テストされるにつれて半導体ウェハ又はチップに形成さ
れる許容できないメモリアレイ列ラインにおける冗長又
は置換列ラインと、許容できないメモリアレイ行ライン
における冗長又は置換行ラインとの、有効なリアルタイ
ム二次元冗長配分又は識別のための方法と装置に関す
る。
テストされるにつれて半導体ウェハ又はチップに形成さ
れる許容できないメモリアレイ列ラインにおける冗長又
は置換列ラインと、許容できないメモリアレイ行ライン
における冗長又は置換行ラインとの、有効なリアルタイ
ム二次元冗長配分又は識別のための方法と装置に関す
る。
【０００２】
【従来の技術】半導体チップの回路の数、特にランダム
アクセスメモリセルの数が増えたので、列及び行冗長ラ
インは製品の歩留りを高めるためにチップに設置されて
いる。メモリアレイが埋め込まれた論理回路を含む種々
の回路を集積するチップは、回路試験者にとって独立し
たメモリを有するチップよりも使用可能な入力／出力ピ
ンが少ないため、埋め込まれたアレイを適切にテストす
る能力を所望する回路設計者／試験者に特別の問題を課
している。
アクセスメモリセルの数が増えたので、列及び行冗長ラ
インは製品の歩留りを高めるためにチップに設置されて
いる。メモリアレイが埋め込まれた論理回路を含む種々
の回路を集積するチップは、回路試験者にとって独立し
たメモリを有するチップよりも使用可能な入力／出力ピ
ンが少ないため、埋め込まれたアレイを適切にテストす
る能力を所望する回路設計者／試験者に特別の問題を課
している。
【０００３】テスト費用を減らしメモリの歩留りを高め
ることによってメモリの製造コストを減らすため、自己
テスト及び自己修復のシステムが開示されてきた。アレ
イビルトインセルフテスト（ＡＢＩＳＴ）システムとし
て時に知られるそのシステムは、米国特許第４、９３
９、６９４号に教示され、置換アドレステーブルとメモ
リセルに発見されたエラーを訂正するエラー訂正符号
（ＥＣＣ）技術を用いる。欧州特許第０ ２４２ ８５
４号に開示されている他のＡＢＩＳＴシステムは、連想
メモリを用いて半導体メモリの欠陥のあるメモリセルを
予備のメモリセルと置換する。更に別のＡＢＩＳＴシス
テムは、米国特許出願第０７／５７６６４６号に開示さ
れ、一次元故障アドレスレジスタがメモリアレイの欠陥
のあるセルのワードアドレスを記憶するため用いられ
る、即ち、一次元だけに延びる冗長ラインが用いられ
る。
ることによってメモリの製造コストを減らすため、自己
テスト及び自己修復のシステムが開示されてきた。アレ
イビルトインセルフテスト（ＡＢＩＳＴ）システムとし
て時に知られるそのシステムは、米国特許第４、９３
９、６９４号に教示され、置換アドレステーブルとメモ
リセルに発見されたエラーを訂正するエラー訂正符号
（ＥＣＣ）技術を用いる。欧州特許第０ ２４２ ８５
４号に開示されている他のＡＢＩＳＴシステムは、連想
メモリを用いて半導体メモリの欠陥のあるメモリセルを
予備のメモリセルと置換する。更に別のＡＢＩＳＴシス
テムは、米国特許出願第０７／５７６６４６号に開示さ
れ、一次元故障アドレスレジスタがメモリアレイの欠陥
のあるセルのワードアドレスを記憶するため用いられ
る、即ち、一次元だけに延びる冗長ラインが用いられ
る。
【０００４】メモリチップの歩留りを更に高めるため
に、テストシステムはメモリマトリックス又はアレイを
有するチップをテストするため開示され、メモリ素子の
予備又は冗長の列及び行テスト中のマトリックス又はア
レイの修復に用いられる。そのようなテスタは米国特許
第４、４６０、９９７号に開示されており、欠陥のある
セルとして２度カウントされないように、欠陥のあるセ
ルはテスト間に一方の方向、例えば、行に沿って走査す
ると検出又はフラグを立てられ、他方の方向、例えば、
列に沿って走査するとマスクされる。米国特許第４、７
５１、６５６号では、二次元の冗長アレイにおける置換
ラインを選ぶための方法が開示されており、行に沿った
セル故障の数が冗長列の数を越えるならば、その行は冗
長行の内の一つと置換される。
に、テストシステムはメモリマトリックス又はアレイを
有するチップをテストするため開示され、メモリ素子の
予備又は冗長の列及び行テスト中のマトリックス又はア
レイの修復に用いられる。そのようなテスタは米国特許
第４、４６０、９９７号に開示されており、欠陥のある
セルとして２度カウントされないように、欠陥のあるセ
ルはテスト間に一方の方向、例えば、行に沿って走査す
ると検出又はフラグを立てられ、他方の方向、例えば、
列に沿って走査するとマスクされる。米国特許第４、７
５１、６５６号では、二次元の冗長アレイにおける置換
ラインを選ぶための方法が開示されており、行に沿った
セル故障の数が冗長列の数を越えるならば、その行は冗
長行の内の一つと置換される。
【０００５】
【発明が解決しようとする課題】本発明の目的は半導体
チップにおいて改良したアレイビルトインセルフテスト
（ＡＢＩＳＴ）システムを提供することであり、ここで
二次元冗長ラインは、アレイ性能を劣化せずに半導体チ
ップの歩留りを増やし、且つテスターコストを減らすた
め、最後の製造テスト間リアルタイムにおいてＡＢＩＳ
Ｔシステムにより直接配分される。
チップにおいて改良したアレイビルトインセルフテスト
（ＡＢＩＳＴ）システムを提供することであり、ここで
二次元冗長ラインは、アレイ性能を劣化せずに半導体チ
ップの歩留りを増やし、且つテスターコストを減らすた
め、最後の製造テスト間リアルタイムにおいてＡＢＩＳ
Ｔシステムにより直接配分される。
【０００６】
【課題を解決するための手段と作用】本発明の教示に従
って、半導体チップに形成され、列と行に配列されたメ
モリセルのアレイと列及び行冗長ラインを有するＡＢＩ
ＳＴ環境においての方法と装置が提供される。ＡＢＩＳ
Ｔシステムでは、各列の所定の数の不良セルを識別する
ため一方向、例えば、列に沿ってアレイをテストし、第
１レジスタに所定の数の不良セルを有する列アドレスを
記憶し、記憶された列アドレスを有するセルをマスクし
ながら、追加の不良セルを識別するため行又は列のいず
れかに沿ってアレイを更にテストし、全ての第２レジス
タが行アドレスを記憶するまで第２レジスタに不良セル
を有する行アドレスを記憶する。全ての第２レジスタが
行アドレスを記憶した後、記憶された列又は行アドレス
を有するセルをマスクしながら、行又は列のいずれかに
沿ってアレイをテストし続け、第１レジスタの未使用の
レジスタにおいて、残りの追加の不良セルの列アドレス
を記憶する。
って、半導体チップに形成され、列と行に配列されたメ
モリセルのアレイと列及び行冗長ラインを有するＡＢＩ
ＳＴ環境においての方法と装置が提供される。ＡＢＩＳ
Ｔシステムでは、各列の所定の数の不良セルを識別する
ため一方向、例えば、列に沿ってアレイをテストし、第
１レジスタに所定の数の不良セルを有する列アドレスを
記憶し、記憶された列アドレスを有するセルをマスクし
ながら、追加の不良セルを識別するため行又は列のいず
れかに沿ってアレイを更にテストし、全ての第２レジス
タが行アドレスを記憶するまで第２レジスタに不良セル
を有する行アドレスを記憶する。全ての第２レジスタが
行アドレスを記憶した後、記憶された列又は行アドレス
を有するセルをマスクしながら、行又は列のいずれかに
沿ってアレイをテストし続け、第１レジスタの未使用の
レジスタにおいて、残りの追加の不良セルの列アドレス
を記憶する。
【０００７】
【実施例】図１は、本発明のアレイビルトインセルフテ
スト（ＡＢＩＳＴ）システムをブロック図で示し、シリ
コンから成りうる半導体チップ１０に形成されるシステ
ムの主な機能的構成要素を示す。テストシステムは周知
のレベルセンシティブスキャンテスト（ＬＳＳＤ）技術
に従って実行される。メモリチップ１０は、図２により
明確に示されるように、１個の冗長列ラインＲＣ１と２
個の冗長行ラインＲＲ１及びＲＲ２をもった第１サブア
レイＡ０と、第２サブアレイＡ１、１個の冗長列ライ
ン、２個の冗長行ラインを有するメモリアレイＡを備え
る。セルフテスト回路は、論理又はデータ入力１３、１
５、１７とテスト入力１９、２１、２３との間を多重化
するマルチプレクサ、即ち、ＭＵＸ１１によってアレイ
Ａとインタフェースする。テスト又はシステム制御回路
２５は、マルチプレクサ１１によってメモリアレイＡを
セルフテストするため、それぞれテストデータとアドレ
スデータを生成するデータパターン生成器２９とアドレ
スカウンタ２７を制御するよう設けられる。テストデー
タはメモリチップ１０のアレイＡのセルに書き込みさ
れ、次に周知のデータ圧縮装置３１に読み出され、ここ
でデータパターン生成器２９からメモリチップ１０のア
レイのセルに書き込まれたテストデータの複写と比較さ
れる。また周知のように、比較の結果は１個の合格／不
合格又は不良／不良なし信号に減少される。これらの結
果は二次元故障アドレスレジスタ３３に入力され、本発
明の教示に従ってアドレスレジスタはアレイＡのセルの
列アドレスと行アドレスを受信する。システム制御回路
２５は、アレイＡにアドレス毎の読み出し／書き込みコ
マンドを提供し、アレイＡとデータ圧縮回路３１に対す
るデータパターン生成に影響を及ぼし、二次元故障アド
レスレジスタ３３で結果のログ（記録）を制御する。読
み出し操作の間、データパターン生成器２９からの期待
されるデータはデータ出力の評価のためデータ圧縮回路
３１に入力される。この実行は、新たなテストシーケン
スを提供するため最大アドレスフラグがアドレスカウン
タ２７によってシステム制御回路２５に発せられるまで
続く。３つの操作段階が、任意のセルアドレスを完全に
テストするためＡＢＩＳＴシステムにおいて必要とされ
る。第１段階において、アレイ入力データはマルチプレ
クサ１１の入力１９、２１、２３にデータ及びアドレス
信号を付与する次の段階のため準備されている。次に、
次の段階の間で実際のデータがアレイＡより読み出さ
れ、データ圧縮回路３１にて比較され、二次元故障アド
レスレジスタ３３に合格／不合格信号が提供される。最
後の段階の間で合格／不合格信号は、二次元故障アドレ
スレジスタのアレイの故障したセルのアドレスをログイ
ン（記録）又は記憶するため用いられる。周知のＬＳＳ
Ｄ技術に従って、スキャンイン(SCAN IN) 端子又はピン
とスキャンアウト(SCAN OUT)端子又はピンは、ＡＢＩＳ
Ｔシステムの種々のＳＲＬ素子を直列的に相互接続する
スキャンインラインＳＩとスキャンアウトラインＳＯと
共にチップ１０に設けられる。スキャンアウト端子へ接
続されるのは、周知の冗長実施プロセッサ３５であり、
不良アレイ列又は行ラインを適切な冗長列又は行ライン
と置換する。プロセッサ３５は、例えば、レーザヒュー
ズ飛ばしデバイス又は電気ラッチ設定回路であってもよ
い。ビルトインセルフアドレステストシステムの一般的
な態様に関するより詳細な情報のため、上述の米国特許
出願第０７／５７６６４６号を参照しなくてはならな
い。
スト（ＡＢＩＳＴ）システムをブロック図で示し、シリ
コンから成りうる半導体チップ１０に形成されるシステ
ムの主な機能的構成要素を示す。テストシステムは周知
のレベルセンシティブスキャンテスト（ＬＳＳＤ）技術
に従って実行される。メモリチップ１０は、図２により
明確に示されるように、１個の冗長列ラインＲＣ１と２
個の冗長行ラインＲＲ１及びＲＲ２をもった第１サブア
レイＡ０と、第２サブアレイＡ１、１個の冗長列ライ
ン、２個の冗長行ラインを有するメモリアレイＡを備え
る。セルフテスト回路は、論理又はデータ入力１３、１
５、１７とテスト入力１９、２１、２３との間を多重化
するマルチプレクサ、即ち、ＭＵＸ１１によってアレイ
Ａとインタフェースする。テスト又はシステム制御回路
２５は、マルチプレクサ１１によってメモリアレイＡを
セルフテストするため、それぞれテストデータとアドレ
スデータを生成するデータパターン生成器２９とアドレ
スカウンタ２７を制御するよう設けられる。テストデー
タはメモリチップ１０のアレイＡのセルに書き込みさ
れ、次に周知のデータ圧縮装置３１に読み出され、ここ
でデータパターン生成器２９からメモリチップ１０のア
レイのセルに書き込まれたテストデータの複写と比較さ
れる。また周知のように、比較の結果は１個の合格／不
合格又は不良／不良なし信号に減少される。これらの結
果は二次元故障アドレスレジスタ３３に入力され、本発
明の教示に従ってアドレスレジスタはアレイＡのセルの
列アドレスと行アドレスを受信する。システム制御回路
２５は、アレイＡにアドレス毎の読み出し／書き込みコ
マンドを提供し、アレイＡとデータ圧縮回路３１に対す
るデータパターン生成に影響を及ぼし、二次元故障アド
レスレジスタ３３で結果のログ（記録）を制御する。読
み出し操作の間、データパターン生成器２９からの期待
されるデータはデータ出力の評価のためデータ圧縮回路
３１に入力される。この実行は、新たなテストシーケン
スを提供するため最大アドレスフラグがアドレスカウン
タ２７によってシステム制御回路２５に発せられるまで
続く。３つの操作段階が、任意のセルアドレスを完全に
テストするためＡＢＩＳＴシステムにおいて必要とされ
る。第１段階において、アレイ入力データはマルチプレ
クサ１１の入力１９、２１、２３にデータ及びアドレス
信号を付与する次の段階のため準備されている。次に、
次の段階の間で実際のデータがアレイＡより読み出さ
れ、データ圧縮回路３１にて比較され、二次元故障アド
レスレジスタ３３に合格／不合格信号が提供される。最
後の段階の間で合格／不合格信号は、二次元故障アドレ
スレジスタのアレイの故障したセルのアドレスをログイ
ン（記録）又は記憶するため用いられる。周知のＬＳＳ
Ｄ技術に従って、スキャンイン(SCAN IN) 端子又はピン
とスキャンアウト(SCAN OUT)端子又はピンは、ＡＢＩＳ
Ｔシステムの種々のＳＲＬ素子を直列的に相互接続する
スキャンインラインＳＩとスキャンアウトラインＳＯと
共にチップ１０に設けられる。スキャンアウト端子へ接
続されるのは、周知の冗長実施プロセッサ３５であり、
不良アレイ列又は行ラインを適切な冗長列又は行ライン
と置換する。プロセッサ３５は、例えば、レーザヒュー
ズ飛ばしデバイス又は電気ラッチ設定回路であってもよ
い。ビルトインセルフアドレステストシステムの一般的
な態様に関するより詳細な情報のため、上述の米国特許
出願第０７／５７６６４６号を参照しなくてはならな
い。
【０００８】図２は、１個の冗長列ラインＲＣ１と冗長
列ラインＲＣ１に対して直行して配される２個の冗長行
ラインＲＲ１とＲＲ２と共に、図１に示されるメモリア
レイＡのサブアレイＡ０をより詳細に説明する。サブア
レイＡ０は、メモリビットラインとして知られる複数の
列ラインＣ０からＣｎ（ここでｎは１５以上）と、列ラ
インＣ０からＣｎの方向に対して直交の方向に配され、
ワードラインとして知られる複数の行ラインＲ０からＲ
ｍ（ここでｍは１５以上）を含む。ラインＣ０からＣｎ
とラインＲ０からＲｍの各々は、列ラインＣ０からＣｎ
と行ラインＲ０からＲｍの交点に配置される複数のメモ
リセルを含み、ドット１２として識別される。以下に説
明されるように、これらセルは本発明の方法と装置によ
ってテストされ、許容できない又は故障したセルはアレ
イのアドレスロケーションについて識別され、冗長列ラ
インと冗長行ラインの少なくとも一方と置換されるか、
或いはアレイが修復不可能と識別される。図２におい
て、許容できない不良又は故障したセル１２がＸで識別
され、残りのセル１２が有用又は良好なセルとなる。良
好なメモリセルとはエラーなしに予定されたデータ記憶
機能を実行することができるセルである一方、不良メモ
リセルは予定された機能を果たさずデータエラーを発生
させる。アレイと冗長列及び行ラインはセル１２に情報
を書き込みセル１２から情報を読み出す周知のドライバ
及びセンス増幅器回路を含み、アレイＡはスタティック
ランダムアクセスメモリ（ＳＲＡＭ）又はダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）のいずれかである
と理解すべきである。
列ラインＲＣ１に対して直行して配される２個の冗長行
ラインＲＲ１とＲＲ２と共に、図１に示されるメモリア
レイＡのサブアレイＡ０をより詳細に説明する。サブア
レイＡ０は、メモリビットラインとして知られる複数の
列ラインＣ０からＣｎ（ここでｎは１５以上）と、列ラ
インＣ０からＣｎの方向に対して直交の方向に配され、
ワードラインとして知られる複数の行ラインＲ０からＲ
ｍ（ここでｍは１５以上）を含む。ラインＣ０からＣｎ
とラインＲ０からＲｍの各々は、列ラインＣ０からＣｎ
と行ラインＲ０からＲｍの交点に配置される複数のメモ
リセルを含み、ドット１２として識別される。以下に説
明されるように、これらセルは本発明の方法と装置によ
ってテストされ、許容できない又は故障したセルはアレ
イのアドレスロケーションについて識別され、冗長列ラ
インと冗長行ラインの少なくとも一方と置換されるか、
或いはアレイが修復不可能と識別される。図２におい
て、許容できない不良又は故障したセル１２がＸで識別
され、残りのセル１２が有用又は良好なセルとなる。良
好なメモリセルとはエラーなしに予定されたデータ記憶
機能を実行することができるセルである一方、不良メモ
リセルは予定された機能を果たさずデータエラーを発生
させる。アレイと冗長列及び行ラインはセル１２に情報
を書き込みセル１２から情報を読み出す周知のドライバ
及びセンス増幅器回路を含み、アレイＡはスタティック
ランダムアクセスメモリ（ＳＲＡＭ）又はダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）のいずれかである
と理解すべきである。
【０００９】図３は、本発明の教示に従った回路図であ
り、冗長列ラインＲＣ１と置換されるべき複数の不良又
は故障セルを有する図２のサブアレイＡ０のアレイ列ラ
インＣ０からＣｎの内の一個を識別する。図３の回路
は、点線内で示される第１レジスタ１６及び第１ラッチ
１８を有する列リタイミング回路１４を含む。レジスタ
１６は列バイナリアドレス端子ＣＡ、ＣＢ、ＣＣ、ＣＤ
に接続される入力と、クロック端子ＣＬに接続される入
力ｃｌを含む。ラッチ１８はクロック入力ｃｌ、データ
入力Ｄ、真出力Ｔ及び補出力Ｃを有する。ラッチ１８の
クロック入力ｃｌはクロック端子ＣＬに接続され、デー
タ入力Ｄは端子Ｓに接続されて、図１のパルスパターン
生成器２９によってセル１２のアレイに実行されるスク
リーンテストの存在を表すフラグが選択して立てられ
る。レジスタ１６は周知の適切なレジスタであり、ラッ
チ１８は周知のレベルセンシティブスキャンデバイス
（ＬＳＳＤ）型テスト回路において用いられるシフトレ
ジスタラッチ（ＳＲＬ）の周知の２ステージラッチであ
るのが好ましい。
り、冗長列ラインＲＣ１と置換されるべき複数の不良又
は故障セルを有する図２のサブアレイＡ０のアレイ列ラ
インＣ０からＣｎの内の一個を識別する。図３の回路
は、点線内で示される第１レジスタ１６及び第１ラッチ
１８を有する列リタイミング回路１４を含む。レジスタ
１６は列バイナリアドレス端子ＣＡ、ＣＢ、ＣＣ、ＣＤ
に接続される入力と、クロック端子ＣＬに接続される入
力ｃｌを含む。ラッチ１８はクロック入力ｃｌ、データ
入力Ｄ、真出力Ｔ及び補出力Ｃを有する。ラッチ１８の
クロック入力ｃｌはクロック端子ＣＬに接続され、デー
タ入力Ｄは端子Ｓに接続されて、図１のパルスパターン
生成器２９によってセル１２のアレイに実行されるスク
リーンテストの存在を表すフラグが選択して立てられ
る。レジスタ１６は周知の適切なレジスタであり、ラッ
チ１８は周知のレベルセンシティブスキャンデバイス
（ＬＳＳＤ）型テスト回路において用いられるシフトレ
ジスタラッチ（ＳＲＬ）の周知の２ステージラッチであ
るのが好ましい。
【００１０】第１レジスタ１６からの出力は、点線内で
表される列故障アドレスレジスタ回路２２の第２レジス
タ２０の入力に入力される。図５に関してより詳細に説
明される第２レジスタ２０は、第２レジスタ２０の入力
における列アドレスが第２レジスタ２０に現在記憶され
ているアドレスと同等又は同様であることを示す同等出
力ＥＱと、第２レジスタ２０の入力における列アドレス
が第２レジスタ２０に現在記憶されている列アドレスと
不等又は同様でないと示す不等出力ＮＥＱを有する。列
故障アドレスレジスタ回路２２は、第２レジスタ２０の
不等出力ＮＥＱに接続される第１入力とイネーブル端子
Ｅに接続される出力とを有する第１ＯＲ回路２４もまた
含む。列故障アドレスレジスタ回路２２は更に、第２Ｏ
Ｒ回路２６、第２ラッチ２８及び第１ＡＮＤ回路３０を
含む。ラッチ２８の真出力Ｔは第２ＯＲ回路２６に接続
され、第２ＯＲ回路２６の出力はラッチ２８のデータ入
力Ｄに接続されて、ラッチ２８の補出力Ｃが第１ＯＲ回
路２４の第２入力に接続される。第１ＡＮＤ回路３０は
第２ラッチ２８の補出力Ｃに接続される第１入力と、ラ
ッチ２８のクロック入力ｃｌと第２レジスタ２０のクロ
ック入力ｃｌに接続される出力とを有する。
表される列故障アドレスレジスタ回路２２の第２レジス
タ２０の入力に入力される。図５に関してより詳細に説
明される第２レジスタ２０は、第２レジスタ２０の入力
における列アドレスが第２レジスタ２０に現在記憶され
ているアドレスと同等又は同様であることを示す同等出
力ＥＱと、第２レジスタ２０の入力における列アドレス
が第２レジスタ２０に現在記憶されている列アドレスと
不等又は同様でないと示す不等出力ＮＥＱを有する。列
故障アドレスレジスタ回路２２は、第２レジスタ２０の
不等出力ＮＥＱに接続される第１入力とイネーブル端子
Ｅに接続される出力とを有する第１ＯＲ回路２４もまた
含む。列故障アドレスレジスタ回路２２は更に、第２Ｏ
Ｒ回路２６、第２ラッチ２８及び第１ＡＮＤ回路３０を
含む。ラッチ２８の真出力Ｔは第２ＯＲ回路２６に接続
され、第２ＯＲ回路２６の出力はラッチ２８のデータ入
力Ｄに接続されて、ラッチ２８の補出力Ｃが第１ＯＲ回
路２４の第２入力に接続される。第１ＡＮＤ回路３０は
第２ラッチ２８の補出力Ｃに接続される第１入力と、ラ
ッチ２８のクロック入力ｃｌと第２レジスタ２０のクロ
ック入力ｃｌに接続される出力とを有する。
【００１１】点線内で示されるクロック制御回路３２
は、第２ＡＮＤ回路３４と第３ＯＲ回路３６を含む。第
３ＯＲ回路３６の第１入力は行フル端子ＲＦに接続さ
れ、第２入力端子が第１ラッチ１８の真出力Ｔに接続さ
れる。ＯＲ回路３６の出力は第２ＡＮＤ回路３４の第１
入力に接続され、ＡＮＤ回路３４の第２入力がクロック
端子ＣＬに接続される。第２ＡＮＤ回路３４の出力は、
第１ＡＮＤ回路３０の第２入力に接続される。
は、第２ＡＮＤ回路３４と第３ＯＲ回路３６を含む。第
３ＯＲ回路３６の第１入力は行フル端子ＲＦに接続さ
れ、第２入力端子が第１ラッチ１８の真出力Ｔに接続さ
れる。ＯＲ回路３６の出力は第２ＡＮＤ回路３４の第１
入力に接続され、ＡＮＤ回路３４の第２入力がクロック
端子ＣＬに接続される。第２ＡＮＤ回路３４の出力は、
第１ＡＮＤ回路３０の第２入力に接続される。
【００１２】点線内で表されるカウンタ回路３８は、第
２ＡＮＤ回路３４の出力に接続される第１入力とセル故
障又は合格／不合格端子ＦＡに接続される第２入力を有
する第３ＡＮＤ回路４０と、第２ＡＮＤ回路３４の出力
にも接続される第１入力を有する第４ＡＮＤ回路４２を
含む。第４ＯＲ回路４４は、第３ＡＮＤ回路４０の出力
に接続される第１入力と、第４ＡＮＤ回路４２の出力に
接続される第２入力とを有する。インバータ回路４６
は、第２レジスタ２０の同等出力ＥＱに接続される入力
と、第４ＡＮＤ回路４２の第２入力に接続される出力と
を有する。第５ＡＮＤ回路４８は、インバータ４６の出
力に接続される入力とセル故障端子ＦＡに接続される第
２入力を有する。第６ＡＮＤ回路５０と第７ＡＮＤ回路
５２のそれぞれは、第２レジスタ２０の同等出力ＥＱに
接続される入力を有する。第５ＯＲ回路５４は、第５Ａ
ＮＤ回路４８の出力に接続される第１入力と第７ＡＮＤ
回路５２の出力に接続される第２入力を有する。第３ラ
ッチ５６と第４ラッチ５８のそれぞれは第４ＯＲ回路４
４の出力に接続されるクロック入力ｃｌを有し、第３ラ
ッチ５６のデータ入力Ｄは第６ＡＮＤ回路５０の出力に
接続され、第４ラッチ５８のデータ入力Ｄは第５ＯＲ回
路５４の出力に接続される。第４ラッチ５８の真出力Ｔ
は第６ＡＮＤ回路５０の第２入力に接続され、第４ラッ
チ５８の補主力Ｃは第７ＡＮＤ回路５２の第２入力に接
続される。カウンタ３８は、列リタイミング回路１４の
第１ラッチ１８の補出力Ｃに接続される第１入力と、セ
ル故障端子ＦＡに接続される第２入力を有する第８ＡＮ
Ｄ回路６０もまた含む。第１ラッチ１８の補出力Ｃは、
非スクリーン端子ＮＳにも接続される。カウンタ３８は
更に、セル故障端子ＦＡに接続される第１入力と、第３
ラッチ５６の真出力Ｔに接続される第２端子と、第２レ
ジスタ２０の同等出力ＥＱに接続される第３入力とを有
する第９ＡＮＤ回路６２を含む。第８ＡＮＤ回路６０の
出力は第２ＯＲ回路２６の第２入力に接続され、第９Ａ
ＮＤ回路６２の出力は第２ＯＲ回路２６の第３入力に接
続される。第１０ＡＮＤ回路６４は第１ラッチ１８の補
出力Ｃに接続される第１入力、セル故障端子ＦＡに接続
される第２入力、及びインバータ４６の出力に接続され
る第３入力を有する。
２ＡＮＤ回路３４の出力に接続される第１入力とセル故
障又は合格／不合格端子ＦＡに接続される第２入力を有
する第３ＡＮＤ回路４０と、第２ＡＮＤ回路３４の出力
にも接続される第１入力を有する第４ＡＮＤ回路４２を
含む。第４ＯＲ回路４４は、第３ＡＮＤ回路４０の出力
に接続される第１入力と、第４ＡＮＤ回路４２の出力に
接続される第２入力とを有する。インバータ回路４６
は、第２レジスタ２０の同等出力ＥＱに接続される入力
と、第４ＡＮＤ回路４２の第２入力に接続される出力と
を有する。第５ＡＮＤ回路４８は、インバータ４６の出
力に接続される入力とセル故障端子ＦＡに接続される第
２入力を有する。第６ＡＮＤ回路５０と第７ＡＮＤ回路
５２のそれぞれは、第２レジスタ２０の同等出力ＥＱに
接続される入力を有する。第５ＯＲ回路５４は、第５Ａ
ＮＤ回路４８の出力に接続される第１入力と第７ＡＮＤ
回路５２の出力に接続される第２入力を有する。第３ラ
ッチ５６と第４ラッチ５８のそれぞれは第４ＯＲ回路４
４の出力に接続されるクロック入力ｃｌを有し、第３ラ
ッチ５６のデータ入力Ｄは第６ＡＮＤ回路５０の出力に
接続され、第４ラッチ５８のデータ入力Ｄは第５ＯＲ回
路５４の出力に接続される。第４ラッチ５８の真出力Ｔ
は第６ＡＮＤ回路５０の第２入力に接続され、第４ラッ
チ５８の補主力Ｃは第７ＡＮＤ回路５２の第２入力に接
続される。カウンタ３８は、列リタイミング回路１４の
第１ラッチ１８の補出力Ｃに接続される第１入力と、セ
ル故障端子ＦＡに接続される第２入力を有する第８ＡＮ
Ｄ回路６０もまた含む。第１ラッチ１８の補出力Ｃは、
非スクリーン端子ＮＳにも接続される。カウンタ３８は
更に、セル故障端子ＦＡに接続される第１入力と、第３
ラッチ５６の真出力Ｔに接続される第２端子と、第２レ
ジスタ２０の同等出力ＥＱに接続される第３入力とを有
する第９ＡＮＤ回路６２を含む。第８ＡＮＤ回路６０の
出力は第２ＯＲ回路２６の第２入力に接続され、第９Ａ
ＮＤ回路６２の出力は第２ＯＲ回路２６の第３入力に接
続される。第１０ＡＮＤ回路６４は第１ラッチ１８の補
出力Ｃに接続される第１入力、セル故障端子ＦＡに接続
される第２入力、及びインバータ４６の出力に接続され
る第３入力を有する。
【００１３】点線内で表されるオーバフロー回路６６
は、第２ラッチ２８の真出力Ｔに接続される第１入力、
第２ＡＮＤ回路３４の出力に接続される第２入力、及び
第１０ＡＮＤ回路６４の出力に接続される第３入力を有
する第１１ＡＮＤ回路６８を含む。第５ラッチ７０は、
第１１ＡＮＤ回路６８の出力に接続されるクロック入力
ｃｌと第１０ＡＮＤ回路６４の出力に接続されるデータ
入力Ｄを有する。オーバフロー端子ＯＦは、第５ラッチ
７０の真出力Ｔに接続される。ＬＳＳＤシステムにおけ
る直列するスキャンインＳＩラインとスキャンアウトＳ
Ｏラインは、図３の回路のレジスタとラッチを通過する
と示される。
は、第２ラッチ２８の真出力Ｔに接続される第１入力、
第２ＡＮＤ回路３４の出力に接続される第２入力、及び
第１０ＡＮＤ回路６４の出力に接続される第３入力を有
する第１１ＡＮＤ回路６８を含む。第５ラッチ７０は、
第１１ＡＮＤ回路６８の出力に接続されるクロック入力
ｃｌと第１０ＡＮＤ回路６４の出力に接続されるデータ
入力Ｄを有する。オーバフロー端子ＯＦは、第５ラッチ
７０の真出力Ｔに接続される。ＬＳＳＤシステムにおけ
る直列するスキャンインＳＩラインとスキャンアウトＳ
Ｏラインは、図３の回路のレジスタとラッチを通過する
と示される。
【００１４】図４は、２本の冗長行ラインＲＲ１とＲＲ
２によって置換されることができる図２のアレイ行ライ
ンＲ０からＲｍの内の２つにおける不良又は故障セルを
識別することができる、或いは冗長行ラインＲＲ１とＲ
Ｒ２の両方が不良アレイ行ラインＲ０からＲｍの２つと
置換するのに用いられるべきだと指示することが可能な
本発明の教示に従った回路図である。図４の回路は、点
線内に表され、行アドレス端子ＲＡ、ＲＢ、ＲＣ、ＲＤ
に接続される複数の入力と、クロック端子ＣＬに接続さ
れるクロック入力ｃｌをもった第３レジスタ７４を有す
る行リタイミング回路７２を含む。行アドレス端子Ｒ
Ａ、ＲＢ、ＲＣ、ＲＤにおける各バイナリアドレスは、
図２のアレイの行ラインＲ０からＲｍの内の一つを識別
する。
２によって置換されることができる図２のアレイ行ライ
ンＲ０からＲｍの内の２つにおける不良又は故障セルを
識別することができる、或いは冗長行ラインＲＲ１とＲ
Ｒ２の両方が不良アレイ行ラインＲ０からＲｍの２つと
置換するのに用いられるべきだと指示することが可能な
本発明の教示に従った回路図である。図４の回路は、点
線内に表され、行アドレス端子ＲＡ、ＲＢ、ＲＣ、ＲＤ
に接続される複数の入力と、クロック端子ＣＬに接続さ
れるクロック入力ｃｌをもった第３レジスタ７４を有す
る行リタイミング回路７２を含む。行アドレス端子Ｒ
Ａ、ＲＢ、ＲＣ、ＲＤにおける各バイナリアドレスは、
図２のアレイの行ラインＲ０からＲｍの内の一つを識別
する。
【００１５】点線内で表される行故障アドレスレジスタ
回路７６は、第３レジスタ７４の出力に接続される入力
を有する第４レジスタ７８と第３レジスタ７４の出力に
接続される入力もまた有する第５レジスタ８０を含む。
第１２ＡＮＤ回路８２はクロック端子ＣＬに接続される
第１入力と第４レジスタ７８のクロック入力ｃｌに接続
される出力を有し、第１３ＡＮＤ回路８４はクロック端
子ＣＬに接続される第１入力と第５レジスタ８０のクロ
ック入力ｃｌに接続される出力を有する。第６ラッチ８
６はクロック端子ＣＬに直接接続されるクロック入力ｃ
ｌを有し、第７ラッチ８８はクロック端子ＣＬに直接接
続されるクロック入力ｃｌをまた有する。第６ＯＲ回路
９０は第６ラッチ８６の真出力Ｔに接続される第１入力
と第６ラッチ８６のデータ入力Ｄに接続される出力とを
有し、第７ＯＲ回路９２は第７ラッチ８８の真出力Ｔに
接続される第１入力と第７ラッチ８８のデータ入力Ｄに
接続される出力とを有する。第６ラッチ８６の補出力Ｃ
は第１２ＡＮＤ回路８２の第２入力に接続され、第７ラ
ッチ８８の補出力Ｃは第１３ＡＮＤ回路８４の第２入力
に接続される。第１４ＡＮＤ回路９４は第４レジスタ７
８の不等出力ＮＥＱに接続される第１入力、第６ラッチ
８６の真出力Ｔに接続される第２入力、及び第７ＯＲ回
路９２の第２入力に接続される出力を有する。第１５Ａ
ＮＤ回路９６は第５レジスタ８０の不等出力ＮＥＱに接
続される第１入力、第７ラッチ８８の真出力Ｔに接続さ
れる第２入力、及び第１４ＡＮＤ回路９４の出力に接続
される第３入力を有する。第１５ＡＮＤ回路９６の出力
は行フル端子ＲＦに接続される。
回路７６は、第３レジスタ７４の出力に接続される入力
を有する第４レジスタ７８と第３レジスタ７４の出力に
接続される入力もまた有する第５レジスタ８０を含む。
第１２ＡＮＤ回路８２はクロック端子ＣＬに接続される
第１入力と第４レジスタ７８のクロック入力ｃｌに接続
される出力を有し、第１３ＡＮＤ回路８４はクロック端
子ＣＬに接続される第１入力と第５レジスタ８０のクロ
ック入力ｃｌに接続される出力を有する。第６ラッチ８
６はクロック端子ＣＬに直接接続されるクロック入力ｃ
ｌを有し、第７ラッチ８８はクロック端子ＣＬに直接接
続されるクロック入力ｃｌをまた有する。第６ＯＲ回路
９０は第６ラッチ８６の真出力Ｔに接続される第１入力
と第６ラッチ８６のデータ入力Ｄに接続される出力とを
有し、第７ＯＲ回路９２は第７ラッチ８８の真出力Ｔに
接続される第１入力と第７ラッチ８８のデータ入力Ｄに
接続される出力とを有する。第６ラッチ８６の補出力Ｃ
は第１２ＡＮＤ回路８２の第２入力に接続され、第７ラ
ッチ８８の補出力Ｃは第１３ＡＮＤ回路８４の第２入力
に接続される。第１４ＡＮＤ回路９４は第４レジスタ７
８の不等出力ＮＥＱに接続される第１入力、第６ラッチ
８６の真出力Ｔに接続される第２入力、及び第７ＯＲ回
路９２の第２入力に接続される出力を有する。第１５Ａ
ＮＤ回路９６は第５レジスタ８０の不等出力ＮＥＱに接
続される第１入力、第７ラッチ８８の真出力Ｔに接続さ
れる第２入力、及び第１４ＡＮＤ回路９４の出力に接続
される第３入力を有する。第１５ＡＮＤ回路９６の出力
は行フル端子ＲＦに接続される。
【００１６】点線内で表される行イネーブル回路９８
は、非スクリーン又はスクリーンでない端子ＮＳに接続
される第１入力、イネーブル端子Ｅに接続される第２入
力、故障端子ＦＡに接続される第３入力、及び第６ＯＲ
回路９０の第２入力と第１４ＡＮＤ回路９４の第３入力
に接続される出力を有する第１６ＡＮＤ回路１００を含
む。図１に示されるスキャンイン端子とスキャンイン端
子の間に直列的に接続されるＬＳＳＤシステムのスキャ
ンインＳＩラインとスキャンアウトＳＯラインは、図４
に図解される回路のレジスタとラッチの各々を通過する
ことが示される。
は、非スクリーン又はスクリーンでない端子ＮＳに接続
される第１入力、イネーブル端子Ｅに接続される第２入
力、故障端子ＦＡに接続される第３入力、及び第６ＯＲ
回路９０の第２入力と第１４ＡＮＤ回路９４の第３入力
に接続される出力を有する第１６ＡＮＤ回路１００を含
む。図１に示されるスキャンイン端子とスキャンイン端
子の間に直列的に接続されるＬＳＳＤシステムのスキャ
ンインＳＩラインとスキャンアウトＳＯラインは、図４
に図解される回路のレジスタとラッチの各々を通過する
ことが示される。
【００１７】図５では、図３の第２レジスタ２０の回路
を、レジスタ２０の回路と類似する図４の第４レジスタ
７８と第５レジスタ８０と共に詳述している。図５に示
される第２レジスタ２０は、第８ラッチ１０２、第９ラ
ッチ１０４、第１０ラッチ１０６、第１１ラッチ１０８
を含むことがわかる。ラッチ１０２、１０４、１０６、
１０８の各々は、クロック入力ｃｌにてクロック端子Ｃ
Ｌに接続される。ラッチ１０２、１０４、１０６、１０
８のデータ入力Ｄは、それぞれデータ端子Ｄ１、Ｄ２、
Ｄ３、Ｄ４に接続される。第１排他的(EXCLUSIVE) ＯＲ
回路１１０、第２排他的ＯＲ回路１１２、第３排他的Ｏ
Ｒ回路１１４、第４排他的ＯＲ回路１１６の第１入力
は、それぞれデータ端子Ｄ１、Ｄ２、Ｄ３、Ｄ４に接続
される。排他的ＯＲ回路１１０、１１２、１１４、１１
６の第２入力は、それぞれラッチ１０２、１０４、１０
６、１０８の真出力Ｔに接続される。第８ＯＲ回路１１
８は、第１排他的ＯＲ回路１１０の出力に接続される第
１入力と、第２排他的ＯＲ回路１１２の出力に接続され
る第２入力を有する。第９ＯＲ回路１２０は、第３排他
的ＯＲ回路１１４の出力に接続される第１入力と、第４
排他的ＯＲ回路１１６の出力に接続される第２入力を有
する。第１０ＯＲ回路１２２は、第８ＯＲ回路１１８の
出力に接続される第１入力と、第９ＯＲ回路１２０の出
力に接続される第２入力を有する。第１ＮＯＲ回路１２
４は、第８ＯＲ回路１１８の出力に接続される第１入力
と、第９ＯＲ回路１２０の出力に接続される第２入力を
有する。第１０ＯＲ回路１２２の出力は不等アドレス端
子ＮＥＱに接続され、ＮＯＲ回路１２４の出力は同等ア
ドレス端子ＥＱに接続される。ＬＳＳＤシステムの直列
するスキャンインＳＩとスキャンアウトＳＯラインは、
ラッチ１０２、１０４、１０６、１０８を介して第２レ
ジスタ２０を通過することが示される。
を、レジスタ２０の回路と類似する図４の第４レジスタ
７８と第５レジスタ８０と共に詳述している。図５に示
される第２レジスタ２０は、第８ラッチ１０２、第９ラ
ッチ１０４、第１０ラッチ１０６、第１１ラッチ１０８
を含むことがわかる。ラッチ１０２、１０４、１０６、
１０８の各々は、クロック入力ｃｌにてクロック端子Ｃ
Ｌに接続される。ラッチ１０２、１０４、１０６、１０
８のデータ入力Ｄは、それぞれデータ端子Ｄ１、Ｄ２、
Ｄ３、Ｄ４に接続される。第１排他的(EXCLUSIVE) ＯＲ
回路１１０、第２排他的ＯＲ回路１１２、第３排他的Ｏ
Ｒ回路１１４、第４排他的ＯＲ回路１１６の第１入力
は、それぞれデータ端子Ｄ１、Ｄ２、Ｄ３、Ｄ４に接続
される。排他的ＯＲ回路１１０、１１２、１１４、１１
６の第２入力は、それぞれラッチ１０２、１０４、１０
６、１０８の真出力Ｔに接続される。第８ＯＲ回路１１
８は、第１排他的ＯＲ回路１１０の出力に接続される第
１入力と、第２排他的ＯＲ回路１１２の出力に接続され
る第２入力を有する。第９ＯＲ回路１２０は、第３排他
的ＯＲ回路１１４の出力に接続される第１入力と、第４
排他的ＯＲ回路１１６の出力に接続される第２入力を有
する。第１０ＯＲ回路１２２は、第８ＯＲ回路１１８の
出力に接続される第１入力と、第９ＯＲ回路１２０の出
力に接続される第２入力を有する。第１ＮＯＲ回路１２
４は、第８ＯＲ回路１１８の出力に接続される第１入力
と、第９ＯＲ回路１２０の出力に接続される第２入力を
有する。第１０ＯＲ回路１２２の出力は不等アドレス端
子ＮＥＱに接続され、ＮＯＲ回路１２４の出力は同等ア
ドレス端子ＥＱに接続される。ＬＳＳＤシステムの直列
するスキャンインＳＩとスキャンアウトＳＯラインは、
ラッチ１０２、１０４、１０６、１０８を介して第２レ
ジスタ２０を通過することが示される。
【００１８】本発明のシステムの作動において、図２に
示されるセルの各々はハード故障を有するセルを探し出
すため図２の列ラインＣ０からＣｎに沿って図１に示さ
れるパターン生成器２９からのスクリーン信号、即ち、
単純なテストパターン信号、を使用してスクリーンテス
トの間で最初にテストされる。好ましくは印加電圧3.5
ボルトと同じ電圧をもつ第１クロックパルスをクロック
端子ＣＬに入力する前に、スキャンインＳＩライン及び
スキャンアウトＳＯラインを介してＬＳＳＤ型システム
に周知のように、全てのレジスタとラッチが好ましくは
接地又は約０ボルトの低電圧に、２バイナリ０ｓに事前
設定される。またテストされるべき第１列ライン、例え
ば、図２の列ラインＣ０、のアドレス、例えば、二進数
字0000は、図３の列アドレス端子ＣＡ、ＣＢ、ＣＣ、Ｃ
Ｄに入力される。クロック端子ＣＬの第１クロックパル
スの間に、列アドレスは列リタイミング回路１４の第１
レジスタ１６に入力されるか記憶され、レジスタ１６の
出力に現れる。レジスタ２０に記憶された列アドレスは
メモリ書き込み動作の間に用いられる最後の列アドレス
である。クロック端子ＣＬの第１クロックパルスは、第
１ラッチ１８のクロック入力ｃｌにも入力される。更
に、この時点で、図１及び図２のメモリサブアレイＡ０
の列ラインＣ０と行ラインＲ０の交点におけるセルは、
セルＣ０、Ｒ０がハード故障かどうかを決定するために
周知の方法で読み出されており真データと比較される。
テストサイクルにおけるこの時点で図２のメモリアレイ
がスクリーン信号によってテストされるため、好ましく
は電圧3.5 ボルトのフラグ又は２進数字１はスクリーン
端子Ｓで生成され、第１クロックパルスがクロック端子
ＣＬに付与された後で、真出力Ｔにて約3.5 ボルトの高
電圧で現れる第１ラッチ１８のデータ入力Ｄに入力され
る。第１ラッチ１８の真出力Ｔが高く、クロック制御回
路３２のＯＲ回路３６を介してＡＮＤ回路３４の入力に
入力されるため、クロック端子ＣＬからの各後続のクロ
ックパルスはＡＮＤ回路３４の出力に現れる。
示されるセルの各々はハード故障を有するセルを探し出
すため図２の列ラインＣ０からＣｎに沿って図１に示さ
れるパターン生成器２９からのスクリーン信号、即ち、
単純なテストパターン信号、を使用してスクリーンテス
トの間で最初にテストされる。好ましくは印加電圧3.5
ボルトと同じ電圧をもつ第１クロックパルスをクロック
端子ＣＬに入力する前に、スキャンインＳＩライン及び
スキャンアウトＳＯラインを介してＬＳＳＤ型システム
に周知のように、全てのレジスタとラッチが好ましくは
接地又は約０ボルトの低電圧に、２バイナリ０ｓに事前
設定される。またテストされるべき第１列ライン、例え
ば、図２の列ラインＣ０、のアドレス、例えば、二進数
字0000は、図３の列アドレス端子ＣＡ、ＣＢ、ＣＣ、Ｃ
Ｄに入力される。クロック端子ＣＬの第１クロックパル
スの間に、列アドレスは列リタイミング回路１４の第１
レジスタ１６に入力されるか記憶され、レジスタ１６の
出力に現れる。レジスタ２０に記憶された列アドレスは
メモリ書き込み動作の間に用いられる最後の列アドレス
である。クロック端子ＣＬの第１クロックパルスは、第
１ラッチ１８のクロック入力ｃｌにも入力される。更
に、この時点で、図１及び図２のメモリサブアレイＡ０
の列ラインＣ０と行ラインＲ０の交点におけるセルは、
セルＣ０、Ｒ０がハード故障かどうかを決定するために
周知の方法で読み出されており真データと比較される。
テストサイクルにおけるこの時点で図２のメモリアレイ
がスクリーン信号によってテストされるため、好ましく
は電圧3.5 ボルトのフラグ又は２進数字１はスクリーン
端子Ｓで生成され、第１クロックパルスがクロック端子
ＣＬに付与された後で、真出力Ｔにて約3.5 ボルトの高
電圧で現れる第１ラッチ１８のデータ入力Ｄに入力され
る。第１ラッチ１８の真出力Ｔが高く、クロック制御回
路３２のＯＲ回路３６を介してＡＮＤ回路３４の入力に
入力されるため、クロック端子ＣＬからの各後続のクロ
ックパルスはＡＮＤ回路３４の出力に現れる。
【００１９】第２クロックパルスがクロック端子ＣＬに
入力されると、レジスタ２０に列ラインＣ０のアドレス
を設定するため、クロックパルスはＡＮＤ回路３０を介
して列故障アドレスレジスタ回路２２の第２レジスタ２
０のクロック入力ｃｌに与えられ、ラッチ２８の補出力
Ｃが高く（ハイ）になる。レジスタ２０が書き込み動作
の間に書き込まれる最後の列のアドレスを記憶したた
め、レジスタ１８の不等出力ＮＥＱの電圧は高く、同等
出力ＥＱの電圧は低い（ロー）か又は０である。端子Ｎ
ＥＱの高電圧は、ＯＲ回路２４を介してイネーブル端子
Ｅに流れ、同等出力ＥＱの低電圧はカウンタ回路３８の
インバータ４６の入力に印加される。一方、サブアレイ
Ａ０のセルＣ０、Ｒ１が読み出されており、不良かどう
かを決定するため真値と比較され、列アドレス0000は再
度第１レジスタ１６に設定される。
入力されると、レジスタ２０に列ラインＣ０のアドレス
を設定するため、クロックパルスはＡＮＤ回路３０を介
して列故障アドレスレジスタ回路２２の第２レジスタ２
０のクロック入力ｃｌに与えられ、ラッチ２８の補出力
Ｃが高く（ハイ）になる。レジスタ２０が書き込み動作
の間に書き込まれる最後の列のアドレスを記憶したた
め、レジスタ１８の不等出力ＮＥＱの電圧は高く、同等
出力ＥＱの電圧は低い（ロー）か又は０である。端子Ｎ
ＥＱの高電圧は、ＯＲ回路２４を介してイネーブル端子
Ｅに流れ、同等出力ＥＱの低電圧はカウンタ回路３８の
インバータ４６の入力に印加される。一方、サブアレイ
Ａ０のセルＣ０、Ｒ１が読み出されており、不良かどう
かを決定するため真値と比較され、列アドレス0000は再
度第１レジスタ１６に設定される。
【００２０】図２に示されるようにサブアレイＡ０の第
１セルＣ０、Ｒ０が不良又は故障と示されるため、故障
端子ＦＡは高電圧が印加される。故障端子ＦＡから高電
圧がカウンタ３８のＡＮＤ回路の一方の入力に印加さ
れ、クロックパルスがＡＮＤ回路４０の他方の入力に入
力されることによって、クロックパルスはＯＲ回路４４
を介してラッチ５８のクロック入力ｃｌにも入力され
る。故障端子ＦＡの高電圧とインバータ４６の出力の高
電圧によって、高電圧がラッチ５８のデータ入力ＤにＯ
Ｒ回路５４を介して付与されるＡＮＤ回路４８の出力に
印加され、ラッチ５８の真出力Ｔに高電圧を印加する。
ラッチ５８の真出力Ｔにおける高電圧は、ＡＮＤ回路５
０の入力の内の１つに印加される。この高電圧は、実質
的にカウンタ回路３８において１とカウントする。図２
に示されるように、セルＣ０、Ｒ１をテストして有用又
は良好なセルとなると、故障端子ＦＡは低電圧にあっ
て、ＡＮＤ回路４０と４８の出力を低くする。列アドレ
スがセルＣ０、Ｒ０の列アドレスと同様なため、第２レ
ジスタ２０の同等出力ＥＱの電圧は高く、ＡＮＤ回路４
２の入力に低電圧を発生させる。両ＡＮＤ回路４０と４
２の出力が低いことによって、ラッチ５６の入力ｃｌに
はクロックパルスがない。ＡＮＤ回路５０がその入力と
出力の両方において高電圧であるが、ラッチ５６のクロ
ック入力ｃｌにクロックパルスがないためラッチ５６の
情報は変わらない。このラインＣ０の残りのセルはいず
れも不良でないため、回路は第１列ラインＣ０の残りの
セルの各々に対して同様に作動することがわかる。
１セルＣ０、Ｒ０が不良又は故障と示されるため、故障
端子ＦＡは高電圧が印加される。故障端子ＦＡから高電
圧がカウンタ３８のＡＮＤ回路の一方の入力に印加さ
れ、クロックパルスがＡＮＤ回路４０の他方の入力に入
力されることによって、クロックパルスはＯＲ回路４４
を介してラッチ５８のクロック入力ｃｌにも入力され
る。故障端子ＦＡの高電圧とインバータ４６の出力の高
電圧によって、高電圧がラッチ５８のデータ入力ＤにＯ
Ｒ回路５４を介して付与されるＡＮＤ回路４８の出力に
印加され、ラッチ５８の真出力Ｔに高電圧を印加する。
ラッチ５８の真出力Ｔにおける高電圧は、ＡＮＤ回路５
０の入力の内の１つに印加される。この高電圧は、実質
的にカウンタ回路３８において１とカウントする。図２
に示されるように、セルＣ０、Ｒ１をテストして有用又
は良好なセルとなると、故障端子ＦＡは低電圧にあっ
て、ＡＮＤ回路４０と４８の出力を低くする。列アドレ
スがセルＣ０、Ｒ０の列アドレスと同様なため、第２レ
ジスタ２０の同等出力ＥＱの電圧は高く、ＡＮＤ回路４
２の入力に低電圧を発生させる。両ＡＮＤ回路４０と４
２の出力が低いことによって、ラッチ５６の入力ｃｌに
はクロックパルスがない。ＡＮＤ回路５０がその入力と
出力の両方において高電圧であるが、ラッチ５６のクロ
ック入力ｃｌにクロックパルスがないためラッチ５６の
情報は変わらない。このラインＣ０の残りのセルはいず
れも不良でないため、回路は第１列ラインＣ０の残りの
セルの各々に対して同様に作動することがわかる。
【００２１】第２列Ｃ１の内の不良でない第１セルＣ
１、Ｒ０が読み出されており、その列アドレスが第２レ
ジスタ２０に現在記憶されている第１列Ｃ０のアドレス
と比較されると、同等出力ＥＱの電圧は低くなり、不等
出力ＮＥＱの電圧は高くなる。故障端子ＦＡの電圧が低
いため、ＡＮＤ回路４０と４８の出力は低い。しかしな
がら、ＡＮＤ回路４２の出力は高く、ラッチ５６と５８
の両方のクロック入力にクロックパルスを入力する。同
等出力ＥＱが低く、両ＡＮＤ回路５０と５２の出力が低
いことによって、ラッチ５６と５８の両方の真出力は０
に設定される。図２に示されるように、故障したセルＣ
１、Ｒ１の列アドレスが第２レジスタ２０の入力に入力
されると、整合又は同等出力ＥＱの電圧は高く、高電圧
が故障端子ＦＡに現れる。従って、クロックパルスがＡ
ＮＤ回路４０とＯＲ回路４４を介してラッチ５６と５８
の両方のクロック入力に入力される。また、ＡＮＤ回路
５２の両入力の電圧が高いため、ラッチ５８の真出力Ｔ
の電圧は再度高くなって、列ラインＣ１に第１故障セル
があることを示す。
１、Ｒ０が読み出されており、その列アドレスが第２レ
ジスタ２０に現在記憶されている第１列Ｃ０のアドレス
と比較されると、同等出力ＥＱの電圧は低くなり、不等
出力ＮＥＱの電圧は高くなる。故障端子ＦＡの電圧が低
いため、ＡＮＤ回路４０と４８の出力は低い。しかしな
がら、ＡＮＤ回路４２の出力は高く、ラッチ５６と５８
の両方のクロック入力にクロックパルスを入力する。同
等出力ＥＱが低く、両ＡＮＤ回路５０と５２の出力が低
いことによって、ラッチ５６と５８の両方の真出力は０
に設定される。図２に示されるように、故障したセルＣ
１、Ｒ１の列アドレスが第２レジスタ２０の入力に入力
されると、整合又は同等出力ＥＱの電圧は高く、高電圧
が故障端子ＦＡに現れる。従って、クロックパルスがＡ
ＮＤ回路４０とＯＲ回路４４を介してラッチ５６と５８
の両方のクロック入力に入力される。また、ＡＮＤ回路
５２の両入力の電圧が高いため、ラッチ５８の真出力Ｔ
の電圧は再度高くなって、列ラインＣ１に第１故障セル
があることを示す。
【００２２】満足な又は良好なセルＣ１、Ｒ２の列アド
レスが第２レジスタ２０の入力に入力されると、整合又
は同等出力ＥＱの電圧はまた高いが、低電圧が故障端子
ＦＡに現れる。このように、カウンタ３８のＡＮＤ回路
４０、４２のどちらもクロックパルスをラッチ５６と５
８に与えることができない。従って、ラッチ５６と５８
の出力電圧は変えられない。
レスが第２レジスタ２０の入力に入力されると、整合又
は同等出力ＥＱの電圧はまた高いが、低電圧が故障端子
ＦＡに現れる。このように、カウンタ３８のＡＮＤ回路
４０、４２のどちらもクロックパルスをラッチ５６と５
８に与えることができない。従って、ラッチ５６と５８
の出力電圧は変えられない。
【００２３】列ラインＣ１の第２不良セルＣ１、Ｒ３の
列アドレスが第２レジスタ２０の入力に入力されると、
整合出力ＥＱの電圧はまた高く、再び故障端子ＦＡの電
圧が高くなる。従って、クロックパルスはＡＮＤ回路４
０とＯＲ回路４４を通ってラッチ５６と５８の両方のク
ロック入力ｃｌに入力される。ＡＮＤ回路５０の両入力
の電圧が高いため、ＡＮＤ回路５０の出力に生成される
高電圧はラッチ５０の真出力Ｔを高くする。ラッチ５０
の真出力Ｔの高電圧は、２のカウント、即ち、列ライン
Ｃ１に２つの故障セルがあることを示す。
列アドレスが第２レジスタ２０の入力に入力されると、
整合出力ＥＱの電圧はまた高く、再び故障端子ＦＡの電
圧が高くなる。従って、クロックパルスはＡＮＤ回路４
０とＯＲ回路４４を通ってラッチ５６と５８の両方のク
ロック入力ｃｌに入力される。ＡＮＤ回路５０の両入力
の電圧が高いため、ＡＮＤ回路５０の出力に生成される
高電圧はラッチ５０の真出力Ｔを高くする。ラッチ５０
の真出力Ｔの高電圧は、２のカウント、即ち、列ライン
Ｃ１に２つの故障セルがあることを示す。
【００２４】列ラインＣ１の第３故障セルＣ１、Ｒ４の
列アドレスが第２レジスタ２０の入力に入力されると、
レジスタ２０の整合出力ＥＱの電圧はまた高く、再び故
障端子ＦＡの電圧が高くなる。ラッチ５６の真出力Ｔの
電圧が高く、整合出力ＥＱ及び故障端子ＦＡが高電圧で
あるために、高電圧がＡＮＤ回路６２の出力に現れ、Ｏ
Ｒ回路２６を通ってラッチ２８のデータ入力Ｄに入力さ
れて、真出力Ｔを高くして補出力Ｃを低くする。そのこ
とによって、低電圧をラッチ２８の補出力ＣからＡＮＤ
回路３０の入力へ印加する。ラッチされた低電圧がＡＮ
Ｄ回路３０の入力に印加されることによって、クロック
パルスはもはや第２レジスタ２０のクロック入力及びラ
ッチ２８のクロック入力ｃｌに入力されない。従って、
レジスタ２０に記憶された列アドレスは図２に示される
冗長列ラインＲＣ１によって置換されるべき不良アレイ
列ラインＣ１と識別される。
列アドレスが第２レジスタ２０の入力に入力されると、
レジスタ２０の整合出力ＥＱの電圧はまた高く、再び故
障端子ＦＡの電圧が高くなる。ラッチ５６の真出力Ｔの
電圧が高く、整合出力ＥＱ及び故障端子ＦＡが高電圧で
あるために、高電圧がＡＮＤ回路６２の出力に現れ、Ｏ
Ｒ回路２６を通ってラッチ２８のデータ入力Ｄに入力さ
れて、真出力Ｔを高くして補出力Ｃを低くする。そのこ
とによって、低電圧をラッチ２８の補出力ＣからＡＮＤ
回路３０の入力へ印加する。ラッチされた低電圧がＡＮ
Ｄ回路３０の入力に印加されることによって、クロック
パルスはもはや第２レジスタ２０のクロック入力及びラ
ッチ２８のクロック入力ｃｌに入力されない。従って、
レジスタ２０に記憶された列アドレスは図２に示される
冗長列ラインＲＣ１によって置換されるべき不良アレイ
列ラインＣ１と識別される。
【００２５】メモリアレイの残りのセルは、スクリーン
テスト間に列ごとにテストされて、良好か不良かを識別
されるが、他の列Ｃ０からＣｎが３個以上の故障セルを
有さず、１個の列アドレスレジスタ２０だけが列故障ア
ドレスレジスタ回路２２に提供されるため、列アドレス
は列故障アドレスレジスタ回路２２に記憶されない。所
望ならば、２０で示される型の追加の列レジスタは列故
障アドレスレジスタ回路２２に含まれ、故障した列アド
レスはレジスタ２０の列Ｃ１へのアドレスの記憶に関し
て上述の方法で記憶される。また、所望ならば、カウン
タ３８が適切に変形されて、２個又は４個又はそれ以上
の不良セルが特定の列で識別された後、レジスタ２０に
不良の列のアドレスを記憶する。その数は、サブアレイ
Ａ０のためにチップ１０に設けられた冗長行ラインの数
に依存する。
テスト間に列ごとにテストされて、良好か不良かを識別
されるが、他の列Ｃ０からＣｎが３個以上の故障セルを
有さず、１個の列アドレスレジスタ２０だけが列故障ア
ドレスレジスタ回路２２に提供されるため、列アドレス
は列故障アドレスレジスタ回路２２に記憶されない。所
望ならば、２０で示される型の追加の列レジスタは列故
障アドレスレジスタ回路２２に含まれ、故障した列アド
レスはレジスタ２０の列Ｃ１へのアドレスの記憶に関し
て上述の方法で記憶される。また、所望ならば、カウン
タ３８が適切に変形されて、２個又は４個又はそれ以上
の不良セルが特定の列で識別された後、レジスタ２０に
不良の列のアドレスを記憶する。その数は、サブアレイ
Ａ０のためにチップ１０に設けられた冗長行ラインの数
に依存する。
【００２６】ハード故障のスクリーンテストが完了した
後で、追加のテスト、例えば、ソフト故障又はスタック
不良、が本発明の教示に従って行われる。追加のテスト
が行われる間、メモリアレイはスクリーンテスト間に行
われたような列に沿ってだけでなく、行又は列に沿って
セル毎にテストされる。追加のテスト間に行Ｒ０からＲ
ｍのアドレスが図４に示される行アドレス端子ＲＡ、Ｒ
Ｂ、ＲＣ、ＲＤに与えられ、その方法は列ラインＣ０か
らＣｎのアドレスが列アドレス端子ＣＡ、ＣＢ、ＣＣ、
ＣＤに与えられるのとほぼ同じである。セル毎のテスト
の間に列ラインＣ０からＣｎのアドレスが列アドレス端
子ＣＡ、ＣＢ、ＣＣ、ＣＤに与えられる。これは、セル
がレジスタ２０で識別された置換されるべき列ライン、
この場合冗長列ラインＲＣ１によって置換される列ライ
ンＣ１、から読み出されるときだけ、マスキング目的の
ため、列故障アドレス回路２２の第２ラッチ２０の不整
合又は不等出力ＮＥＱに低電圧を印加するためである。
後で、追加のテスト、例えば、ソフト故障又はスタック
不良、が本発明の教示に従って行われる。追加のテスト
が行われる間、メモリアレイはスクリーンテスト間に行
われたような列に沿ってだけでなく、行又は列に沿って
セル毎にテストされる。追加のテスト間に行Ｒ０からＲ
ｍのアドレスが図４に示される行アドレス端子ＲＡ、Ｒ
Ｂ、ＲＣ、ＲＤに与えられ、その方法は列ラインＣ０か
らＣｎのアドレスが列アドレス端子ＣＡ、ＣＢ、ＣＣ、
ＣＤに与えられるのとほぼ同じである。セル毎のテスト
の間に列ラインＣ０からＣｎのアドレスが列アドレス端
子ＣＡ、ＣＢ、ＣＣ、ＣＤに与えられる。これは、セル
がレジスタ２０で識別された置換されるべき列ライン、
この場合冗長列ラインＲＣ１によって置換される列ライ
ンＣ１、から読み出されるときだけ、マスキング目的の
ため、列故障アドレス回路２２の第２ラッチ２０の不整
合又は不等出力ＮＥＱに低電圧を印加するためである。
【００２７】図３において、セル毎のテスト間では、列
Ｃ１のセルがテストされるときを除いてセルがテストさ
れるときは、イネーブル端子Ｅの電圧はいつも高いこと
に注意すべきである。列毎のテスト間に用いられるスク
リーンテストが完了してからは、スクリーン端子Ｓは０
又は低電圧が印加されることにも更に注意すべきであ
る。従って、リタイミング回路１４のラッチ１８の真出
力Ｔにおける電圧は低く補出力Ｃにおける電圧は高い。
従って、ラッチ１８はもはやクロック制御回路３２を制
御せず、代わりに、ラッチ１８の補出力Ｃからの高電圧
がカウンタ３８のＡＮＤ回路６０と６４の各々の１入力
に印加される。
Ｃ１のセルがテストされるときを除いてセルがテストさ
れるときは、イネーブル端子Ｅの電圧はいつも高いこと
に注意すべきである。列毎のテスト間に用いられるスク
リーンテストが完了してからは、スクリーン端子Ｓは０
又は低電圧が印加されることにも更に注意すべきであ
る。従って、リタイミング回路１４のラッチ１８の真出
力Ｔにおける電圧は低く補出力Ｃにおける電圧は高い。
従って、ラッチ１８はもはやクロック制御回路３２を制
御せず、代わりに、ラッチ１８の補出力Ｃからの高電圧
がカウンタ３８のＡＮＤ回路６０と６４の各々の１入力
に印加される。
【００２８】図４を特に参照すると、行イネーブル回路
９８のＡＮＤ回路１００の１入力に接続されるノンスク
リーン端子ＮＳの電圧はスクリーンテストが完了後は常
に高いことに注意すべきである。また、イネーブル端子
Ｅの電圧はセルが列ラインＣ１で読み出されるときを除
いて常に高いことにも注意すべきである。従って、高電
圧が故障端子ＦＡに現れるときはいつも高電圧がＡＮＤ
回路１００の出力に現れ、列ラインＣ１のセルが読み出
されるときを除いてセルはアレイから読みだされてい
る。
９８のＡＮＤ回路１００の１入力に接続されるノンスク
リーン端子ＮＳの電圧はスクリーンテストが完了後は常
に高いことに注意すべきである。また、イネーブル端子
Ｅの電圧はセルが列ラインＣ１で読み出されるときを除
いて常に高いことにも注意すべきである。従って、高電
圧が故障端子ＦＡに現れるときはいつも高電圧がＡＮＤ
回路１００の出力に現れ、列ラインＣ１のセルが読み出
されるときを除いてセルはアレイから読みだされてい
る。
【００２９】特に図２及び図４を参照すると、第１クロ
ックパルスをクロック端子ＣＬに入力する前に、レジス
タとラッチの全ての出力は２バイナリ０に設定される。
第１行ラインＲ０のアドレス、例えば、1001、が行端子
ＲＡ、ＲＢ、ＲＣ、ＲＤに入力され、第１クロックパル
スがクロック端子ＣＬにある間に、このアドレスは行リ
タイミング回路７２の第３レジスタ７４に設定される。
第２クロックパルスがクロック端子ＣＬにある間に、こ
のアドレスは行故障アドレスレジスタ回路７６の第４レ
ジスタ７８へと転送される。図２に示されるように、第
１列ラインＣ０と第１行ラインＲ０が不良又は故障セル
Ｃ０、Ｒ０を有するため、セル故障端子ＦＡの電圧は高
い。全ての端子ＮＳ、Ｅ、ＦＡの電圧が高いため、行イ
ネーブル回路９８のＡＮＤ回路１００の出力もまた高
い。ＯＲ回路９０を通ってラッチ８６のデータ入力Ｄに
印加される電圧が高いことによって、ラッチ８６の真出
力Ｔは高く、補出力Ｃは低くなって、第４レジスタ７８
に不良セルＣ０、Ｒ０をもつ第１行ラインＲ０のアドレ
スをロックする。第１行Ｒ０の残りのセルは全て有用又
は良好なセルであるため、故障端子ＦＡの電圧は低く、
ＡＮＤ回路１００の出力を低く保つ。
ックパルスをクロック端子ＣＬに入力する前に、レジス
タとラッチの全ての出力は２バイナリ０に設定される。
第１行ラインＲ０のアドレス、例えば、1001、が行端子
ＲＡ、ＲＢ、ＲＣ、ＲＤに入力され、第１クロックパル
スがクロック端子ＣＬにある間に、このアドレスは行リ
タイミング回路７２の第３レジスタ７４に設定される。
第２クロックパルスがクロック端子ＣＬにある間に、こ
のアドレスは行故障アドレスレジスタ回路７６の第４レ
ジスタ７８へと転送される。図２に示されるように、第
１列ラインＣ０と第１行ラインＲ０が不良又は故障セル
Ｃ０、Ｒ０を有するため、セル故障端子ＦＡの電圧は高
い。全ての端子ＮＳ、Ｅ、ＦＡの電圧が高いため、行イ
ネーブル回路９８のＡＮＤ回路１００の出力もまた高
い。ＯＲ回路９０を通ってラッチ８６のデータ入力Ｄに
印加される電圧が高いことによって、ラッチ８６の真出
力Ｔは高く、補出力Ｃは低くなって、第４レジスタ７８
に不良セルＣ０、Ｒ０をもつ第１行ラインＲ０のアドレ
スをロックする。第１行Ｒ０の残りのセルは全て有用又
は良好なセルであるため、故障端子ＦＡの電圧は低く、
ＡＮＤ回路１００の出力を低く保つ。
【００３０】第２行ラインＲ１の第１セルＣ０、Ｒ１が
読み出されるとき、第１セルＣ０、Ｒ１が有用又は良好
なセルであるため、行故障アドレスレジスタ回路７６に
おいて実質的な変化はなく、従って故障端子ＦＡの電圧
は低い。第２行Ｒ１の不良の第２セルＣ１、Ｒ１が読み
出されると、図３の列故障レジスタ回路２２の列レジス
タ２０の入力における列アドレスが列レジスタ２０に記
憶されたアドレスと同じであるために、行故障アドレス
レジスタ回路７６においてはまたもや実質的な変化はな
い。結果として、イネーブル端子Ｅの電圧のように列レ
ジスタ２０の不整合又は不等出力の電圧は低い。第２行
ラインＲ１の残りのセルには故障がなく、従って、これ
らセルの読み出しの間に行故障アドレスレジスタ回路７
６において実質的な変化はない。
読み出されるとき、第１セルＣ０、Ｒ１が有用又は良好
なセルであるため、行故障アドレスレジスタ回路７６に
おいて実質的な変化はなく、従って故障端子ＦＡの電圧
は低い。第２行Ｒ１の不良の第２セルＣ１、Ｒ１が読み
出されると、図３の列故障レジスタ回路２２の列レジス
タ２０の入力における列アドレスが列レジスタ２０に記
憶されたアドレスと同じであるために、行故障アドレス
レジスタ回路７６においてはまたもや実質的な変化はな
い。結果として、イネーブル端子Ｅの電圧のように列レ
ジスタ２０の不整合又は不等出力の電圧は低い。第２行
ラインＲ１の残りのセルには故障がなく、従って、これ
らセルの読み出しの間に行故障アドレスレジスタ回路７
６において実質的な変化はない。
【００３１】アレイの第３行ラインＲ２の不良セルＣ
２、Ｒ２が読み出されると、高電圧が端子ＮＳ、Ｅ、Ｆ
Ａに現れて、行イネーブル回路９８のＡＮＤ回路１００
の出力に高電圧を印加する。この高電圧はＡＮＤ回路９
４とＯＲ回路９２を通ってラッチ８８のデータ入力Ｄに
印加されて、ラッチ８８は真出力Ｔに高電圧を生成さ
せ、補出力Ｃに低電圧を生成させる。ラッチ８８の補出
力Ｃが低いため、第３行ラインＲ２のアドレスが第５レ
ジスタ８０にロックされる。レジスタ７８の不等出力Ｎ
ＥＱが高く、ラッチ８６の真出力が高く、ＡＮＤ回路１
００の出力が高いために、ＡＮＤ回路９４の出力におけ
る電圧は高いことに注意すべきである。ＡＮＤ回路１０
０の出力からの高電圧はラッチ８６のデータ入力Ｄにも
印加されるが、ラッチ８６の真出力Ｔが既に高いため
に、ラッチ８６の状態は変化しない。
２、Ｒ２が読み出されると、高電圧が端子ＮＳ、Ｅ、Ｆ
Ａに現れて、行イネーブル回路９８のＡＮＤ回路１００
の出力に高電圧を印加する。この高電圧はＡＮＤ回路９
４とＯＲ回路９２を通ってラッチ８８のデータ入力Ｄに
印加されて、ラッチ８８は真出力Ｔに高電圧を生成さ
せ、補出力Ｃに低電圧を生成させる。ラッチ８８の補出
力Ｃが低いため、第３行ラインＲ２のアドレスが第５レ
ジスタ８０にロックされる。レジスタ７８の不等出力Ｎ
ＥＱが高く、ラッチ８６の真出力が高く、ＡＮＤ回路１
００の出力が高いために、ＡＮＤ回路９４の出力におけ
る電圧は高いことに注意すべきである。ＡＮＤ回路１０
０の出力からの高電圧はラッチ８６のデータ入力Ｄにも
印加されるが、ラッチ８６の真出力Ｔが既に高いため
に、ラッチ８６の状態は変化しない。
【００３２】レジスタ２０、７８、８０で識別されるラ
インである列ラインＣ１と行ラインＲ０、Ｒ２のセル以
外のアレイに故障したセルがもはやないならば、ＬＳＳ
Ｄテストシステムのスキャンインラインとスキャンアウ
トラインは直列的にこの情報を読み出し、不良のアレイ
ラインＣ１、Ｒ０、Ｒ２を冗長列ライン及び冗長行ライ
ンＲＣ１、ＲＲ１、ＲＲ２と置換させる。従って、図２
の半導体チップ１０はいかなるコンピュータシステムに
おいても修復可能で有用である。しかしながら、第４列
ラインＣ３と第６行ラインＲ５の不良セルＣ３、Ｒ５が
読み出されると、ＡＮＤ回路９４を通過するＡＮＤ回路
１００の出力における高電圧が、第５レジスタ８０の不
等出力ＮＥＱからの高電圧と共にＡＮＤ回路９６の入力
に印加され、ラッチ８８の真出力Ｔが行フル端子ＲＦに
高電圧を生成するためＡＮＤ回路９６の他の２つの入力
に印加される。
インである列ラインＣ１と行ラインＲ０、Ｒ２のセル以
外のアレイに故障したセルがもはやないならば、ＬＳＳ
Ｄテストシステムのスキャンインラインとスキャンアウ
トラインは直列的にこの情報を読み出し、不良のアレイ
ラインＣ１、Ｒ０、Ｒ２を冗長列ライン及び冗長行ライ
ンＲＣ１、ＲＲ１、ＲＲ２と置換させる。従って、図２
の半導体チップ１０はいかなるコンピュータシステムに
おいても修復可能で有用である。しかしながら、第４列
ラインＣ３と第６行ラインＲ５の不良セルＣ３、Ｒ５が
読み出されると、ＡＮＤ回路９４を通過するＡＮＤ回路
１００の出力における高電圧が、第５レジスタ８０の不
等出力ＮＥＱからの高電圧と共にＡＮＤ回路９６の入力
に印加され、ラッチ８８の真出力Ｔが行フル端子ＲＦに
高電圧を生成するためＡＮＤ回路９６の他の２つの入力
に印加される。
【００３３】図３に見られるように、行フル端子ＲＦの
電圧を高くして、クロックパルスはクロック制御回路３
２のＡＮＤ回路３４を通ってオーバフロー回路６６のＡ
ＮＤ回路６８の入力に入力される。また、高電圧がラッ
チ２８の真出力からＡＮＤ回路６８の他方の入力に印加
される。不良セルＣ３、Ｒ５の列アドレスが列故障アド
レスレジスタ回路２２の第２レジスタ２０に記憶される
列アドレスＣ１と等しくないため、レジスタ２０の整合
又は同等出力ＥＱの電圧は低い。レジスタ２０の同等出
力ＥＱの電圧が低いために、高電圧がカウンタ３８にお
けるインバータ４６の出力において生成され、ＡＮＤ回
路６４を介してＡＮＤ回路６８の追加の入力とラッチ７
０のデータ入力に印加される。従って、ＡＮＤ回路６８
の出力からラッチ７０のクロック入力ｃｌに付与される
クロックパルスとラッチ７０のデータ入力Ｄに印加され
る高電圧によって、ラッチ７０の真出力Ｔの電圧が高く
なってオーバフロー端子ＯＦに高電圧を印加し、チップ
１０が修復不可能であることが示される。
電圧を高くして、クロックパルスはクロック制御回路３
２のＡＮＤ回路３４を通ってオーバフロー回路６６のＡ
ＮＤ回路６８の入力に入力される。また、高電圧がラッ
チ２８の真出力からＡＮＤ回路６８の他方の入力に印加
される。不良セルＣ３、Ｒ５の列アドレスが列故障アド
レスレジスタ回路２２の第２レジスタ２０に記憶される
列アドレスＣ１と等しくないため、レジスタ２０の整合
又は同等出力ＥＱの電圧は低い。レジスタ２０の同等出
力ＥＱの電圧が低いために、高電圧がカウンタ３８にお
けるインバータ４６の出力において生成され、ＡＮＤ回
路６４を介してＡＮＤ回路６８の追加の入力とラッチ７
０のデータ入力に印加される。従って、ＡＮＤ回路６８
の出力からラッチ７０のクロック入力ｃｌに付与される
クロックパルスとラッチ７０のデータ入力Ｄに印加され
る高電圧によって、ラッチ７０の真出力Ｔの電圧が高く
なってオーバフロー端子ＯＦに高電圧を印加し、チップ
１０が修復不可能であることが示される。
【００３４】第２列Ｃ１におけるセルが全てテストされ
て有用又は良好となると、第２列Ｃ１のアドレスは列故
障アドレスレジスタ回路２２の第２レジスタ２０にロッ
クされず、このようにラッチ２８の真出力は未だ低電圧
であるということに注意すべきである。従って、冗長列
ラインＲＣ１はアレイから不良セルＣ３、Ｒ５を取り除
く第４アレイ列ラインＣ３の置換ラインとして用いられ
て、チップ１０は修復可能になりうる。アレイ列ライン
Ｃ３のアドレスは、第２レジスタ２０にロックされる。
行フル端子ＲＦが高いと、ラッチ２８の補出力Ｃの電圧
が高いため、クロック端子ＣＬからのクロックパルスは
クロック制御回路３２のＡＮＤ回路３４と列故障アドレ
スレジスタ回路２２のＡＮＤ回路３０を通って第２レジ
スタ２０のクロック入力ｃｌに入力されることがわか
る。しかしながら、列アドレスＣ３が第２レジスタ２０
にあり、高電圧が故障端子ＦＡに印加されると、故障端
子ＦＡからの高電圧とラッチ１８の補出力Ｃからの高電
圧はカウンタ３８のＡＮＤ回路６０の入力に印加され
て、ＡＮＤ回路６０の出力に高電圧を生成する。従っ
て、ラッチ２８の真出力Ｔの電圧は高く、補出力Ｃの電
圧は低い。ラッチ２８の補出力Ｃが低いと、ＡＮＤ回路
３０がレジスタ２０のクロック入力にクロックパルスを
もはや提供できないため、第４列ラインＣ３のアドレス
は第２レジスタ２０にロックされる。
て有用又は良好となると、第２列Ｃ１のアドレスは列故
障アドレスレジスタ回路２２の第２レジスタ２０にロッ
クされず、このようにラッチ２８の真出力は未だ低電圧
であるということに注意すべきである。従って、冗長列
ラインＲＣ１はアレイから不良セルＣ３、Ｒ５を取り除
く第４アレイ列ラインＣ３の置換ラインとして用いられ
て、チップ１０は修復可能になりうる。アレイ列ライン
Ｃ３のアドレスは、第２レジスタ２０にロックされる。
行フル端子ＲＦが高いと、ラッチ２８の補出力Ｃの電圧
が高いため、クロック端子ＣＬからのクロックパルスは
クロック制御回路３２のＡＮＤ回路３４と列故障アドレ
スレジスタ回路２２のＡＮＤ回路３０を通って第２レジ
スタ２０のクロック入力ｃｌに入力されることがわか
る。しかしながら、列アドレスＣ３が第２レジスタ２０
にあり、高電圧が故障端子ＦＡに印加されると、故障端
子ＦＡからの高電圧とラッチ１８の補出力Ｃからの高電
圧はカウンタ３８のＡＮＤ回路６０の入力に印加され
て、ＡＮＤ回路６０の出力に高電圧を生成する。従っ
て、ラッチ２８の真出力Ｔの電圧は高く、補出力Ｃの電
圧は低い。ラッチ２８の補出力Ｃが低いと、ＡＮＤ回路
３０がレジスタ２０のクロック入力にクロックパルスを
もはや提供できないため、第４列ラインＣ３のアドレス
は第２レジスタ２０にロックされる。
【００３５】従って、本発明の教示に従って２次元に配
列された冗長ラインを用いることにより、複数の故障セ
ル又は素子を有するアレイはリアルタイム方式で修復さ
れ、半導体チップの表面の大部分を用いずに全てが良好
なセルから成るアレイを提供することができることがわ
かる。図３に示された本発明の実施例において、１個の
レジスタだけが列故障アドレスレジスタ回路２２に用い
られているが、所望ならば、追加されたレジスタを制御
する同様の論理回路の追加によって、２個以上のレジス
タが列故障アドレスレジスタ回路２２に用いられてもよ
いことがわかる。更に、所望ならば、３個以上のレジス
タがこれら追加のレジスタを制御する同様の論理回路の
追加によって図４に示される行故障アドレスレジスタ回
路７６に用いられてもよい。また、列故障アドレスレジ
スタ回路２２のレジスタに列アドレスをロックするた
め、３個より少ない又は多い不良セルが所定の列ライン
Ｃ０からＣｎに必要とされるようなカウンタ３８が配列
されてもよい。
列された冗長ラインを用いることにより、複数の故障セ
ル又は素子を有するアレイはリアルタイム方式で修復さ
れ、半導体チップの表面の大部分を用いずに全てが良好
なセルから成るアレイを提供することができることがわ
かる。図３に示された本発明の実施例において、１個の
レジスタだけが列故障アドレスレジスタ回路２２に用い
られているが、所望ならば、追加されたレジスタを制御
する同様の論理回路の追加によって、２個以上のレジス
タが列故障アドレスレジスタ回路２２に用いられてもよ
いことがわかる。更に、所望ならば、３個以上のレジス
タがこれら追加のレジスタを制御する同様の論理回路の
追加によって図４に示される行故障アドレスレジスタ回
路７６に用いられてもよい。また、列故障アドレスレジ
スタ回路２２のレジスタに列アドレスをロックするた
め、３個より少ない又は多い不良セルが所定の列ライン
Ｃ０からＣｎに必要とされるようなカウンタ３８が配列
されてもよい。
【００３６】一般的なＬＳＳＤ技術を用いることによっ
て、図１、図３、図４に示される２次元故障アドレスレ
ジスタに記憶されるアドレス情報は、直列的にスキャン
アウト端子へ読み出され、識別された故障アレイ列ライ
ン及び行ラインを適切な冗長列ライン及び冗長行ライン
と置換するため図１の冗長実施プロセッサ３５に入力さ
れる。冗長ラインが故障アレイ列ライン又は行ラインと
置換された後、上述に開示された同様の方法でテストさ
れる。上述のように、レジスタ２０の入力における列ア
ドレスがレジスタ２０に記憶されるアドレスの列と同じ
でない又は等しくないと、列故障アドレスレジスタ回路
２２のレジスタ２０は出力ＮＥＱに高電圧又はロジック
１を印加すると同時に出力ＥＱに低電圧又はロジック０
を印加する。レジスタ２０の入力における列アドレスが
レジスタ２０に記憶される列アドレスと同じ又は等しい
と、レジスタ２０は出力ＮＥＱに低電圧を印加すると同
時にレジスタ２０の出力ＥＱに高電圧を印加する。こう
して、レジスタ２０は比較器として作動する。レジスタ
２０の作動は図５に示されるレジスタの回路図を参照す
ることによって用意に理解できる。ラッチ１０２、１０
４、１０６、１０８、より具体的にはこれらラッチの真
出力Ｔに記憶された列アドレスがデータ端子Ｄ１、Ｄ
２、Ｄ３、Ｄ４に入力される次の列アドレスと同じであ
るとき、排他的ＯＲ回路１１０、１１２、１１４、１１
６の各々の出力における電圧は低いことがわかる。従っ
て、ＯＲ回路１１８と１２０の各々の出力における電圧
もまた低い。ＯＲ回路１１８と１２０の出力における電
圧が低いことによって、ＯＲ回路１２２の出力と端子Ｎ
ＥＱは低く、ＮＯＲ回路１２４の出力と端子ＥＱは高
い。排他的ＯＲ回路１１０、１１２、１１４、１１６の
任意の１個の内の２つの入力が互いに異なるとき、即
ち、ラッチ１０２、１０４、１０６、１０８に記憶され
たアドレスがデータ端子Ｄ１、Ｄ２、Ｄ３、Ｄ４に入力
される次の列アドレスと異なる又は同じでないときは、
高電圧又はロジック１が排他的ＯＲ回路１１０、１１
２、１１４、１１６の内の少なくとも１個の出力に現
れ、端子ＮＥＱに高電圧を生成し、端子ＥＱに低電圧を
生成する。図４のレジスタ７８と８０の回路は、行アド
レス情報が排他的ＯＲ回路の入力に入力されるのを除い
てレジスタ２０の回路と類似する。図３の列リタイミン
グ回路１４のレジスタ１６は、真出力Ｔがレジスタ２０
のデータ入力Ｄに直接接続されたラッチ１０２、１０
４、１０６、１０８等のラッチだけを含み、図４の行リ
タイミング回路７２のレジスタ７４もまた、真出力Ｔが
レジスタ７８、８０のデータ入力Ｄに直接接続されたラ
ッチ１０２、１０４、１０６、１０８等のラッチだけを
含むことに注意すべきである。
て、図１、図３、図４に示される２次元故障アドレスレ
ジスタに記憶されるアドレス情報は、直列的にスキャン
アウト端子へ読み出され、識別された故障アレイ列ライ
ン及び行ラインを適切な冗長列ライン及び冗長行ライン
と置換するため図１の冗長実施プロセッサ３５に入力さ
れる。冗長ラインが故障アレイ列ライン又は行ラインと
置換された後、上述に開示された同様の方法でテストさ
れる。上述のように、レジスタ２０の入力における列ア
ドレスがレジスタ２０に記憶されるアドレスの列と同じ
でない又は等しくないと、列故障アドレスレジスタ回路
２２のレジスタ２０は出力ＮＥＱに高電圧又はロジック
１を印加すると同時に出力ＥＱに低電圧又はロジック０
を印加する。レジスタ２０の入力における列アドレスが
レジスタ２０に記憶される列アドレスと同じ又は等しい
と、レジスタ２０は出力ＮＥＱに低電圧を印加すると同
時にレジスタ２０の出力ＥＱに高電圧を印加する。こう
して、レジスタ２０は比較器として作動する。レジスタ
２０の作動は図５に示されるレジスタの回路図を参照す
ることによって用意に理解できる。ラッチ１０２、１０
４、１０６、１０８、より具体的にはこれらラッチの真
出力Ｔに記憶された列アドレスがデータ端子Ｄ１、Ｄ
２、Ｄ３、Ｄ４に入力される次の列アドレスと同じであ
るとき、排他的ＯＲ回路１１０、１１２、１１４、１１
６の各々の出力における電圧は低いことがわかる。従っ
て、ＯＲ回路１１８と１２０の各々の出力における電圧
もまた低い。ＯＲ回路１１８と１２０の出力における電
圧が低いことによって、ＯＲ回路１２２の出力と端子Ｎ
ＥＱは低く、ＮＯＲ回路１２４の出力と端子ＥＱは高
い。排他的ＯＲ回路１１０、１１２、１１４、１１６の
任意の１個の内の２つの入力が互いに異なるとき、即
ち、ラッチ１０２、１０４、１０６、１０８に記憶され
たアドレスがデータ端子Ｄ１、Ｄ２、Ｄ３、Ｄ４に入力
される次の列アドレスと異なる又は同じでないときは、
高電圧又はロジック１が排他的ＯＲ回路１１０、１１
２、１１４、１１６の内の少なくとも１個の出力に現
れ、端子ＮＥＱに高電圧を生成し、端子ＥＱに低電圧を
生成する。図４のレジスタ７８と８０の回路は、行アド
レス情報が排他的ＯＲ回路の入力に入力されるのを除い
てレジスタ２０の回路と類似する。図３の列リタイミン
グ回路１４のレジスタ１６は、真出力Ｔがレジスタ２０
のデータ入力Ｄに直接接続されたラッチ１０２、１０
４、１０６、１０８等のラッチだけを含み、図４の行リ
タイミング回路７２のレジスタ７４もまた、真出力Ｔが
レジスタ７８、８０のデータ入力Ｄに直接接続されたラ
ッチ１０２、１０４、１０６、１０８等のラッチだけを
含むことに注意すべきである。
【００３７】本発明のアレイビルトインセルフテストシ
ステムは必ずしもデータ後処理技術に見られるようなア
レイにおける最適数又は最大数の不良セルを置換しない
が、このシステムは半導体チップの表面の大部分を用い
ずにリアルタイム方式で高い数の不良セルを置換する。
今日の技術において、半導体チップはしばしば多数（数
百万）のロジックセルとメモリセルを格納しており、回
路をテストするためのスペースを確保することはほとん
ど不可能である。しかしながら、これら高密度チップの
製造における高いコストを考えると、アレイビルトイン
セルフテスト（ＡＢＩＳＴ）システムを用いてチップ、
特に論理回路に埋め込まれたメモリアレイを持つチップ
における歩留りを上げる必要があるということがわかっ
た。
ステムは必ずしもデータ後処理技術に見られるようなア
レイにおける最適数又は最大数の不良セルを置換しない
が、このシステムは半導体チップの表面の大部分を用い
ずにリアルタイム方式で高い数の不良セルを置換する。
今日の技術において、半導体チップはしばしば多数（数
百万）のロジックセルとメモリセルを格納しており、回
路をテストするためのスペースを確保することはほとん
ど不可能である。しかしながら、これら高密度チップの
製造における高いコストを考えると、アレイビルトイン
セルフテスト（ＡＢＩＳＴ）システムを用いてチップ、
特に論理回路に埋め込まれたメモリアレイを持つチップ
における歩留りを上げる必要があるということがわかっ
た。
【００３８】図６において、本発明の１実施例を実行す
るために用いる種々のステップから成るフローチャート
又はフロー図又はアルゴリズムが示されている。チャー
トの最上部に見られるように、ハード故障セルを発見す
るための簡単なテストであるスクリーンテストが開始
し、不良セルが列に沿って探し出される。任意の列に沿
って列故障カウントが２より大きいならば、行冗長ライ
ンの内の使用可能なラインの数によって設定されるよう
に、列カウントが設定され、列アドレスが記憶又はセー
ブされる。もし列故障カウントが２より大きくないなら
ば、次にテスト中の列が増分される。もしテストされる
列が最後の列でないならば、最後の列がテストされるま
で他の列が前の列と同じ方法でテストされる。最後の列
がテストされた後、セルはより複雑なテストパターンを
用いて追加のテストパルスで再度テストされ、故障セル
が検出されるまでテストされる。もし故障セルが前に割
り当てられた冗長アドレス行又は列を有するならば、テ
ストを続ける。もし故障セルが前に割り当てられたアド
レス行又は列を有さず、行カウントが２でないならば、
行カウントは増分され、行アドレスはセーブされる。行
カウントが２であり列カウントが１でないならば、列カ
ウントは増分され、列アドレスは記憶又はセーブされ
て、セルのテストが更に続く。不良セルがもはや発見さ
れなければ、メモリアレイは修復可能である。行カウン
トが２であり列カウントが１であって他の故障セルがア
レイ又はサブアレイに探し出されるならば、メモリは修
復可能でない。
るために用いる種々のステップから成るフローチャート
又はフロー図又はアルゴリズムが示されている。チャー
トの最上部に見られるように、ハード故障セルを発見す
るための簡単なテストであるスクリーンテストが開始
し、不良セルが列に沿って探し出される。任意の列に沿
って列故障カウントが２より大きいならば、行冗長ライ
ンの内の使用可能なラインの数によって設定されるよう
に、列カウントが設定され、列アドレスが記憶又はセー
ブされる。もし列故障カウントが２より大きくないなら
ば、次にテスト中の列が増分される。もしテストされる
列が最後の列でないならば、最後の列がテストされるま
で他の列が前の列と同じ方法でテストされる。最後の列
がテストされた後、セルはより複雑なテストパターンを
用いて追加のテストパルスで再度テストされ、故障セル
が検出されるまでテストされる。もし故障セルが前に割
り当てられた冗長アドレス行又は列を有するならば、テ
ストを続ける。もし故障セルが前に割り当てられたアド
レス行又は列を有さず、行カウントが２でないならば、
行カウントは増分され、行アドレスはセーブされる。行
カウントが２であり列カウントが１でないならば、列カ
ウントは増分され、列アドレスは記憶又はセーブされ
て、セルのテストが更に続く。不良セルがもはや発見さ
れなければ、メモリアレイは修復可能である。行カウン
トが２であり列カウントが１であって他の故障セルがア
レイ又はサブアレイに探し出されるならば、メモリは修
復可能でない。
【００３９】図７と図８は、本発明の他の実施例を示す
ブロック図の部分的な回路図であり、同一のチップの２
つのメモリアレイ又は２つのサブアレイＡ０とＡ１は、
図３と図４に示される回路と同様の回路によってセルフ
テストされ、図７、図８では図３、図４と同じ参照文字
が同様の素子又は回路を表している。図７に見られるよ
うに、アレイ端子ＡＲが設けられ、列リタイミング回路
１４に配置される第２ラッチ１０１に接続される。ラッ
チ１０１は、テスト用に２つのアレイ０と１の内の１個
を選択するため用いられる。列故障アドレスレジスタ２
２は第２レジスタ１０３を含み、第２レジスタはメモリ
アレイＡ１の列アドレスをセーブ又は記憶するため用い
られる。ラッチ１０１の出力に接続される追加の論理回
路がまた設置されて、図３に示される回路の作動に関し
て上述とほぼ同じ方法で第２レジスタ１０３の入力と出
力を制御する。列レジスタ２０と１０３の各々は、図４
と図８の行イネーブル回路を適切に制御するため、それ
ぞれ別々のイネーブル端子Ｅ０とＥ１に出力を提供す
る。
ブロック図の部分的な回路図であり、同一のチップの２
つのメモリアレイ又は２つのサブアレイＡ０とＡ１は、
図３と図４に示される回路と同様の回路によってセルフ
テストされ、図７、図８では図３、図４と同じ参照文字
が同様の素子又は回路を表している。図７に見られるよ
うに、アレイ端子ＡＲが設けられ、列リタイミング回路
１４に配置される第２ラッチ１０１に接続される。ラッ
チ１０１は、テスト用に２つのアレイ０と１の内の１個
を選択するため用いられる。列故障アドレスレジスタ２
２は第２レジスタ１０３を含み、第２レジスタはメモリ
アレイＡ１の列アドレスをセーブ又は記憶するため用い
られる。ラッチ１０１の出力に接続される追加の論理回
路がまた設置されて、図３に示される回路の作動に関し
て上述とほぼ同じ方法で第２レジスタ１０３の入力と出
力を制御する。列レジスタ２０と１０３の各々は、図４
と図８の行イネーブル回路を適切に制御するため、それ
ぞれ別々のイネーブル端子Ｅ０とＥ１に出力を提供す
る。
【００４０】図８の回路は図４に示される回路に極めて
類似し、主な違いは第３レジスタ１０５と第４レジスタ
１０７がレジスタ１０５と１０７への入力を制御するた
めの第３ラッチ１０９と第４ラッチ１１１と共に、メモ
リアレイＡ１の行アドレスを記憶又はセーブするための
行故障アドレスレジスタ回路７６に追加されることであ
る。また、行フル端子ＲＦ０とＲＦ１が、２つのアレイ
Ａ０とＡ１用のクロック制御回路３２を適切に制御する
ため設けられる。
類似し、主な違いは第３レジスタ１０５と第４レジスタ
１０７がレジスタ１０５と１０７への入力を制御するた
めの第３ラッチ１０９と第４ラッチ１１１と共に、メモ
リアレイＡ１の行アドレスを記憶又はセーブするための
行故障アドレスレジスタ回路７６に追加されることであ
る。また、行フル端子ＲＦ０とＲＦ１が、２つのアレイ
Ａ０とＡ１用のクロック制御回路３２を適切に制御する
ため設けられる。
【００４１】アレイ又はサブアレイＡ０又はＡ１が選択
された後、図７と図８の回路は図３と図４の回路の方法
と同様の方法で作動する。
された後、図７と図８の回路は図３と図４の回路の方法
と同様の方法で作動する。
【００４２】
【発明の効果】従って、本発明のシステムは２次元冗長
を用いてチップ上にリアルタイムで生成されるチップ修
復解法を提供する。このシステムは埋め込まれたランダ
ムアクセスメモリ及び独立型ランダムアクセスメモリの
両方に用いられ、メモリはスタティックランダムアクセ
スメモリ又はダイナミックランダムアクセスメモリのい
ずれでもよく、相補型金属酸化物半導体（ＣＭＯＳ）技
術によって製造されるのが好ましい。本発明を説明した
実施例において、テストは第１に３個の不良セルをもつ
不良列ラインを識別するため実施されたが、所望なら
ば、それらのテストは第１に不良行ラインを識別するた
めのスクリーンテスト間で実施されてもよく、それは使
用可能な冗長の量とメモリアレイの構成に依存する。更
に、システムは当業者によって容易に変更され、ランダ
ムアクセスメモリに異なる数のアレイ又はサブアレイと
冗長列又は冗長行によって冗長を割り当てられる。また
本発明は、非常に複雑で高価なチップが、例えば、アレ
イにおいて200 以上の列ラインと200 以上の行ライン
で、製造されるとき、特に有用である。もちろん、これ
ら大型アレイが製造されるときは、ＣＡ、ＣＢ、ＣＣ、
ＣＤ及びＲＡ、ＲＢ、ＲＣ、ＲＤ等の列及び行アドレス
端子の数が同様に増加されなくてはならない。
を用いてチップ上にリアルタイムで生成されるチップ修
復解法を提供する。このシステムは埋め込まれたランダ
ムアクセスメモリ及び独立型ランダムアクセスメモリの
両方に用いられ、メモリはスタティックランダムアクセ
スメモリ又はダイナミックランダムアクセスメモリのい
ずれでもよく、相補型金属酸化物半導体（ＣＭＯＳ）技
術によって製造されるのが好ましい。本発明を説明した
実施例において、テストは第１に３個の不良セルをもつ
不良列ラインを識別するため実施されたが、所望なら
ば、それらのテストは第１に不良行ラインを識別するた
めのスクリーンテスト間で実施されてもよく、それは使
用可能な冗長の量とメモリアレイの構成に依存する。更
に、システムは当業者によって容易に変更され、ランダ
ムアクセスメモリに異なる数のアレイ又はサブアレイと
冗長列又は冗長行によって冗長を割り当てられる。また
本発明は、非常に複雑で高価なチップが、例えば、アレ
イにおいて200 以上の列ラインと200 以上の行ライン
で、製造されるとき、特に有用である。もちろん、これ
ら大型アレイが製造されるときは、ＣＡ、ＣＢ、ＣＣ、
ＣＤ及びＲＡ、ＲＢ、ＲＣ、ＲＤ等の列及び行アドレス
端子の数が同様に増加されなくてはならない。
【００４３】本発明のＡＢＩＳＴシステムは、メモリシ
ステム作動間において用いられるのでなく製造テストに
おいて用いられ、テスト素子のいずれも高速メモリアレ
イの実行パスにないことを理解すべきである。また、こ
のテストシステムは周知のようにメモリにときどき追加
の故障セルを生成させるバーンイン後に用いられる。従
って、本発明のテストシステムはこれら追加の故障セル
を識別し、アレイを修復して、品質と信頼性を高めるこ
とができる。本発明のＡＢＩＳＴシステムは、チップ上
の追加のピン又は端子を用いずに２次元冗長テストを提
供するということに更に注意すべきである。更に、本発
明のテスト回路は現行のメモリチップに使用可能な表面
の約１％から２％しか用いないにもかかわらず、特に製
品の初期において、メモリの歩留りを２倍提供すること
が可能である。
ステム作動間において用いられるのでなく製造テストに
おいて用いられ、テスト素子のいずれも高速メモリアレ
イの実行パスにないことを理解すべきである。また、こ
のテストシステムは周知のようにメモリにときどき追加
の故障セルを生成させるバーンイン後に用いられる。従
って、本発明のテストシステムはこれら追加の故障セル
を識別し、アレイを修復して、品質と信頼性を高めるこ
とができる。本発明のＡＢＩＳＴシステムは、チップ上
の追加のピン又は端子を用いずに２次元冗長テストを提
供するということに更に注意すべきである。更に、本発
明のテスト回路は現行のメモリチップに使用可能な表面
の約１％から２％しか用いないにもかかわらず、特に製
品の初期において、メモリの歩留りを２倍提供すること
が可能である。
【００４４】本発明の教示に従って、２次元冗長用の後
処理を必要としない単純なリアルタイムアルゴリズムが
用いられ、テストはハード故障セルを配置するための単
純なスクリーンテストに続いて、アレイの可能な故障セ
ル全てをより完全に識別するためのより複雑なテストパ
ターンが実施される。
処理を必要としない単純なリアルタイムアルゴリズムが
用いられ、テストはハード故障セルを配置するための単
純なスクリーンテストに続いて、アレイの可能な故障セ
ル全てをより完全に識別するためのより複雑なテストパ
ターンが実施される。
【図１】本発明のアレイビルトインセルフテスト（ＡＢ
ＩＳＴ）システムのブロック図である。
ＩＳＴ）システムのブロック図である。
【図２】本発明のシステムによってテストされる図１の
ＡＢＩＳＴシステムのメモリアレイ又はサブアレイ及び
複数の冗長ラインをより詳細に示している。
ＡＢＩＳＴシステムのメモリアレイ又はサブアレイ及び
複数の冗長ラインをより詳細に示している。
【図３】メモリアレイの選択された不良列ラインのアド
レスを記憶するのに用いられる本発明の列冗長回路であ
る。
レスを記憶するのに用いられる本発明の列冗長回路であ
る。
【図４】メモリアレイの複数の選択された不良行ライン
のアドレスを記憶するのに用いられる本発明の行冗長回
路である。
のアドレスを記憶するのに用いられる本発明の行冗長回
路である。
【図５】図３及び図４の列冗長回路及び行冗長回路にお
いて用いられるレジスタを、一部ブロック図で、より詳
細に示す回路図である。
いて用いられるレジスタを、一部ブロック図で、より詳
細に示す回路図である。
【図６】図１及び図２に示されるアレイの不良メモリセ
ルを二次元で配列したリアルタイム冗長ラインで配分す
る、セルフテスト方法を説明する本発明の実施例のフロ
ーチャート又はフロー図である。
ルを二次元で配列したリアルタイム冗長ラインで配分す
る、セルフテスト方法を説明する本発明の実施例のフロ
ーチャート又はフロー図である。
【図７】２つのメモリアレイ又はサブアレイの選択され
た不良列ラインのアドレスを記憶するのに用いられる本
発明の列冗長回路である。
た不良列ラインのアドレスを記憶するのに用いられる本
発明の列冗長回路である。
【図８】２つのメモリアレイの各々の複数の選択された
不良行ラインのアドレスを記憶するのに用いられる本発
明の行冗長回路である。
不良行ラインのアドレスを記憶するのに用いられる本発
明の行冗長回路である。
１４ 列リタイミング回路 １６ 第１レジスタ １８ 第１ラッチ ２０ 第２レジスタ ２２ 列故障アドレスレジスタ回路 ２４ 第１ＯＲ回路 ２６ 第２ＯＲ回路 ２８ 第２ラッチ ３０ 第１ＡＮＤ回路 ３２ クロック制御回路 ３４ 第２ＡＮＤ回路 ３６ 第３ＯＲ回路 ３８ カウンタ回路 ４０ 第３ＡＮＤ回路 ４２ 第４ＡＮＤ回路 ４４ 第４ＯＲ回路 ４６ インバータ回路 ４８ 第５ＡＮＤ回路 ５０ 第６ＡＮＤ回路 ５２ 第７ＡＮＤ回路 ５４ 第５ＯＲ回路 ５６ 第３ラッチ ５８ 第４ラッチ ６０ 第８ＡＮＤ回路 ６２ 第９ＡＮＤ回路 ６４ 第１０ＡＮＤ回路 ６６ オーバフロー回路 ６８ 第１１ＡＮＤ回路 ７０ 第５ラッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ギャレット スティーヴン コーク アメリカ合衆国05464、バーモント州ジェ ファーソンヴィル、バートレット ヒル、 ボックス 52
Claims (10)
- 【請求項１】 アレイビルトインセルフテスト（ＡＢＩ
ＳＴ）システムであって、 列ラインと行ラインを有し、列ラインと行ラインの交点
で列ラインと行ラインに接続されるセルを備えるメモリ
アレイと、 前記列ラインの各々に沿って所定の数の不良セルを識別
するための手段と、 第１レジスタ手段と、 前記第１レジスタ手段に前記所定の数の不良セルをもつ
列ラインの各々のアドレスを記憶するための手段と、 前記第１レジスタ手段に記憶された前記列ラインのアド
レスをもつ不良セルをマスクしながら、前記行ラインの
各々に沿って不良セルを識別するための手段と、 第２レジスタ手段と、 前記第２レジスタ手段が満たされるまで前記第２レジス
タ手段に不良セルをもつ行ラインの各々のアドレスを記
憶し、次に前記第１レジスタ手段において前記行ライン
で識別された追加の不良セルの列ラインアドレスを記憶
するための手段と、 を含むアレイビルトインセルフテスト（ＡＢＩＳＴ）シ
ステム。 - 【請求項２】 アレイビルトインセルフテスト（ＡＢＩ
ＳＴ）システムであって、 列ラインと行ラインを有し、列ラインと行ラインの交点
で列ラインと行ラインに接続されるセルを備えるメモリ
アレイと、 前記列ラインの各々に沿って所定の数の不良セルを識別
するための第１手段と、 第１レジスタ手段と、 列ラインの内の１個に所定の数の不良セルが識別される
ならば、前記第１レジスタ手段に前記所定の数の不良セ
ルをもつ列ラインの各々のアドレスを記憶するための第
２手段と、 前記第１レジスタ手段に記憶された前記列ラインのアド
レスをもつ不良セルをマスクしながら、前記行ラインの
各々に沿って不良セルを識別するための第３手段と、 第２レジスタ手段と、 前記第２レジスタ手段に不良セルをもつ行ラインの各々
のアドレスを記憶するための第４手段と、 前記第２レジスタ手段が満たされていることを示す信号
を生成するための第５手段と、 前記第１レジスタ手段が満たされていないならば、前記
第１レジスタ手段に前記第３手段によって識別された不
良セルの列アドレスを記憶するために前記信号に応答す
る第６手段と、 を含むアレイビルトインセルフテスト（ＡＢＩＳＴ）シ
ステム。 - 【請求項３】 アレイビルトインセルフテスト（ＡＢＩ
ＳＴ）システムであって、 列ラインと行ラインを有し、列ラインと行ラインの交点
で列ラインと行ラインに接続されるセルを備えるメモリ
アレイと、 前記列ラインの各々に沿って所定の数の不良セルを探索
するための手段と、 第１レジスタと、 前記探索手段が前記所定の数の不良セルをもつ列ライン
の内の１つを探し出すならば、前記第１レジスタに前記
所定の数の不良セルをもつ列ラインの内の１つのアドレ
スを記憶するための手段と、 前記第１レジスタに記憶された前記列ラインのアドレス
をもつ不良セルをマスクしながら、前記行ラインの３つ
に沿って不良セルを探索するための手段と、 第２レジスタ及び第３レジスタと、 前記第２レジスタ及び第３レジスタに不良セルをもつこ
とがわかった３つの行ラインの内の２つのラインのアド
レスを記憶するための手段と、 前記第１レジスタが他の列アドレスを記憶していないな
らば、前記第１レジスタに前記３つの行ラインの内の３
番目のラインの不良セルの列アドレスを記憶するための
手段と、 を含むアレイビルトインセルフテスト（ＡＢＩＳＴ）シ
ステム。 - 【請求項４】 アレイビルトインセルフテスト（ＡＢＩ
ＳＴ）システムであって、 第１複数ラインと前記第１複数ラインに対して直交して
配置される第２複数ラインとを有し、前記第１複数ライ
ンと前記第２複数ラインの交点でそれぞれ前記第１複数
ラインと前記第２複数ラインとに接続される素子をもつ
アレイと、 前記第１複数のラインの前記ラインの各々に沿って所定
の数の不良素子を識別するための手段と、 第１アドレス記憶手段と、 前記第１アドレス記憶手段に前記第１複数のラインの前
記所定の数の不良素子をもつラインの各々のアドレスを
記憶するための手段と、 前記第１アドレス記憶手段に記憶された前記第１複数の
ラインのアドレスをもつ不良素子をマスクしながら、前
記第２複数のラインの各々のラインに沿って不良素子を
識別するための手段と、 第２アドレス記憶手段と、 前記第２アドレス記憶手段が満たされるまで前記第２ア
ドレス記憶手段に不良素子をもつ第２複数のラインの各
々のラインのアドレスを記憶し、次に前記第１アドレス
記憶手段に前記第２複数のラインのラインに沿って識別
される追加の不良素子のアドレスを記憶するための手段
と、 を含むアレイビルトインセルフテスト（ＡＢＩＳＴ）シ
ステム。 - 【請求項５】 アレイビルトインセルフテスト（ＡＢＩ
ＳＴ）システムであって、 第１方向に配列された複数の第１平行ライン、前記第１
方向と直交する第２方向に配列された複数の第２平行ラ
イン、並びに前記第１平行ラインと第２平行ラインとの
交点で前記第１平行ライン及び第２平行ラインに接続さ
れる複数の素子をもつアレイと、 第１レジスタ手段及び第２レジスタ手段と、 前記第１平行ラインの各々に沿って所定の複数の不良素
子を識別するための手段と、 前記第１レジスタ手段に前記所定の複数の不良素子をも
つ第１平行ラインの各々のアドレスを記憶するための手
段と、 前記第１レジスタ手段に記憶された前記第１第１平行ラ
インのアドレスをもつ不良素子をマスクしながら、前記
第２複数の平行ラインの各々に沿って不良素子を識別す
るための手段と、 前記第２レジスタ手段が満たされるまで前記第２レジス
タ手段に不良素子をもつ第２平行ラインの各々のアドレ
スを記憶し、次に前記第１レジスタ手段に前記第２平行
ラインで識別される追加の不良素子の列アドレスを記憶
するための手段と、 を含むアレイビルトインセルフテスト（ＡＢＩＳＴ）シ
ステム。 - 【請求項６】 半導体チップに形成されるビルトインセ
ルフテストシステムであって、 列ライン及び行ラインと、前記ラインの交点に配置され
て前記ラインに接続されるセルと、冗長列ラインと、第
１及び第２冗長行ラインと、を有するメモリアレイと、 有用なセルと不良セルを決定するための第１手段と、 前記アレイと前記第１手段に接続されるデータパターン
生成器と、 前記第１手段に接続される入力をもつ２次元故障アドレ
スレジスタ手段と、 を備え、 前記２次元故障アドレスレジスタ手段が、 前記列ラインの各々に沿って所定の数の不良セルを識別
するための手段と、 第１レジスタ手段と、 前記第１レジスタ手段に前記所定の数の不良セルをもつ
列ラインの各々のアドレスを記憶するための手段と、 前記第１レジスタ手段に記憶された前記列ラインのアド
レスをもつ不良セルをマスクしながら、前記行ラインの
各々に沿って不良セルを識別するための手段と、 第２レジスタ手段と、 前記第２レジスタ手段が満たされるまで前記第２レジス
タ手段に不良セルをもつ行ラインの各々のアドレスを記
憶し、次に前記第１レジスタ手段に前記行ラインで識別
される追加の不良素子の列ラインアドレスを記憶するた
めの手段と、 を備える半導体チップのビルトインセルフテストシステ
ム。 - 【請求項７】 アレイビルトインセルフテスト（ＡＢＩ
ＳＴ）システムであって、 入力に付与される列アドレスと、スクリーン及び非スク
リーン出力をもつ列リタイミング手段と、 列アドレスを記憶し、アドレス整合信号及びイネーブル
信号を生成するため前記列リタイミング手段の出力に接
続される入力をもつ列故障アドレスレジスタ手段と、 セル合格／不合格信号端子に接続される第１入力、前記
アドレス整合信号が付与される第２入力、及び前記非ス
クリーン出力に接続される第３入力とを有するカウンタ
手段と、 前記カウンタ手段の出力に接続される第１入力と前記列
故障アドレスレジスタ手段の追加の出力に接続される追
加の入力とを有するオーバフロー信号を生成するための
オーバフロー回路手段と、 前記スクリーン出力に接続される入力を有するクロック
制御手段と、 前記列リタイミング手段、前記クロック制御手段、前記
列アドレスレジスタ手段、前記カウンタ手段及び前記オ
ーバフロー回路手段に接続されるクロックパルス源と、 行アドレス端子及び前記クロックパルス源にそれぞれ接
続される入力を有する行リタイミング手段と、 行アドレスを記憶し、前記クロック制御手段に付与され
る行フル信号を生成するため前記行リタイミング手段の
出力に接続される入力を有する行故障アドレスレジスタ
手段と、 前記行イネーブル信号を受信する第１入力、前記セル合
格／不合格信号端子に接続される第２入力、前記非スク
リーン出力に接続される第３入力、及び前記行故障アド
レスレジスタ手段に接続される出力とを有する行イネー
ブル手段と、 を備え、 前記クロックパルス源が前記行リタイミング手段と前記
行故障アドレスレジスタ手段とに接続される、 ことより成るアレイビルトインセルフテスト（ＡＢＩＳ
Ｔ）システム。 - 【請求項８】 アレイビルトインセルフテスト（ＡＢＩ
ＳＴ）システムであって、 列ラインと、行ラインと、前記列ラインと前記行ライン
との交点で前記列ラインと前記行ラインに接続されるセ
ルと、を有するメモリアレイと、 前記列ラインの各々に沿って所定の数の不良セルを識別
するための手段と、 第１記憶手段と、 前記第１記憶手段に前記所定の数の不良セルがある列ラ
インの内の１つのアドレスを記憶するための手段と、 を含むアレイビルトインセルフテスト（ＡＢＩＳＴ）シ
ステム。 - 【請求項９】 アレイが複数のアレイ列ラインと複数の
アレイ行ラインを有し、所定の数の冗長列ラインと所定
の数の冗長行ラインを含み、前記ラインの各々がメモリ
素子を含むメモリアレイをテストする方法であって、 （ａ）前記所定の数の冗長行ラインより多くの不良素子
を有する列ラインを探し出すため複数のアレイ列ライン
のラインの各々をテストするステップと、 （ｂ）前記所定の数の冗長行ラインより多くの不良素子
を有するアレイラインの各々を前記冗長列ラインの内の
異なる１つと置換するステップと、 （ｃ）前記所定の数の冗長行ラインより多くの不良素子
を有する列ラインに探し出された素子をマスクしなが
ら、不良素子を有する行ラインを探し出すため複数のア
レイ行ラインの各々のラインをテストするステップと、 （ｄ）前記冗長行ラインの全てが使用されるまで不良素
子をもつアレイ行ラインの各々を前記冗長行ラインの内
の異なる１つと置換するステップと、 （ｅ）前記所定の数の冗長行ラインより多くの不良素子
を有する列ラインで探し出された素子をマスクしなが
ら、不良素子を有する追加の行ラインを探し出すため前
記行ラインをテストし続けるステップと、 （ｆ）追加の行ラインの不良素子の列を残りの未使用の
冗長列ラインと置換するステップと、 を含むメモリアレイのテスト方法。 - 【請求項１０】 アレイがビットラインとワードライン
とに接続されるセルと、冗長ビットラインと冗長ワード
ラインとを有するメモリアレイをテストする方法であっ
て、 （ａ）２個以上の故障セルを有するかどうかを見つける
ためビットラインの内の１つをテストするステップと、 （ｂ）２個以上の故障セルを有するならばテストされた
ビットラインにおいて冗長ビットラインの内の１つを識
別するステップと、 （ｃ）全てのビットラインに対してステップ（ａ）と
（ｂ）を繰り返すステップと、 （ｄ）アレイのセルを再テストし、追加の故障セルをも
つワードラインを識別するステップと、 （ｅ）故障セルをもつ追加のビットラインをテストし、
識別し続けるステップと、 を含むメモリアレイのテスト方法。
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