JPH05206264A - 半導体基板におけるガードリング領域の形成方法 - Google Patents
半導体基板におけるガードリング領域の形成方法Info
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- JPH05206264A JPH05206264A JP1243692A JP1243692A JPH05206264A JP H05206264 A JPH05206264 A JP H05206264A JP 1243692 A JP1243692 A JP 1243692A JP 1243692 A JP1243692 A JP 1243692A JP H05206264 A JPH05206264 A JP H05206264A
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Abstract
(57)【要約】
【目的】 十分な電界緩和機能を有するガードリング領
域を短い処理時間でもって半導体基板に形成することが
できる方法を提供する。 【構成】 ガードリング領域を形成する位置に異方性エ
ッチングにより形成した凹溝３を有する半導体基板１の
前記凹溝の内面部分にガードリング領域用の不純物拡散
領域５を形成した後、半導体基板に対し酸化処理を行
い、ついで、少なくとも凹溝の内面を覆う酸化膜を一旦
除去しておいてから、少なくとも凹溝の内面に酸化膜９
を改めて形成するようにする半導体基板におけるガード
リング領域の形成方法。
域を短い処理時間でもって半導体基板に形成することが
できる方法を提供する。 【構成】 ガードリング領域を形成する位置に異方性エ
ッチングにより形成した凹溝３を有する半導体基板１の
前記凹溝の内面部分にガードリング領域用の不純物拡散
領域５を形成した後、半導体基板に対し酸化処理を行
い、ついで、少なくとも凹溝の内面を覆う酸化膜を一旦
除去しておいてから、少なくとも凹溝の内面に酸化膜９
を改めて形成するようにする半導体基板におけるガード
リング領域の形成方法。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造の
際に用いられる半導体基板におけるガードリング領域の
形成方法に関する。
際に用いられる半導体基板におけるガードリング領域の
形成方法に関する。
【０００２】
【従来の技術】半導体装置の高耐圧化方法として、図６
にみるように、半導体基板８１の活性領域（素子形成
域）Ｅの外側にガードリング領域９１を設ける方法があ
る。半導体基板８１のｎ- 領域の表面部分に活性領域Ｅ
を囲むように逆導電型のｐ+ 型不純物拡散領域を形成す
るのである。図６の半導体装置の場合、活性領域Ｅには
表面ゲート型静電誘導サイリスタ素子として必要な領域
が形成されている。８２はｐ+ 型のゲート領域、８３は
ｎ+ 型のカソード領域、８４はｐ+ のアノード領域、８
５はｎ- 型のベース領域である。
にみるように、半導体基板８１の活性領域（素子形成
域）Ｅの外側にガードリング領域９１を設ける方法があ
る。半導体基板８１のｎ- 領域の表面部分に活性領域Ｅ
を囲むように逆導電型のｐ+ 型不純物拡散領域を形成す
るのである。図６の半導体装置の場合、活性領域Ｅには
表面ゲート型静電誘導サイリスタ素子として必要な領域
が形成されている。８２はｐ+ 型のゲート領域、８３は
ｎ+ 型のカソード領域、８４はｐ+ のアノード領域、８
５はｎ- 型のベース領域である。
【０００３】そして、素子の主電流遮断時には、図７に
みるように、半導体基板８１の活性領域Ｅから外側のｎ
- 領域に伸びる空乏層Ｈがガードリング領域９１がある
ことにより広がって電界が緩和され耐圧が高まるのであ
る。半導体装置の仕様（主電流遮断電圧、耐圧など）で
ガードリング領域９１の本数は異なる。１本のガードリ
ング領域９１で出来る電界緩和の程度は、ガードリング
９１同士の間隔Ｌ１やガードリング領域の深さＬ２、不
純物濃度、品質等で決まる。間隔Ｌ１や濃度が適当であ
ればガードリング領域９１の深さに比例して耐圧が増す
ため、従来の高耐圧半導体装置ではガードリング領域の
形成に要する時間と占有面積が増加し、価格面で問題と
なっていた。
みるように、半導体基板８１の活性領域Ｅから外側のｎ
- 領域に伸びる空乏層Ｈがガードリング領域９１がある
ことにより広がって電界が緩和され耐圧が高まるのであ
る。半導体装置の仕様（主電流遮断電圧、耐圧など）で
ガードリング領域９１の本数は異なる。１本のガードリ
ング領域９１で出来る電界緩和の程度は、ガードリング
９１同士の間隔Ｌ１やガードリング領域の深さＬ２、不
純物濃度、品質等で決まる。間隔Ｌ１や濃度が適当であ
ればガードリング領域９１の深さに比例して耐圧が増す
ため、従来の高耐圧半導体装置ではガードリング領域の
形成に要する時間と占有面積が増加し、価格面で問題と
なっていた。
【０００４】一方、最近、半導体装置では、集積度の向
上、オン電圧の改善等の半導体装置の性能を向上するこ
とが試みられており、これに伴い活性領域内の各不純物
拡散領域の拡散深さは減少する一方である。このよう
に、活性領域内では拡散深さを短くし、活性領域外では
拡散深さを長くしなければならないという相反する方向
であるため、ガードリング領域は活性領域内の各領域と
は必ず別の工程で形成しなければならない。
上、オン電圧の改善等の半導体装置の性能を向上するこ
とが試みられており、これに伴い活性領域内の各不純物
拡散領域の拡散深さは減少する一方である。このよう
に、活性領域内では拡散深さを短くし、活性領域外では
拡散深さを長くしなければならないという相反する方向
であるため、ガードリング領域は活性領域内の各領域と
は必ず別の工程で形成しなければならない。
【０００５】そこで、以下のような改善策が提案されて
いる。まず、図８にみるように、半導体基板８１の表面
にレジストマスク９２を形成しておいて、ガードリング
領域形成位置を覆う酸化膜９３を部分的にエッチング除
去し窓９４を開け、これをマスクにして異方性エッチン
グを行い、図９にみるように、凹溝（トレンチ）９５を
形成する。
いる。まず、図８にみるように、半導体基板８１の表面
にレジストマスク９２を形成しておいて、ガードリング
領域形成位置を覆う酸化膜９３を部分的にエッチング除
去し窓９４を開け、これをマスクにして異方性エッチン
グを行い、図９にみるように、凹溝（トレンチ）９５を
形成する。
【０００６】ついで、図１０にみるように、不純物の導
入・拡散を行い、凹溝９５の内面部分にｐ+ 型不純物拡
散領域を形成しガードリング領域９１，９１を完成させ
る。この後、図１１にみるように、凹溝９５の内面に酸
化処理等で絶縁膜９７を形成したり、凹溝９５を絶縁材
で埋めたりする。しかしながら、上記の改善策は、凹溝
の深さ分だけ実際の拡散距離が短縮され処理時間は短く
なるけれども、完成したガードリング領域の電界緩和機
能が損なわれ耐圧を向上させられないという別の問題を
生じる。
入・拡散を行い、凹溝９５の内面部分にｐ+ 型不純物拡
散領域を形成しガードリング領域９１，９１を完成させ
る。この後、図１１にみるように、凹溝９５の内面に酸
化処理等で絶縁膜９７を形成したり、凹溝９５を絶縁材
で埋めたりする。しかしながら、上記の改善策は、凹溝
の深さ分だけ実際の拡散距離が短縮され処理時間は短く
なるけれども、完成したガードリング領域の電界緩和機
能が損なわれ耐圧を向上させられないという別の問題を
生じる。
【０００７】
【発明が解決しようとする課題】この発明は、上記事情
に鑑み、十分な電界緩和機能を有するガードリング領域
を短い処理時間でもって半導体基板に形成することがで
きる方法を提供することを課題とする。
に鑑み、十分な電界緩和機能を有するガードリング領域
を短い処理時間でもって半導体基板に形成することがで
きる方法を提供することを課題とする。
【０００８】
【課題を解決するための手段】前記課題を解決するた
め、この発明にかかる半導体基板におけるガードリング
領域の形成方法では、ガードリング領域を形成する位置
に異方性エッチングにより形成した凹溝を有する半導体
基板の前記凹溝の内面部分にガードリング領域用の不純
物拡散領域を形成した後、半導体基板に対し酸化処理を
行い、ついで、少なくとも凹溝の内面を覆う酸化膜を一
旦除去しておいてから、少なくとも凹溝の内面に酸化膜
を改めて形成するようにしている。
め、この発明にかかる半導体基板におけるガードリング
領域の形成方法では、ガードリング領域を形成する位置
に異方性エッチングにより形成した凹溝を有する半導体
基板の前記凹溝の内面部分にガードリング領域用の不純
物拡散領域を形成した後、半導体基板に対し酸化処理を
行い、ついで、少なくとも凹溝の内面を覆う酸化膜を一
旦除去しておいてから、少なくとも凹溝の内面に酸化膜
を改めて形成するようにしている。
【０００９】この発明で作製するガードリング領域も、
従来と同様、半導体基板の活性領域を囲むように形成さ
れる。ガードリング領域の形成本数は、１本の場合もあ
るし、複数本の場合もある。本数は必要に応じて決定す
ればよい。活性領域に形成される半導体素子の種類は、
静電誘導半導体装置、DMOS-FETを始め何でもよく、特に
限定されない。
従来と同様、半導体基板の活性領域を囲むように形成さ
れる。ガードリング領域の形成本数は、１本の場合もあ
るし、複数本の場合もある。本数は必要に応じて決定す
ればよい。活性領域に形成される半導体素子の種類は、
静電誘導半導体装置、DMOS-FETを始め何でもよく、特に
限定されない。
【００１０】半導体基板の表面に形成する凹溝は、物理
的エッチング法、普通、高エネルギーイオン照射方式の
プラズマエッチング法が用いられる。
的エッチング法、普通、高エネルギーイオン照射方式の
プラズマエッチング法が用いられる。
【００１１】
【作用】この発明では、ガードリング領域を凹溝の内面
に形成するため、半導体基板におけるガードリング領域
の深さは同じでも、凹溝の深さ分だけ実際の不純物拡散
距離が短縮され、短い拡散時間でガードリング領域が形
成できる。その結果、活性領域に形成される不純物拡散
領域との同時形成も可能となる。
に形成するため、半導体基板におけるガードリング領域
の深さは同じでも、凹溝の深さ分だけ実際の不純物拡散
距離が短縮され、短い拡散時間でガードリング領域が形
成できる。その結果、活性領域に形成される不純物拡散
領域との同時形成も可能となる。
【００１２】この発明では、ガードリング領域用の不純
物拡散領域を形成した後、凹溝内表面を一定深さ分だけ
除去する。つまり、凹溝内面の表面部分を酸化膜に変え
これを除くことにより不良部分を除去するのである。こ
の不良部分は異方性エッチングの際の高エネルギーイオ
ンで損傷した部分であり、これがそのままだとガードリ
ング領域表面やその上の酸化膜部分が良品でなくなり、
ガードリング領域が正常な電界緩和機能を発揮できな
い。この発明の場合は、この損傷部分を除去してしまう
ため、完成したガードリング領域が所定の電界緩和機能
を発揮し耐圧を向上させられるのである。
物拡散領域を形成した後、凹溝内表面を一定深さ分だけ
除去する。つまり、凹溝内面の表面部分を酸化膜に変え
これを除くことにより不良部分を除去するのである。こ
の不良部分は異方性エッチングの際の高エネルギーイオ
ンで損傷した部分であり、これがそのままだとガードリ
ング領域表面やその上の酸化膜部分が良品でなくなり、
ガードリング領域が正常な電界緩和機能を発揮できな
い。この発明の場合は、この損傷部分を除去してしまう
ため、完成したガードリング領域が所定の電界緩和機能
を発揮し耐圧を向上させられるのである。
【００１３】
【実施例】以下、この発明の実施例を図面を参照しなが
ら詳しく説明する。この発明は、下記の実施例に限らな
いことは言うまでもない。まず、図２にみるように、表
面が酸化膜２で覆われた半導体基板１の酸化膜２の上に
レジストマスク２１を設けておいて、ガードリング領域
形成位置を覆う酸化膜２を部分的にエッチング除去し窓
２２を開ける。
ら詳しく説明する。この発明は、下記の実施例に限らな
いことは言うまでもない。まず、図２にみるように、表
面が酸化膜２で覆われた半導体基板１の酸化膜２の上に
レジストマスク２１を設けておいて、ガードリング領域
形成位置を覆う酸化膜２を部分的にエッチング除去し窓
２２を開ける。
【００１４】ついで、窓２２の開いた酸化膜２をマスク
にして、高エネルギーイオン照射による異方性エッチン
グを行い、図３にみるように、凹溝（トレンチ）３を半
導体基板１のガードリング領域形成位置に設ける。凹溝
３内表面から２０００Å程度の深さの部分（斜線部分）
が高エネルギーイオンによる損傷域である。凹溝３を形
成してから、図４にみるように、ｐ型不純物の導入・拡
散を行い、凹溝３の内面部分にｐ+ 型不純物拡散領域を
形成しガードリング領域５を設けた後、熱酸化処理で高
エネルギーイオンによる損傷域を酸化し酸化膜６に変え
てしまう。拡散深さはＬ２でも実際の拡散距離Ｌ３と遙
に短い。
にして、高エネルギーイオン照射による異方性エッチン
グを行い、図３にみるように、凹溝（トレンチ）３を半
導体基板１のガードリング領域形成位置に設ける。凹溝
３内表面から２０００Å程度の深さの部分（斜線部分）
が高エネルギーイオンによる損傷域である。凹溝３を形
成してから、図４にみるように、ｐ型不純物の導入・拡
散を行い、凹溝３の内面部分にｐ+ 型不純物拡散領域を
形成しガードリング領域５を設けた後、熱酸化処理で高
エネルギーイオンによる損傷域を酸化し酸化膜６に変え
てしまう。拡散深さはＬ２でも実際の拡散距離Ｌ３と遙
に短い。
【００１５】次に、図５にみるように、必要部分を覆う
レジストマスク２５を設けてエッチング処理し凹溝３内
面の酸化膜６を除去し損傷不良部分を取り去ったのち、
酸化又はＣＶＤ法の酸化膜堆積などにより、図１にみる
ように、正常な（良品の）酸化膜９を形成すればガード
リング構造の完成である。この発明の方法によるガード
リング領域は不純物拡散距離が短いために普通は活性領
域の各領域を形成した後に実施するのがよいが、これに
限らず、活性領域における同じ導電型の不純物拡散領域
の形成と同時に行ってもよい。
レジストマスク２５を設けてエッチング処理し凹溝３内
面の酸化膜６を除去し損傷不良部分を取り去ったのち、
酸化又はＣＶＤ法の酸化膜堆積などにより、図１にみる
ように、正常な（良品の）酸化膜９を形成すればガード
リング構造の完成である。この発明の方法によるガード
リング領域は不純物拡散距離が短いために普通は活性領
域の各領域を形成した後に実施するのがよいが、これに
限らず、活性領域における同じ導電型の不純物拡散領域
の形成と同時に行ってもよい。
【００１６】例えば、表面ゲート型静電誘導半導体装置
の場合、ゲート領域はガードリング領域と同じ導電型で
あるから、ゲート領域もガードリング領域と同様に形成
位置に凹溝を設ける方法をとれば、ゲート領域およびガ
ードリング領域の拡散距離は短縮され両領域の同時形成
が可能となる。
の場合、ゲート領域はガードリング領域と同じ導電型で
あるから、ゲート領域もガードリング領域と同様に形成
位置に凹溝を設ける方法をとれば、ゲート領域およびガ
ードリング領域の拡散距離は短縮され両領域の同時形成
が可能となる。
【００１７】
【発明の効果】以上に述べたように、この発明の方法に
よれば、凹溝の深さ分に応じて実際の不純物拡散距離が
短縮されるため、従来と変わらない深さのガードリング
領域を短い処理時間で形成でき、しかも、異方性エッチ
ングの際の高エネルギーイオンによる損傷部分が除去さ
れているため、完成したガードリング領域が所定の電界
緩和機能を発揮するから、この発明は非常に有用であ
る。
よれば、凹溝の深さ分に応じて実際の不純物拡散距離が
短縮されるため、従来と変わらない深さのガードリング
領域を短い処理時間で形成でき、しかも、異方性エッチ
ングの際の高エネルギーイオンによる損傷部分が除去さ
れているため、完成したガードリング領域が所定の電界
緩和機能を発揮するから、この発明は非常に有用であ
る。
【図１】この発明の実施例で形成したガードリング領域
をあらわす概略断面図である。
をあらわす概略断面図である。
【図２】実施例における酸化膜の窓開け工程を示す概略
断面図である。
断面図である。
【図３】実施例における凹溝形成工程を示す概略断面図
である。
である。
【図４】実施例における凹溝内面に対する酸化工程を示
す概略断面図である。
す概略断面図である。
【図５】実施例における凹溝内面の酸化膜除去工程を示
す概略断面図である。
す概略断面図である。
【図６】ガードリング領域が設けられた半導体装置をあ
らわす概略断面図である。
らわす概略断面図である。
【図７】図６の部分拡大断面図である。
【図８】従来法における酸化膜の窓開け工程を示す概略
断面図である。
断面図である。
【図９】従来法における凹溝形成工程を示す概略断面図
である。
である。
【図10】従来法における不純物拡散領域形成工程を示す
概略断面図である。
概略断面図である。
【図11】従来法における凹溝内面の酸化膜形成工程を示
す概略断面図である。
す概略断面図である。
１ 半導体基板 ３ 凹溝 ５ ガードリング領域 ６ 酸化膜 ９ 酸化膜
Claims (1)
- 【請求項１】 ガードリング領域を形成する位置に異方
性エッチングにより形成した凹溝を有する半導体基板の
前記凹溝の内面部分にガードリング領域用の不純物拡散
領域を形成した後、半導体基板に対し酸化処理を行い、
ついで、少なくとも凹溝の内面を覆う酸化膜を一旦除去
しておいてから、少なくとも凹溝の内面に酸化膜を改め
て形成するようにする半導体基板におけるガードリング
領域の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1243692A JPH05206264A (ja) | 1992-01-27 | 1992-01-27 | 半導体基板におけるガードリング領域の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1243692A JPH05206264A (ja) | 1992-01-27 | 1992-01-27 | 半導体基板におけるガードリング領域の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206264A true JPH05206264A (ja) | 1993-08-13 |
Family
ID=11805248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1243692A Pending JPH05206264A (ja) | 1992-01-27 | 1992-01-27 | 半導体基板におけるガードリング領域の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206264A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6774454B2 (en) * | 1999-03-04 | 2004-08-10 | Fuji Electric Co., Ltd. | Semiconductor device with an silicon insulator (SOI) substrate |
| US7037788B2 (en) | 2000-05-30 | 2006-05-02 | Denso Corporation | Manufacturing method of semiconductor device |
-
1992
- 1992-01-27 JP JP1243692A patent/JPH05206264A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6774454B2 (en) * | 1999-03-04 | 2004-08-10 | Fuji Electric Co., Ltd. | Semiconductor device with an silicon insulator (SOI) substrate |
| US7037788B2 (en) | 2000-05-30 | 2006-05-02 | Denso Corporation | Manufacturing method of semiconductor device |
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