JPH05206422A - 半導体装置及びその作製方法 - Google Patents

半導体装置及びその作製方法

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JPH05206422A
JPH05206422A JP4035733A JP3573392A JPH05206422A JP H05206422 A JPH05206422 A JP H05206422A JP 4035733 A JP4035733 A JP 4035733A JP 3573392 A JP3573392 A JP 3573392A JP H05206422 A JPH05206422 A JP H05206422A
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semiconductor layer
silicon
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semiconductor
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Akira Ishizaki
明 石崎
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Abstract

(57)【要約】 【目的】 高い集積度の実現が可能な半導体装置を提供
する。 【構成】 シリコン基板１上に絶縁層２が形成されてお
り、その上に第１のシリコン層３が形成されており、そ
の上に絶縁層４を介して第２のシリコン層５が積層形成
されており、これら２つのシリコン層にはゲート絶縁層
６を介して共通の帯状ゲート７が付されており、該ゲー
トは前記２つのシリコン層の端面上を通って積層方向に
延びており、前記第１のシリコン層３及び第２のシリコ
ン層５のそれぞれにおいて前記ゲート７の両側にソース
領域及びドレイン領域が形成されており、これにより前
記第１のシリコン層３にｐＭＯＳトランジスタが形成さ
れ前記第２のシリコン層５にｎＭＯＳトランジスタが形
成されている。８は配線であり、Ｓ（ｐ），Ｄ（ｐ），
Ｓ（ｎ）及びＤ（ｎ）はそれぞれｐ及びｎのＭＯＳトラ
ンジスタのソース領域及びドレイン領域に接続されてい
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、絶縁性基体上に複数の
ＭＯＳトランジスタを積層形成してなる半導体装置に関
する。
【０００２】
【従来の技術及び発明が解決しようとする課題】絶縁物
上の単結晶Ｓｉ半導体層の形成はシリコン オン イン
シュレーター（ＳＯＩ）技術として広く知られ、通常の
Ｓｉ集積回路を作製するバルクＳｉ基板では到達しえな
い数々の優位点をＳＯＩ技術を利用したデバイスが有す
ることから多くの研究が成されてきた。すなわち、ＳＯ
Ｉ技術を利用することで、１．誘電体分離が容易で高集
積化が可能、２．対放射線耐性に優れている、３．浮遊
容量が低減され高速化が可能、４．ウエル工程が省略で
きる、５．ラッチアップを防止できる、６．薄膜化によ
る完全空乏型電界効果トランジスタが可能、等の優位点
が得られる。
【０００３】上記したようなデバイス特性上の多くの利
点を実現するために、ここ数十年に渡り、ＳＯＩ構造の
形成方法について研究されてきている。この内容は、例
えば以下の文献にまとめられている。Special Issue: "
Single-crystal silicon onnon-single-crystal insula
tors"; edited by G.W.Cullen, Journal of CrystalGro
wth, volume 63, no 3, pp 429〜590 (1983)。
【０００４】また、古くは単結晶サファイア基板上に、
ＳｉをＣＶＤ（化学気相法）でヘテロエピタキシ−させ
て形成するＳＯＳ（シリコン オン サファイア）が知
られており、最も成熟したＳＯＩ技術として一応の成功
を収めはしたが、Ｓｉ層と下地サファイア基板界面の格
子不整合により大量の結晶欠陥、サファイア基板からの
アルミニュ−ムのＳｉ層への混入、そして何よりも基板
の高価格と大面積化への遅れにより、その応用の広がり
が妨げられている。
【０００５】比較的近年には、サファイア基板を使用せ
ずにＳＯＩ構造を実現しようという試みが行なわれてい
る。この試みは、次の二つに大別される： １．Ｓｉ単結晶基板を表面酸化後に、窓を開けてＳｉ基
板を部分的に表出させ、その部分をシ−ドとして横方向
へエピタキシャル成長させ、ＳｉＯ2 上へＳｉ単結晶層
を形成する（この場合には、ＳｉＯ2 上にＳｉ層の堆積
をともなう。）； ２．Ｓｉ単結晶基板そのものを活性層として使用し、そ
の下部にＳｉＯ2 を形成する（この方法は、Ｓｉ層の堆
積をともなわない。）。
【０００６】これらの方法によって形成された絶縁物上
のシリコン層に種々の半導体素子及びそれらを含んでな
る集積回路が作成されてきている。
【０００７】上記１を実現する手段として、ＣＶＤによ
り、直接、単結晶層Ｓｉを横方向エピタキシャル成長さ
せる方法、非晶質Ｓｉを堆積して、熱処理により固相横
方向エピタキシャル成長させる方法、非晶質あるいは、
多結晶Ｓｉ層に電子線、レ−ザ−光等のエネルギ−ビ−
ムを収束して照射し、溶融再結晶により単結晶層をＳｉ
Ｏ2 上に成長させる方法、そして、棒状ヒ−タ−により
帯状に溶融領域を走査する方法（Zone melting recryst
allization) が知られている。これらの方法にはそれぞ
れ一長一短があるが、その制御性、生産性、均一性、品
質に多大の問題を残しており、いまだに、工業的に実用
化したものはない。たとえば、ＣＶＤ法は平坦薄膜化す
るには、犠牲酸化が必要となり、固相成長法ではその結
晶性が悪い。また、ビ−ムアニ−ル法では、収束ビ−ム
走査による処理時間と、ビ−ムの重なり具合、焦点調整
などの制御性に問題がある。このうち、Zone Melting R
ecrystallization法がもっとも成熟しており、比較的大
規模な集積回路も試作されてはいるが、依然として、亜
粒界等の結晶欠陥は、多数残留しており、少数キャリヤ
−デバイスを作成するにいたっていない。
【０００８】上記２の方法であるＳｉ基板をエピタキシ
ャル成長の種子として用いない方法としては、次の方法
が挙げられる： １．Ｖ型の溝が表面に異方性エッチングされたＳｉ単結
晶基板に酸化膜を形成し、該酸化膜上に多結晶Ｓｉ層を
Ｓｉ基板と同じ程厚く堆積した後、Ｓｉ基板の裏面から
研磨によって、厚い多結晶Ｓｉ層上にＶ溝に囲まれて誘
電分離されたＳｉ単結晶領域を形成する。この手法に於
ては、結晶性は良好であるが、多結晶Ｓｉを数百ミクロ
ンも厚く堆積する工程、単結晶Ｓｉ基板を裏面より研磨
して分離したＳｉ活性層のみを残す工程に、制御性と生
産性の点から問題がある； ２．サイモックス（ＳＩＭＯＸ：Separation by ion im
planted oxygen) と称されるＳｉ単結晶基板中に酸素の
イオン注入によりＳｉＯ2 層を形成する方法であり、Ｓ
ｉプロセスと整合性が良いため現在もっとも成熟した手
法である。しかしながら、ＳｉＯ2 層形成をするために
は、酸素イオンを１０18 ions/cm2 以上も注入する必要
があるが、その注入時間は長大であり、生産性は高いと
はいえず、また、ウエハ−コストは高い。更に、結晶欠
陥は多く残存し、工業的に見て、少数キャリヤ−デバイ
スを作製できる充分な品質に至っていない； ３．多孔質Ｓｉの酸化による誘電体分離によりＳＯＩ構
造を形成する方法。この方法は、Ｐ型Ｓｉ単結晶基板表
面にＮ型Ｓｉ層をプロトンイオン注入（イマイ他, J.Cr
ystal Growth,vol 63, 547(1983) )、もしくは、エピタ
キシャル成長とパタ−ニングによって島状に形成し、表
面よりＳｉ島を囲むようにＨＦ溶液中の陽極化成法によ
りＰ型Ｓｉ基板のみを多孔質化したのち、増速酸化によ
りＮ型Ｓｉ島を誘電体分離する方法である。本方法で
は、分離されているＳｉ領域は、デバイス工程のまえに
決定されており、デバイス設計の自由度を制限する場合
があるという問題点があり、前述した種々のＳＯＩ構造
の半導体集積回路としての特長を十分には発揮するに至
っていない。
【０００９】本発明は、上記したような問題点を解決
し、上記したような要求に応えることができ且つ特に高
い集積度の実現が可能な半導体装置及びその作製方法を
提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明によれば、上記目
的を達成するものとして、絶縁性基体上に第１の半導体
層が形成されており、該第１の半導体層上に絶縁層を介
して第２の半導体層が積層形成されており、これら２つ
の半導体層にはゲート絶縁層を介して共通のゲートが付
されており、該ゲートは少なくとも前記２つの半導体層
の端面上を通って積層方向に延びており、前記第１の半
導体層及び第２の半導体層のそれぞれにおいて前記ゲー
トの両側にソース領域及びドレイン領域が形成されてお
り、これにより前記第１の半導体層に第１のＭＯＳトラ
ンジスタが形成され前記第２の半導体層に第２のＭＯＳ
トランジスタが形成されていることを特徴とする、半導
体装置、が提供される。
【００１１】本発明においては、前記第１のＭＯＳトラ
ンジスタ及び前記第２のＭＯＳトランジスタのうちの一
方をｐＭＯＳトランジスタとし他方をｎＭＯＳトランジ
スタとすることができる。また、前記第１のＭＯＳトラ
ンジスタのドレイン領域に接続せる配線をして前記第２
のＭＯＳトランジスタのドレイン領域を積層方向に通過
せしめることができる。
【００１２】本発明においては、前記絶縁性基体として
シリコンの表面に絶縁層を形成してなるものを用いるこ
とができ、前記第１の半導体層及び前記第２の半導体層
を単結晶シリコン層とすることができる。
【００１３】本発明によれば、また、上記目的を達成す
るものとして、前記半導体装置を作製する方法であっ
て、多孔質化した第１のシリコン基体上の非多孔質単結
晶シリコン層の表面またはその酸化表面を絶縁性基体の
表面に貼り合わせた後、前記多孔質化した第１のシリコ
ン基体を少なくとも湿式化学エッチングを含む工程によ
り除去して、絶縁性基体上に非多孔質単結晶シリコンか
らなる第１の半導体層を形成し、該第１の半導体層の所
定領域にソース領域及びドレイン領域を形成し、多孔質
化した第２のシリコン基体上の非多孔質単結晶シリコン
層の表面またはその酸化表面を前記絶縁性基体上の第１
の半導体層の表面またはその酸化表面に少なくとも１つ
の前記酸化表面を介する様にして貼り合わせた後、前記
多孔質化した第２のシリコン基体を少なくとも湿式化学
エッチングを含む工程により除去して、前記絶縁性基体
上の第１の半導体層上に酸化シリコン絶縁層を介して非
多孔質単結晶シリコンからなる第２の半導体層を形成
し、該第２の半導体層の所定領域にソース領域及びドレ
イン領域を形成し、前記第１の半導体層と前記第２の半
導体層とを適宜パターニングし、これら２つの半導体層
の少なくとも端面上にゲート絶縁層を介して共通のゲー
トをパターニング形成する、ことを特徴とする、半導体
装置の作製方法、が提供される。
【００１４】
【実施例】以下、本発明の半導体装置及びその作製方法
の実施例を図面を参照しながら詳述する。
【００１５】図１は本発明による半導体装置の第１の実
施例を示す図であり、ここで（ａ）は正面図であり、
（ｂ）はその中央縦断面図である。図において、１はシ
リコン基板であり、２は絶縁層であり、３は第１のシリ
コン層であり、４は絶縁層であり、５は第２のシリコン
層であり、６はゲート絶縁層であり、７はゲートであ
り、８は配線である。
【００１６】第１のシリコン層３はゲート７とともにｐ
ＭＯＳトランジスタを構成している。即ち、ゲート７に
対応する第１のシリコン層３の領域の一方の側にはｐ型
のソース領域が形成されており他方の側にはｐ型のドレ
イン領域が形成されており、これら領域にはそれぞれＳ
（ｐ），Ｄ（ｐ）の配線８が接続されている。一方、第
２のシリコン層５はゲート７とともにｎＭＯＳトランジ
スタを構成している。即ち、ゲート７に対応する第２の
シリコン層５の領域の一方の側にはｎ型のソース領域が
形成されており他方の側にはｎ型のドレイン領域が形成
されており、これら領域にはそれぞれＳ（ｎ），Ｄ
（ｎ）の配線８が接続されている。また、ゲート７には
Ｇの配線８が接続されている。図示されている様に、積
層されたｐＭＯＳトランジスタ及びｎＭＯＳトランジス
タに共通のゲート７は帯状であり、第１のシリコン層３
及び第２のシリコン層５の端面上において積層方向に延
びている。
【００１７】次に、以上の様な半導体装置の作製のため
の本発明方法の一例を以下に示す。
【００１８】先ず、理解の容易化のために、多孔質シリ
コン（Ｓｉ）につき説明する。多孔質Ｓｉは、Uhlir 等
によって１９５６年に半導体の電解研磨の研究過程に於
て発見された（A.Uhlir, Bell Syst.Tech.J., vol 35,
p.333(1956)) 。また、ウナガミ等は、陽極化成におけ
るＳｉの溶解反応を研究し、ＨＦ溶液中のＳｉの陽極反
応には正孔が必要であり、その反応は、次のようである
と報告している（T.ウナガミ: J. Electrochem.Soc., v
ol. 127, p.476 (1980) ）： Si + 2HF + (2-n)e+ → SiF2 + 2H+ + ne- SiF2 + 2HF → SiF4 + H2 SiF4 + 2HF → H2SiF6 又は、 Si + 4HF + (4-λ)e+ → SiF4 + 4H++ λe- SiF4 + 2HF → H2SiF6 ここで、ｅ+ 及び、ｅ- はそれぞれ、正孔と電子を表し
ている。また、ｎ及びλは夫々シリコン１原子が溶解す
るために必要な正孔の数であり、ｎ＞２又は、λ＞４な
る条件が満たされた場合に多孔質シリコンが形成される
としている。
【００１９】この様に、多孔質Ｓｉを作製するためには
正孔が必要であり、ｎ型Ｓｉに比べてｐ型Ｓｉの方が多
孔質Ｓｉに変質しやすい。しかし、ｎ型Ｓｉも正孔の注
入があれば多孔質Ｓｉに変質することが知られている
（R.P.Holmstorm, I.J.Y.Chi Appl.Phys.Lett. Vol.42,
386(1983)）。
【００２０】この多孔質Ｓｉは、単結晶Ｓｉの密度２．
３３ｇ／ｃｍ3 に比べて、ＨＦ溶液濃度を５０〜２０％
に変化させることで、その密度を１．１〜０．６ｇ／ｃ
ｍ3の範囲に変化させることができる。多孔質Ｓｉは、
透過型電子顕微鏡による観察によれば、平均約６００オ
ングストロ−ム程度の径の孔が形成されている。上記の
様に、多孔質Ｓｉの密度は単結晶Ｓｉに比べると、半分
以下になるにもかかわらず、単結晶性は維持されてお
り、その表面に単結晶Ｓｉ層をエピタキシャル成長させ
ることも可能である。また、多孔質Ｓｉは、その内部に
大量の空隙が形成され密度が半分以下に減少するため
に、体積に比べて表面積が飛躍的に増大し、その化学エ
ッチング速度は、非多孔質Ｓｉのエッチング速度に比べ
て、著しく増速される。
【００２１】次に、陽極化成により多孔質Ｓｉ層を形成
する方法につき説明する。
【００２２】図２は陽極化成を行うための装置を示す概
略的構成図である。先ず、基体としてｐ型の単結晶Ｓｉ
基体２００を用意し、図２に示す装置にセットする。即
ち、基体２００がフッ酸系の溶液２０２に接していて、
溶液２０２中にて基体２００の一方の側に負の電極２０
３が配置され他方の側に正の電極２０１が配置されてい
る。多孔質化はフッ酸系溶液に接している基体２００の
負の電極側から起こる。フッ酸系溶液２０２としては一
般的には濃フッ酸（４９％ＨＦ）を用いる。陽極化成中
に基体２００の表面から発生する気泡を効率よく取り除
く目的で、界面活性剤としてメタノール、エタノール、
プロパノール、イソプロパノール等のアルコールを加え
ることができる。尚、界面活性剤添加の代わりに撹拌器
による撹拌を用いてもよい。電極２０１，２０３として
は、フッ酸系溶液２０２に対して侵食されない様な材料
たとえば金（Ａｕ）、白金（Ｐｔ）などを用いる。陽極
化成を行う電流値は数百ｍＡ／ｃｍ2 以下の適宜の値を
用いる。この電流値は多孔質化したＳｉの表面に良質の
エピタキシャル成長ができる様な範囲内で適宜選択す
る。通常、電流値が大きいと、陽極化成の速度が増すと
同時に、多孔質Ｓｉ層の密度が小さくなる。即ち、空隙
の占める体積が大きくなる。これによって、エピタキシ
ャル成長の条件が変わってくるのである。
【００２３】以下、具体的に図１の半導体装置の作製工
程を説明する。
【００２４】先ず、図３に示す様に、ｐ型Ｓｉ基板２１
を用意し、図４に示す様に、少なくともｐ型Ｓｉ基板２
１の表面に前述の陽極化成の手法により例えば約５０μ
ｍの多孔質層２２を形成する。
【００２５】次に、図５に示す如く多孔質Ｓｉ層２２上
に低濃度ｐ型エピタキシャル層２３を例えば５０００Å
設ける。エピタキシャル成長には減圧ＣＶＤ法を用いる
ことができ、成長条件は例えば次のとおりとすることが
できる： 原料ガス ： ＳｉＨ4 キャリアガス： Ｈ2 温度 ： ８５０℃ 圧力 ： １×１０-2Ｔｏｒｒ 成長速度 ： ３．３ｎｍ／ｓｅｃ。
【００２６】更に、エピタキシャル層２３の表面に例え
ば５００Åの熱酸化層２４を形成する。これにより、１
つのウエハ２５が形成される。
【００２７】ウエハ２５と貼り合わせる相手のウエハ２
６は、図６に示す如く、Ｓｉ基板２７の貼り合わせ面に
ＳｉＮ層２８を設け、更にその上に酸化シリコン層２９
を形成することで得られる。それぞれの膜２８，２９の
厚みは例えば数μｍ程度である。
【００２８】図６に示される様に、これら２つのウエハ
２５，２６の３０で示される側の面どうしを貼り合わせ
る。この貼り合わせは、例えば次の様にして行うことが
できる。先ず、貼り合わせる面どうしを洗浄する。洗浄
方法は、純粋でリンスし、更に硫酸（Ｈ2 ＳＯ4 ）と過
酸化水素との混合液、塩酸（ＨＣｌ）と過酸化水素水と
の混合液、フッ酸、フッ酸と過酸化水素水との混合液、
アンモニア水溶液、純水等またはこれらの組み合わせに
より洗浄を行う。次に、貼り合わせを行うが、酸化膜２
４と酸化膜２９とを重ねると、特に熱処理を施さなくと
も外部応力を加えない限り密着する。これは、酸化膜２
４と酸化膜２９との間の界面における水素結合のためで
ある。次に、水素結合により密着しているウエハどうし
に熱処理を施す。熱処理は酸素、窒素、水素、希ガス等
の雰囲気中で、６００℃以上の温度で行う。一般的に、
熱処理温度が高ければ高いほど、界面の結合力が強ま
る。これは、約２００℃以上になると水素結合していた
水素と酸素の両原子がＨ2 Ｏの形で脱水し、その後に縮
合したシラノール結合（Ｓｉ−Ｏ−Ｓｉ）を形成するた
めである。但し、脱水したＨ2 Ｏが界面近傍に空隙（ボ
イド）等の形態で残留している間は、まだ結合力は最も
高い状態ではなく、このボイドが拡散して完全に消滅し
た時に最も結合力が高くなる。この結合力は約９００℃
で飽和する。熱処理としては、アニール炉で窒素雰囲気
中、１０００℃、２時間のアニールを行う。
【００２９】貼り合わせの後、ｐ型Ｓｉ基板２１の残っ
ている場合は、これを研磨等で多孔質層２２が露出する
まで削る。その後、この多孔質層２２のみ除去するた
め、非多孔質Ｓｉと多孔質Ｓｉとのエッチングの選択比
の高い下記のエッチャントを用いて、エッチングを行
う。好適に用いられるエッチャントとしては、フッ酸、
バッファードフッ酸、及びフッ酸またはバッファードフ
ッ酸とアルコール（エチルアルコール、イソプロピルア
ルコール等）または／及び過酸化水素水との混合液が挙
げられる。アルコールを添加することによって、撹拌す
ることなしにエッチングによる反応生成気体の気泡を瞬
時にエッチング表面から除去でき、均一に且つ効率よく
多孔質Ｓｉをエッチングすることができる。また、過酸
化水素水を添加することによって、Ｓｉの酸化を増速
し、反応速度を無添加の場合に比べて増速させることが
可能になり、更に過酸化水素水の比率を変えることによ
り、その反応速度を制御することができる。溶液濃度及
び温度の条件は、フッ酸、バッファードフッ酸、及び上
記過酸化水素水、またはアルコール等がそれぞれ効果を
奏し、エッチング速度が製造工程上差し支えない範囲で
設定される。
【００３０】フッ酸を用いる場合、エッチング液におい
て、ＨＦ濃度は好ましくは１〜９５％、より好ましくは
５〜９０％、さらに好ましくは５〜８０％の範囲で設定
される。バッファードフッ酸を用いる場合、エッチング
液において、ＨＦ濃度は好ましくは１〜９５％、より好
ましくは１〜８５％、さらに好ましくは１〜７０％の範
囲で設定され、ＮＨ4 Ｆ濃度は好ましくは１〜９５％、
より好ましくは５〜９０％、さらに好ましくは５〜８０
％の範囲で設定される。
【００３１】エッチング液において、Ｈ2 Ｏ2 濃度は好
ましくは１〜９５％、より好ましくは５〜９０％、さら
に好ましくは１０〜８０％で、且つ上記過酸化水素水の
効果を奏する範囲で設定される。エッチング液におい
て、アルコール濃度は好ましくは８０％以下、より好ま
しくは６０％以下、さらに好ましくは４０％以下で、且
つ上記アルコールの効果を奏する範囲で設定される。
【００３２】温度は、好ましくは０〜１００℃、より好
ましくは５〜８０℃、さらに好ましくは５〜６０℃の範
囲で設定される。
【００３３】例えば、室温において４９％フッ酸とアル
コールと３０％過酸化水素水との混合液（１０：６：５
０）に撹拌することなしに湿潤し、多孔質層２２をエッ
チングすることができ、これにより５０μｍの多孔質層
２２は約１分でエッチングされ、図７に示す如く、Ｓｉ
基板２７上にＳｉＮ層２８を介して酸化シリコン層１
０，ｐ- エピタキシャル層２３が設けられたＳＯＩウエ
ハが完成する。
【００３４】以上の様にして、絶縁層（２８＋１０）の
付されたＳｉ基板２７上に（即ち絶縁基体上に）、第１
の半導体層２３が形成された構造が得られる。これによ
り、図８におけるＳｉ基板１上に絶縁層２を介して第１
のシリコン層３の形成されている構造が得られたことに
なる。
【００３５】次に、図８に示される様に、第１のシリコ
ン層３の所定領域をイオン打込み等によりｐ型及びｎ型
とし、ｐＭＯＳトランジスタ用のソース領域及びドレイ
ン領域を形成する。その後、これを上記貼り合わせ工程
における図６の２７として使用し、上記同様の工程を行
うことにより、図８に示される様に、第１のシリコン層
３上に絶縁層４を介して第２のシリコン層５が形成され
た構造が得られる。
【００３６】次に、図９に示される様に、第２のシリコ
ン層５の所定領域をイオン打込み等によりｐ型及びｎ型
とし、ｎＭＯＳトランジスタ用のソース領域及びドレイ
ン領域を形成する。このｎＭＯＳトランジスタ用のソー
ス領域及びドレイン領域は上記ｐＭＯＳトランジスタ用
のソース領域及びドレイン領域と対応する様に形成され
る。そして、図９に示される様に、第１のシリコン層３
及び絶縁層４ならびに第２のシリコン層５をそれぞれ所
定の形状にパターニングする。これは、シリコン基板１
上に絶縁層２を介して複数の同様なＭＯＳトランジスタ
積層構造を形成する場合の素子分離のためである。尚、
図９において、（ｂ）は（ａ）の中央縦断面図である。
【００３７】次に、図１０に示される様に、ゲート絶縁
層６を形成して第１のシリコン層３、絶縁層４及び第２
のシリコン層５を覆い、その上にポリシリコン等でゲー
ト７をパターニング形成する。ゲート７の位置は、上記
第１のシリコン層３及び第２のシリコン層５のソース領
域及びドレイン領域の中間に対応する位置に設定され、
これにより該ゲート７を共有するｐＭＯＳトランジスタ
とｎＭＯＳトランジスタとが積層形成されてなる構造が
得られる。別法として、第２シリコン層５のソース領域
及びドレイン領域の形成は、ゲート７を形成した後に該
ゲートをマスクとして利用して、行うこともできる。
尚、図１０において、（ｂ）は（ａ）の中央縦断面図で
ある。
【００３８】次に、図１１に示される様に、第１のシリ
コン層３に形成されたｐＭＯＳトランジスタのソース領
域及びドレイン領域、第２のシリコン層５に形成された
ｎＭＯＳトランジスタのソース領域及びドレイン領域、
及びゲート７との接続のための配線８を形成する。尚、
配線８の形成の前後には、層間絶縁膜や保護膜が形成さ
れるが、これらは図示されていない。
【００３９】かくして、上記図１に示される半導体装置
が得られる。図１２はその回路構成を示す図である。
【００４０】以上の様に、本実施例によれば、２つのＭ
ＯＳトランジスタが積層形成されているので、集積度を
高めることができる。
【００４１】図１３は本発明による半導体装置の第２の
実施例を示す図である。図において、上記第１図におけ
ると同様の部材には同一の符号が付されている。図１３
は図１の（ａ）と同様の部分を示す図である。本実施例
が上記図１の実施例と異なる１つの点は、第１のシリコ
ン層３のｐＭＯＳトランジスタのドレイン領域と第２の
シリコン層５のｎＭＯＳトランジスタのドレイン領域と
が共通の配線８で直接接続されていることである。これ
により、外部配線を一部省略して図１４に回路構成が示
されている様なＣＭＯＳが形成され、且つＭＯＳトラン
ジスタの寸法を一層小さくできるので、更に集積度を高
めることができる。
【００４２】更に、本実施例が上記図１の実施例と異な
る他の１つの点は、第２のシリコン層５の表面に絶縁層
６’が形成されていることである。
【００４３】以上の実施例では、ＭＯＳトランジスタを
２層に積層しているが、同様にして３層以上に積層する
ことができる。
【００４４】
【発明の効果】以上詳述したように、本発明半導体装置
によれば、複数の積層半導体層の端面に共通のゲートを
設けてＭＯＳトランジスタを積層構造としているので、
集積度を大幅に向上させることができる。
【００４５】また、本発明方法によれば、多孔質シリコ
ン基体を選択的に除去することにより絶縁性基体上に形
成された良質なる単結晶層に素子を作製するので、生産
性、制御性、均一性及び経済性に優れた高性能の半導体
装置が得られる。
【図面の簡単な説明】
【図１】本発明による半導体装置の第１の実施例を示す
図である。
【図２】本発明による半導体装置の作製に使用される陽
極化成装置を示す概略的構成図である。
【図３】図１の半導体装置の作製工程を説明するための
図である。
【図４】図１の半導体装置の作製工程を説明するための
図である。
【図５】図１の半導体装置の作製工程を説明するための
図である。
【図６】図１の半導体装置の作製工程を説明するための
図である。
【図７】図１の半導体装置の作製工程を説明するための
図である。
【図８】図１の半導体装置の作製工程を説明するための
図である。
【図９】図１の半導体装置の作製工程を説明するための
図である。
【図１０】図１の半導体装置の作製工程を説明するため
の図である。
【図１１】図１の半導体装置の作製工程を説明するため
の図である。
【図１２】図１の半導体装置の回路構成図である。
【図１３】本発明による半導体装置の第２の実施例を示
す図である。
【図１４】図１３の半導体装置の回路構成図である。
【符号の説明】
１ シリコン基板 ２ 絶縁層 ３ 第１のシリコン層 ４ 絶縁層 ５ 第２のシリコン層 ６ ゲート絶縁層 ６’ 絶縁層 ７ ゲート ８ 配線 １０ 酸化シリコン層 ２１ シリコン基板 ２２ 多孔質シリコン層 ２３ エピタキシャル層 ２４ 酸化シリコン層 ２７ シリコン基板 ２８ ＳｉＮ層 ２９ 酸化シリコン層

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 絶縁性基体上に第１の半導体層が形成さ
    れており、該第１の半導体層上に絶縁層を介して第２の
    半導体層が積層形成されており、これら２つの半導体層
    にはゲート絶縁層を介して共通のゲートが付されてお
    り、該ゲートは少なくとも前記２つの半導体層の端面上
    を通って積層方向に延びており、前記第１の半導体層及
    び第２の半導体層のそれぞれにおいて前記ゲートの両側
    にソース領域及びドレイン領域が形成されており、これ
    により前記第１の半導体層に第１のＭＯＳトランジスタ
    が形成され前記第２の半導体層に第２のＭＯＳトランジ
    スタが形成されていることを特徴とする、半導体装置。
  2. 【請求項２】 前記第１のＭＯＳトランジスタ及び前記
    第２のＭＯＳトランジスタのうちの一方がｐＭＯＳトラ
    ンジスタであり他方がｎＭＯＳトランジスタである、請
    求項１に記載の半導体装置。
  3. 【請求項３】 前記第１のＭＯＳトランジスタのドレイ
    ン領域に接続せる配線が前記第２のＭＯＳトランジスタ
    のドレイン領域を積層方向に通過している、請求項１に
    記載の半導体装置。
  4. 【請求項４】 前記絶縁性基体が、シリコンの表面に絶
    縁層を形成してなるものである、請求項１に記載の半導
    体装置。
  5. 【請求項５】 前記第１の半導体層及び前記第２の半導
    体層が単結晶シリコン層である、請求項１に記載の半導
    体装置。
  6. 【請求項６】 前記請求項１に記載の半導体装置を作製
    する方法であって、 多孔質化した第１のシリコン基体上の非多孔質単結晶シ
    リコン層の表面またはその酸化表面を絶縁性基体の表面
    に貼り合わせた後、前記多孔質化した第１のシリコン基
    体を少なくとも湿式化学エッチングを含む工程により除
    去して、絶縁性基体上に非多孔質単結晶シリコンからな
    る第１の半導体層を形成し、 該第１の半導体層の所定領域にソース領域及びドレイン
    領域を形成し、 多孔質化した第２のシリコン基体上の非多孔質単結晶シ
    リコン層の表面またはその酸化表面を前記絶縁性基体上
    の第１の半導体層の表面またはその酸化表面に少なくと
    も１つの前記酸化表面を介する様にして貼り合わせた
    後、前記多孔質化した第２のシリコン基体を少なくとも
    湿式化学エッチングを含む工程により除去して、前記絶
    縁性基体上の第１の半導体層上に酸化シリコン絶縁層を
    介して非多孔質単結晶シリコンからなる第２の半導体層
    を形成し、 該第２の半導体層の所定領域にソース領域及びドレイン
    領域を形成し、 前記第１の半導体層と前記第２の半導体層とを適宜パタ
    ーニングし、これら２つの半導体層の少なくとも端面上
    にゲート絶縁層を介して共通のゲートをパターニング形
    成する、 ことを特徴とする、半導体装置の作製方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006147829A (ja) * 2004-11-19 2006-06-08 Tohoku Univ 半導体装置
KR100691597B1 (ko) * 2004-05-14 2007-03-09 세이코 엡슨 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
JP2007509496A (ja) * 2003-10-22 2007-04-12 コミツサリア タ レネルジー アトミーク １つ以上のトランジスタチャンネルを形成可能な電界効果マイクロエレクトロニクスデバイス
KR100713682B1 (ko) * 2005-03-08 2007-05-02 세이코 엡슨 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
US7579653B2 (en) 2004-07-21 2009-08-25 Samsung Mobile Display Co., Ltd. TFT, electronic device having the TFT, and flat display device having the TFT
US7833851B2 (en) 2001-11-16 2010-11-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2022534220A (ja) * 2019-05-23 2022-07-28 東京エレクトロン株式会社 ３ｄロジック及びメモリのための同軸コンタクト

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8216902B2 (en) * 2009-08-06 2012-07-10 International Business Machines Corporation Nanomesh SRAM cell
FR2987626B1 (fr) * 2012-03-05 2015-04-03 Commissariat Energie Atomique Procede de collage direct utilisant une couche poreuse compressible
US8865535B2 (en) 2012-04-13 2014-10-21 Sandisk Technologies Inc. Fabricating 3D non-volatile storage with transistor decoding structure
US9165933B2 (en) 2013-03-07 2015-10-20 Sandisk 3D Llc Vertical bit line TFT decoder for high voltage operation
US9240420B2 (en) 2013-09-06 2016-01-19 Sandisk Technologies Inc. 3D non-volatile storage with wide band gap transistor decoder
CN114220819A (zh) * 2021-10-29 2022-03-22 长沙惠科光电有限公司 阵列基板及其制备方法、显示面板

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3997381A (en) * 1975-01-10 1976-12-14 Intel Corporation Method of manufacture of an epitaxial semiconductor layer on an insulating substrate
US4829018A (en) * 1986-06-27 1989-05-09 Wahlstrom Sven E Multilevel integrated circuits employing fused oxide layers
JPH0214578A (ja) * 1988-07-01 1990-01-18 Fujitsu Ltd 半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7833851B2 (en) 2001-11-16 2010-11-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2007509496A (ja) * 2003-10-22 2007-04-12 コミツサリア タ レネルジー アトミーク １つ以上のトランジスタチャンネルを形成可能な電界効果マイクロエレクトロニクスデバイス
KR100691597B1 (ko) * 2004-05-14 2007-03-09 세이코 엡슨 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
US7563665B2 (en) 2004-05-14 2009-07-21 Seiko Epson Corporation Semiconductor device and method for manufacturing semiconductor device
US7579653B2 (en) 2004-07-21 2009-08-25 Samsung Mobile Display Co., Ltd. TFT, electronic device having the TFT, and flat display device having the TFT
JP2006147829A (ja) * 2004-11-19 2006-06-08 Tohoku Univ 半導体装置
KR100713682B1 (ko) * 2005-03-08 2007-05-02 세이코 엡슨 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
JP2022534220A (ja) * 2019-05-23 2022-07-28 東京エレクトロン株式会社 ３ｄロジック及びメモリのための同軸コンタクト

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