JPH0520880A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0520880A JPH0520880A JP3172983A JP17298391A JPH0520880A JP H0520880 A JPH0520880 A JP H0520880A JP 3172983 A JP3172983 A JP 3172983A JP 17298391 A JP17298391 A JP 17298391A JP H0520880 A JPH0520880 A JP H0520880A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- semiconductor memory
- unit
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 230000015654 memory Effects 0.000 claims abstract description 35
- 230000009977 dual effect Effects 0.000 claims description 4
- 238000011084 recovery Methods 0.000 abstract 1
- 210000004072 lung Anatomy 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】二重書き構成の半導体記憶装置において、メモ
リエラーが発生した片肺運行状態から正常な状態に戻っ
た時の２つの半導体記憶部のデータ一致時間の短縮を目
的としている。 【構成】第１のデータアドレス部３０と、第２のデータ
アドレス部６０と、エラーアドレス格納部８０とを特に
有する半導体記憶装置で構成されている。 【効果】今後、半導体記憶装置の大容量化が進むと共に
データ一致時間の短縮はさらに大きな効果となってあら
われる。
リエラーが発生した片肺運行状態から正常な状態に戻っ
た時の２つの半導体記憶部のデータ一致時間の短縮を目
的としている。 【構成】第１のデータアドレス部３０と、第２のデータ
アドレス部６０と、エラーアドレス格納部８０とを特に
有する半導体記憶装置で構成されている。 【効果】今後、半導体記憶装置の大容量化が進むと共に
データ一致時間の短縮はさらに大きな効果となってあら
われる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に二重書き構成となっている第１か第２のどちらかの
半導体記憶部にメモリエラーが発生した場合、正常な半
導体記憶部で片肺運行し、メモリエラーが発生した半導
体記憶部の保守を行ったのちの第１の半導体記憶部と第
２の半導体記憶部とのデータの一致方法に関する。
特に二重書き構成となっている第１か第２のどちらかの
半導体記憶部にメモリエラーが発生した場合、正常な半
導体記憶部で片肺運行し、メモリエラーが発生した半導
体記憶部の保守を行ったのちの第１の半導体記憶部と第
２の半導体記憶部とのデータの一致方法に関する。
【０００２】
【従来の技術】従来、この種の半導体記憶装置では、二
重書き構成を行うとき、第１か第２のどちらかの半導体
記憶部にメモリエラーが発生した場合正常な半導体記憶
部で片肺運行し、メモリエラーが発生した半導体記憶部
の保守を行ったのちは、第１の半導体記憶部と第２の半
導体記憶部とのデータの一致は全部のデータをコピーす
る事によって行っていた。
重書き構成を行うとき、第１か第２のどちらかの半導体
記憶部にメモリエラーが発生した場合正常な半導体記憶
部で片肺運行し、メモリエラーが発生した半導体記憶部
の保守を行ったのちは、第１の半導体記憶部と第２の半
導体記憶部とのデータの一致は全部のデータをコピーす
る事によって行っていた。
【０００３】
【発明が解決しようとする課題】上述した従来の二重書
き構成の半導体記憶装置のデータを一致させる為には、
個々のパッケージの電源制御ができなかった為、全部の
データをコピーすることにより行っていたが、この方法
ではデータのコピーに時間がかかるという欠点がある。
き構成の半導体記憶装置のデータを一致させる為には、
個々のパッケージの電源制御ができなかった為、全部の
データをコピーすることにより行っていたが、この方法
ではデータのコピーに時間がかかるという欠点がある。
【０００４】
【課題を解決するための手段】本発明の半導体記憶装置
は、第１の半導体記憶部と、上位装置から前記第１の半
導体記憶部への書き込み動作時には前記第１の半導体記
憶部と同一のデータを書き込む第２の半導体記憶部と、
前記上位装置から前記第１の半導体記憶部へのデータ書
き込み回数をカウントし記憶する第１のカウント部と、
前記上位装置から前記第２の半導体記憶部へのデータ書
き込み回数をカウントし記憶する第２のカウント部と、
前記上位装置から前記第１の半導体記憶部へデータを書
き込む時の開始アドレスと終了アドレスとを記憶する第
１のデータアドレス部と、前記上位装置から前記第２の
半導体記憶部へデータを書き込む時の開始アドレスと終
了アドレスとを記憶する第２のデータアドレス部と、前
記第１の半導体記憶部と前記第２の半導体記憶部との間
のデータ転送のためのコピーインタフェースと、個々の
メモリパッケージの電源を制御するための電源制御部
と、メモリエラー発生のアドレスを感知し格納するエラ
ーアドレス格納部とを備えると共に、前記上位装置から
前記第１の半導体記憶部へデータが書き込まれた時の開
始アドレスと終了アドレスとを前記第１のデータアドレ
ス部へ記憶しデータの書き込み回数をカウントして前記
第１のカウント部へ記憶する手段と、上位装置から前記
第２の半導体記憶部へデータが書き込まれた時の開始ア
ドレスと終了アドレスとを前記第２のデータアドレス部
へ記憶しデータの書き込み回数をカウントして前記第２
のカウント部へ記憶する手段と、二重書き構成で前記第
１の半導体記憶部か前記第２の半導体記憶部のどちらか
がメモリエラーを起こしたとき前記エラーアドレス格納
部の情報によって前記電源制御部でメモリエラー発生パ
ッケージの電源だけを切断する手段と、二重書き構成で
の片肺運行をしたのち回復した時において前記エラーア
ドレス格納部の情報によってコピーインタフェースを介
して正常な同じアドレスのメモリパッケージからデータ
のコピーを行う手段と、前記第１のカウント部と前記第
２のカウント部とを比較しカウント値に違いがあればカ
ウント値の大きい半導体記憶部から前記コピーインタフ
ェースをとおしてカウントの差分だけ前記第１のデータ
アドレス部と前記第２のデータアドレス部から変化した
データのアドレスを知りデータのコピーを行う手段とを
備えて構成される。
は、第１の半導体記憶部と、上位装置から前記第１の半
導体記憶部への書き込み動作時には前記第１の半導体記
憶部と同一のデータを書き込む第２の半導体記憶部と、
前記上位装置から前記第１の半導体記憶部へのデータ書
き込み回数をカウントし記憶する第１のカウント部と、
前記上位装置から前記第２の半導体記憶部へのデータ書
き込み回数をカウントし記憶する第２のカウント部と、
前記上位装置から前記第１の半導体記憶部へデータを書
き込む時の開始アドレスと終了アドレスとを記憶する第
１のデータアドレス部と、前記上位装置から前記第２の
半導体記憶部へデータを書き込む時の開始アドレスと終
了アドレスとを記憶する第２のデータアドレス部と、前
記第１の半導体記憶部と前記第２の半導体記憶部との間
のデータ転送のためのコピーインタフェースと、個々の
メモリパッケージの電源を制御するための電源制御部
と、メモリエラー発生のアドレスを感知し格納するエラ
ーアドレス格納部とを備えると共に、前記上位装置から
前記第１の半導体記憶部へデータが書き込まれた時の開
始アドレスと終了アドレスとを前記第１のデータアドレ
ス部へ記憶しデータの書き込み回数をカウントして前記
第１のカウント部へ記憶する手段と、上位装置から前記
第２の半導体記憶部へデータが書き込まれた時の開始ア
ドレスと終了アドレスとを前記第２のデータアドレス部
へ記憶しデータの書き込み回数をカウントして前記第２
のカウント部へ記憶する手段と、二重書き構成で前記第
１の半導体記憶部か前記第２の半導体記憶部のどちらか
がメモリエラーを起こしたとき前記エラーアドレス格納
部の情報によって前記電源制御部でメモリエラー発生パ
ッケージの電源だけを切断する手段と、二重書き構成で
の片肺運行をしたのち回復した時において前記エラーア
ドレス格納部の情報によってコピーインタフェースを介
して正常な同じアドレスのメモリパッケージからデータ
のコピーを行う手段と、前記第１のカウント部と前記第
２のカウント部とを比較しカウント値に違いがあればカ
ウント値の大きい半導体記憶部から前記コピーインタフ
ェースをとおしてカウントの差分だけ前記第１のデータ
アドレス部と前記第２のデータアドレス部から変化した
データのアドレスを知りデータのコピーを行う手段とを
備えて構成される。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例の構成を示すブロ
ック図である。
ック図である。
【０００７】図１において半導体記憶装置５は第１のカ
ウント部２０と第１のデータアドレス部３０とを含む第
１の半導体記憶部１０と、第２のカウント部５０と第２
のデータアドレス部６０とを含む第２の半導体記憶部４
０と、エラーアドレス格納部８０を含む電源制御部７０
とによって構成されている。第１の半導体記憶部１０は
データ線ａを介して上位装置へ、制御信号線ｄを介して
電源制御部７０へ、コピーインタフェースｃを介して第
２の半導体記憶部４０へそれぞれ接続されている。ま
た、第２の半導体記憶部４０はデータ線ｂを介して上位
装置へ、制御信号線ｅを介して電源制御部７０へそれぞ
れ接続されている。
ウント部２０と第１のデータアドレス部３０とを含む第
１の半導体記憶部１０と、第２のカウント部５０と第２
のデータアドレス部６０とを含む第２の半導体記憶部４
０と、エラーアドレス格納部８０を含む電源制御部７０
とによって構成されている。第１の半導体記憶部１０は
データ線ａを介して上位装置へ、制御信号線ｄを介して
電源制御部７０へ、コピーインタフェースｃを介して第
２の半導体記憶部４０へそれぞれ接続されている。ま
た、第２の半導体記憶部４０はデータ線ｂを介して上位
装置へ、制御信号線ｅを介して電源制御部７０へそれぞ
れ接続されている。
【０００８】次に、本実施例の動作について説明する。
上位装置から二重書き構成の半導体記憶装置５へデータ
がデータ線ａ，ｂを介し半導体記憶部１０，４０へそれ
ぞれ続けて２回書き込まれたとする。偶々この２回目の
書き込み時に、メモリパッケージ１０１にメモリエラー
が発生した場合は制御信号線ｄを使いエラーアドレス格
納部８０にメモリパッケージ１０１のアドレスを格納す
ると共に、電源制御部７０によってメモリパッケージ１
０１の電源だけを切断する。この状態で半導体記憶部５
は、第２の半導体記憶部４０だけの運用である片肺運行
となる。この片肺運行状態で上位装置からデータがデー
タ線ｂを介して第２の半導体記憶部４０へ２回書き込ま
れた後第１の半導体記憶部１０が修復されて二重書き状
態に戻った時、電源制御部７０がエラーアドレス格納部
８０のデータから制御信号線ｅを使ってメモリパッケー
ジ４０１からメモリパッケージ１０１へコピーインタフ
ェースｃを介しデータのコピーを行う。その後、第１の
半導体記憶部１０と第２の半導体記憶部４０とのデータ
を一致させるため第１のカウント部２０と第２のカウン
ト部５０とを比較する。そしてその差分の書き込み数の
データアドレスだけ第２のデータアドレス部６０から知
り、コピーインタフェースｃを介し第２の半導体記憶部
４０から第１の半導体記憶部１０へデータを転送する。
上位装置から二重書き構成の半導体記憶装置５へデータ
がデータ線ａ，ｂを介し半導体記憶部１０，４０へそれ
ぞれ続けて２回書き込まれたとする。偶々この２回目の
書き込み時に、メモリパッケージ１０１にメモリエラー
が発生した場合は制御信号線ｄを使いエラーアドレス格
納部８０にメモリパッケージ１０１のアドレスを格納す
ると共に、電源制御部７０によってメモリパッケージ１
０１の電源だけを切断する。この状態で半導体記憶部５
は、第２の半導体記憶部４０だけの運用である片肺運行
となる。この片肺運行状態で上位装置からデータがデー
タ線ｂを介して第２の半導体記憶部４０へ２回書き込ま
れた後第１の半導体記憶部１０が修復されて二重書き状
態に戻った時、電源制御部７０がエラーアドレス格納部
８０のデータから制御信号線ｅを使ってメモリパッケー
ジ４０１からメモリパッケージ１０１へコピーインタフ
ェースｃを介しデータのコピーを行う。その後、第１の
半導体記憶部１０と第２の半導体記憶部４０とのデータ
を一致させるため第１のカウント部２０と第２のカウン
ト部５０とを比較する。そしてその差分の書き込み数の
データアドレスだけ第２のデータアドレス部６０から知
り、コピーインタフェースｃを介し第２の半導体記憶部
４０から第１の半導体記憶部１０へデータを転送する。
【０００９】
【発明の効果】以上説明したように本発明は、二重書き
構成でメモリエラー発生時に個々のメモリパッケージの
電源制御を行うことにより、片肺運行後正常運行にもど
った時、２つの半導体記憶部のデータの一致を最短時間
で行うことができるという効果がある。
構成でメモリエラー発生時に個々のメモリパッケージの
電源制御を行うことにより、片肺運行後正常運行にもど
った時、２つの半導体記憶部のデータの一致を最短時間
で行うことができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図。
５ 半導体記憶装置 １０ 第１の半導体記憶部 ２０ 第１のカウント部 ３０ 第１のデータアドレス部 ４０ 第２の半導体記憶部 ５０ 第２のカウント部 ６０ 第２のデータアドレス部 ７０ 電源制御部 ８０ エラーアドレス格納部 １０１〜１０７，４０１〜４０７ メモリパッケージ ａ データ線 ｂ データ線 ｃ コピーインタフェース ｄ 制御信号線 ｅ 制御信号線
Claims (1)
- 【特許請求の範囲】 【請求項１】 第１の半導体記憶部と、上位装置から前
記第１の半導体記憶部への書き込み動作時には前記第１
の半導体記憶部と同一のデータを書き込む第２の半導体
記憶部と、前記上位装置から前記第１の半導体記憶部へ
のデータ書き込み回数をカウントし記憶する第１のカウ
ント部と、前記上位装置から前記第２の半導体記憶部へ
のデータ書き込み回数をカウントし記憶する第２のカウ
ント部と、前記上位装置から前記第１の半導体記憶部へ
データを書き込む時の開始アドレスと終了アドレスとを
記憶する第１のデータアドレス部と、前記上位装置から
前記第２の半導体記憶部へデータを書き込む時の開始ア
ドレスと終了アドレスとを記憶する第２のデータアドレ
ス部と、前記第１の半導体記憶部と前記第２の半導体記
憶部との間のデータ転送のためのコピーインタフェース
と、個々のメモリパッケージの電源を制御するための電
源制御部と、メモリエラー発生のアドレスを感知し格納
するエラーアドレス格納部とを備えると共に、 前記上位装置から前記第１の半導体記憶部へデータが書
き込まれた時の開始アドレスと終了アドレスとを前記第
１のデータアドレス部へ記憶しデータの書き込み回数を
カウントして前記第１のカウント部へ記憶する手段と、
上位装置から前記第２の半導体記憶部へデータが書き込
まれた時の開始アドレスと終了アドレスとを前記第２の
データアドレス部へ記憶しデータの書き込み回数をカウ
ントして前記第２のカウント部へ記憶する手段と、二重
書き構成で前記第１の半導体記憶部か前記第２の半導体
記憶部のどちらかがメモリエラーを起こしたとき前記エ
ラーアドレス格納部の情報によって前記電源制御部でメ
モリエラー発生パッケージの電源だけを切断する手段
と、二重書き構成での片肺運行をしたのち回復した時に
おいて前記エラーアドレス格納部の情報によってコピー
インタフェースを介して正常な同じアドレスのメモリパ
ッケージからデータのコピーを行う手段と、前記第１の
カウント部と前記第２のカウント部とを比較しカウント
値に違いがあればカウント値の大きい半導体記憶部から
前記コピーインタフェースをとおしてカウントの差分だ
け前記第１のデータアドレス部と前記第２のデータアド
レス部から変化したデータのアドレスを知りデータのコ
ピーを行う手段とを備えて成ることを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3172983A JPH0520880A (ja) | 1991-07-15 | 1991-07-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3172983A JPH0520880A (ja) | 1991-07-15 | 1991-07-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520880A true JPH0520880A (ja) | 1993-01-29 |
Family
ID=15951997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3172983A Pending JPH0520880A (ja) | 1991-07-15 | 1991-07-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520880A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000033190A1 (en) * | 1998-11-25 | 2000-06-08 | Schlumberger Resource Management Services, Inc. | Improved memory integrity for meters |
-
1991
- 1991-07-15 JP JP3172983A patent/JPH0520880A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000033190A1 (en) * | 1998-11-25 | 2000-06-08 | Schlumberger Resource Management Services, Inc. | Improved memory integrity for meters |
| US6219656B1 (en) * | 1998-11-25 | 2001-04-17 | Schlumberger Resource Management Services, Inc. | Memory integrity for meters |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5159671A (en) | Data transfer unit for small computer system with simultaneous transfer to two memories and error detection and rewrite to substitute address | |
| JPS6015968B2 (ja) | 制御記憶装置 | |
| JPH0520880A (ja) | 半導体記憶装置 | |
| CN101118519A (zh) | 对缓存内容进行保护的方法和装置以及缓存控制器 | |
| JP3275492B2 (ja) | 連動型ディスク装置 | |
| JPH0440542A (ja) | メモリ制御システム | |
| JPH04239355A (ja) | 電子ディスク装置 | |
| JPS6374170A (ja) | 磁気デイスク制御方式 | |
| JPH0326561A (ja) | 印刷装置 | |
| JPH0588988A (ja) | デイスクアレイ装置及びデータの復元方法 | |
| JPH05257823A (ja) | 情報処理装置 | |
| JPS6292039A (ja) | デ−タ処理装置 | |
| JPH04120642A (ja) | Ｒａｍ故障検出方式 | |
| JPH04332997A (ja) | 障害処理システム | |
| JPH0199138A (ja) | 情報履歴記憶装置 | |
| JPS6073757A (ja) | 演算処理装置におけるヒストリ取得方法 | |
| JPH1165942A (ja) | 制御記憶装置障害回復方式 | |
| JPS6227422B2 (ja) | ||
| JPH0341538A (ja) | 主記憶装置 | |
| JPH08147531A (ja) | 現金処理機 | |
| JPH05134814A (ja) | 二重化外部記憶装置 | |
| JPH0242545A (ja) | 記憶装置 | |
| JPS5833574B2 (ja) | ニユウシユツリヨクソウチ ノ ジヨウタイヒヨウジシテイホウシキ | |
| JPS6118378B2 (ja) | ||
| JPS6089264A (ja) | Ｄｍａデ−タ転送の良否判別方法 |