JPH05210361A - 液晶表示装置の駆動回路 - Google Patents

Abstract

(57)【要約】 【目的】高解像度の液晶パネルを駆動する場合でも、装
置を小型化すると共に、スプリアスの発生を防止する。 【構成】ｎ相分割回路33はＡ／Ｄ変換回路32からのディ
ジタル映像信号をｎ相に分割して時間軸を一致させて出
力する。これにより、液晶パネル36にはｎ個のサンプリ
ングポイントの映像信号が同時に入力される。Ｘドライ
バ37内のシフトレジスタはサンプリング周期のｎ倍の周
期でオンパルスをシフトしてスイッチＳ1 ，Ｓ2 ，…に
与えており、ｎ個の映像信号を表示部４のｎ本ずつのデ
ータ線に順次与えて駆動する。こうして、シフトレジス
タの動作クロックを低くすることにより、シフトレジス
タの数を増加させることなく、高解像度の液晶パネルを
駆動可能にして、信号線数の増加に伴う装置の大型化及
びスプリアスの発生を防止している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置の駆動回
路に関し、特に、高解像度の液晶パネルを用いたものに
好適の液晶表示装置の駆動回路に関する。

【０００２】

【従来の技術】近年、液晶を用いた表示装置が普及して
いる。例えば、ポケット液晶テレビジョン受像機、ラッ
プトップ型コンピュータ用ディスプレイ装置及び液晶プ
ロジェクター等が商品化されている。特に、液晶プロジ
ェクターは大画面化が容易であること等から、高品位テ
レビジョン用としても期待されている。テレビジョン放
送等の動画を表示する液晶パネルとしては、各画素に例
えば薄膜トランジスタ（以下、ＴＦＴという）等のスイ
ッチング素子を設けたアクティブマトリクス方式のもの
が多く採用されている。

【０００３】図８はこのようなアクティブマトリクス方
式の液晶パネルの構成を示すブロック図である。また、
図９は図８中のＸドライバ及び表示部の構成を具体的に
示す説明図である。

【０００４】液晶パネル１はＸドライバ２、Ｙドライバ
３及び表示部４によって構成している。図示しない極性
反転回路によって所定周期で極性反転された映像信号は
液晶パネル１の端子５を介してＸドライバ２に供給す
る。液晶パネル１の入力端子６，７，８を夫々介して入
力されたスタート信号、サンプルクロック及びＯＥ（ア
ウトプットイネーブル）信号はＸドライバ２に与える。
また、入力端子９，10を夫々介して入力される走査クロ
ック及びスタート信号はＹドライバ３に与える。

【０００５】図９において、表示部４はマトリクス状に
配列されたＴＦＴ11によって各画素を構成している。同
一の水平ラインに配列された各ＴＦＴ11のゲートは共通
接続して各走査線Ｙ1 ，Ｙ2 ，…に接続し、同一の列に
配列された各ＴＦＴ11のドレインは共通接続して各デー
タ線Ｘ1 ，Ｘ2 ，…に接続する。各ＴＦＴ11のソースは
図示しない透明電極に接続され、透明電極と図示しない
共通電極との間にツイストネマティック等の液晶12を封
入している。

【０００６】Ｘドライバ２は入力された映像信号をサン
プリングホールドし、表示部４の各走査線Ｘ1 ，Ｘ2 ，
…に信号を出力する。また、Ｙドライバ３は表示部４の
各走査線Ｙ1 ，Ｙ2 ，…に走査信号を供給する。ＴＦＴ
11はＹドライバ３が各走査線Ｙ1 ，Ｙ2 ，…に与えるハ
イレベル（以下、“Ｈ”という）の走査信号によってオ
ンとなり、データ線Ｘ1 ，Ｘ2 ，…からの映像信号を透
明電極に与える。こうして、透明電極と共通電極との間
の各液晶を駆動する。

【０００７】図１０は液晶パネルの動作を説明するため
のタイミングチャートである。

【０００８】シフトレジスタ13は、表示部４の水平方向
画素数に対応したビット数を有しており、水平表示期間
の開始を示すスタート信号（図１０（ｂ））が供給され
ると、サンプルクロックに同期したタイミングで第１ビ
ット目から順次オンにしてオンパルスを出力する。な
お、サンプルクロックは表示部４の水平方向の画素数に
基づく周波数に設定する。例えば、表示部４の画素数が
５００画素で、１水平期間が約６３．５μ秒とすると、
サンプルクロックの周波数は約９．５ＭＨz に設定すれ
ばよい。

【０００９】入力端子５を介して入力された映像信号
（図１０（ａ））はスイッチ群の各スイッチ14を介して
容量群の各容量15に供給する。各スイッチ14はシフトレ
ジスタ13からのオンパルスによってオンとなって入力さ
れた映像信号をサンプリングしてホールドする。これに
より、各容量15は１水平有効走査期間に表示部４の１ラ
イン分の画素に対応した映像信号を保持することにな
り、ラインメモリとして機能する。

【００１０】各容量15の出力をバッファ群の各バッファ
ドライバ16に供給する。各バッファドライバ16は、図１
０（ｃ）に示すＯＥ信号のタイミングで各容量15の出力
を増幅して表示部４の各データ線Ｘ1 ，Ｘ2 ，…に出力
する。なお、ＯＥ信号は映像信号の水平ブランキング期
間にオンとなる。一方、Ｙドライバ３は、図１０（ｄ）
に示す走査信号を各走査線Ｙ1 ，Ｙ2 ，…に順次供給す
る。これにより、走査線Ｙ1 ，Ｙ2 ，Ｙ3 ，…は、図１
０（ｅ）乃至（ｆ）に示すように、１水平期間毎に順次
“Ｈ”となる。。こうして、オンパルスが供給された走
査線に接続された各ＴＦＴ11がオンとなって、Ｘドライ
バ２から各データ線Ｘ1 ，Ｘ2 ，…を介して供給される
映像信号に基づく表示が行われる。

【００１１】ところで、通常Ｘドライバ２は中耐圧のＣ
ＭＯＳ集積回路によって構成しており、Ｘドライバ２内
のシフトレジスタ13は動作クロックを数ＭＨz 以下の周
波数に設定する必要がある。しかし、上述したように、
動作クロック周波数は表示部４の画素数に基づく周波数
に設定する必要があり、液晶パネルを高画素にすると、
動作クロック周波数も高くしなければならず、図８の構
成ではシフトレジスタは動作不能となる。そこで、Ｘド
ライバ内に数個のシフトレジスタを設けてシフトレジス
タの動作クロック周波数を低くする方法を採用すること
がある。

【００１２】図１１はこのような従来の液晶表示装置の
駆動回路を示す説明図である。また、図１２はその動作
を説明するためのタイミングチャートである。図１２
（ａ）はサンプルクロックを示し、図１２（ｂ）乃至
（ｇ）は夫々第１乃至第６クロックを示し、図１２
（ｈ）乃至（ｍ）は夫々第１乃至第６スタート信号を示
している。

【００１３】表示部４は２つのＸドライバ21，22によっ
て駆動される。Ｘドライバ21は３つのシフトレジスタ23
乃至25を有し、Ｘドライバ22は３つのシフトレジスタ26
乃至28を有している。Ｘドライバ21の出力は奇数列の画
素に対応し、Ｘドライバ22の出力は偶数列の画素に対応
する。Ｘドライバ21のシフトレジスタ23は第１，７，１
３，…列の画素に対応し、シフトレジスタ24は第３，
９，１５，…列の画素に対応し、シフトレジスタ25は第
５，１１，１７，…列の画素に対応する。同様に、Ｘド
ライバ22のシフトレジスタ26は第２，８，１４，…の画
素に対応し、シフトレジスタ27は第４，１０，１６，…
列の画素に対応し、シフトレジスタ28は第６，１２，１
８，…列の画素に対応する。

【００１４】シフトレジスタ23乃至28にはサンプルクロ
ック（図１２（ａ））に代えて、夫々図１２（ｂ）乃至
（ｇ）に示す第１、第３、第５、第２、第４及び第６ク
ロックを与える。各クロックはいずれも６サンプルクロ
ック周期で発生して、第１，２，３，４，５，６，１，
２，…クロックの順に、サンプルクロック周期で順次シ
フトレジスタ23，26，24，27，25，28，23，…に与え
る。一方、各シフトレジスタ23乃至28は第１、第３、第
５、第２、第４及び第６スタート信号によってオンパル
スの発生を開始する。これらのスタート信号は、図１２
（ｈ）乃至（ｍ）に示すように、第１，２，３，４，
５，６スタート信号の順に、サンプルクロック周期で順
次発生する。従って、シフトレジスタ23，26，24，27，
25，28からはサンプルクロック周期でオンパルスが順次
発生する。これらのオンパルスをスイッチ群の各スイッ
チ14に供給して、１ラインの映像信号を容量15にサンプ
リングしてホールドする。図１１では、各シフトレジス
タの動作クロック周波数は、水平画素数から求めたサン
プルクロック周波数の１／６となり、シフトレジスタの
動作は可能となる。

【００１５】しかしながら、シフトレジスタの動作クロ
ック周波数を低くするために、複数個のシフトレジスタ
を採用すると、各シフトレジスタ毎にスタート信号及び
動作クロックの位相を変化させる必要がある。例えば、
図１１のように、６個のシフトレジスタを採用すると、
６種類のスタート信号及び動作クロックを夫々発生させ
る必要がある。このため、液晶パネルに接続する信号線
数が増加し、信号線相互間で影響を受けやすくなり、ス
プリアスの原因となる。また、複数のシフトレジスタを
１つのＸドライバ内に設けるので、Ｘドライバの回路規
模が増大し、液晶パネル全体の大きさも大きくなってし
まう。特に、液晶プロジェクターにおいては、液晶パネ
ルの大型化によって光学部品も大きくなり、大幅なコス
トアップを招来してしまう。

【００１６】

【発明が解決しようとする課題】このように、上述した
従来の液晶表示装置の駆動回路においては、シフトレジ
スタの動作クロックを低下させるために、Ｘドライバ内
に複数個のシフトレジスタを設けると、信号線数が増加
して、スプリアスの原因になると共に、液晶パネルが大
型化してコストアップを招くという問題点があった。

【００１７】本発明は、Ｘドライバに設けるシフトレジ
スタ数を増加させることなく高画素の液晶パネルを駆動
することができる液晶表示装置の駆動回路を提供するこ
とを目的とする。

【００１８】

【課題を解決するための手段】本発明に係る液晶表示装
置の駆動回路は、映像信号をｎ（ｎは自然数）相の周波
数成分に分割する分割手段と、この分割手段の出力の時
間軸を一致させてｎ個の映像信号を出力する時間軸一致
手段と、複数のデータ線及び複数の走査線の交点にマト
リクス状に形成される複数の画素電極を前記データ線を
介して入力される映像信号及び前記走査線を介して入力
される走査信号に基づいて夫々駆動する複数のスイッチ
ング素子と、前記複数の走査線に走査信号を供給する走
査線駆動回路と、前記複数のデータ線に夫々対応しオン
パルスが供給されるとｎ本ずつのデータ線に前記時間軸
一致手段からのｎ個の映像信号を夫々供給する複数のス
イッチ回路と、前記複数のデータ線数に基づくサンプリ
ング周波数の１／ｎの周波数の動作クロックが与えられ
て動作クロック周期で発生したオンパルスをシフトさせ
前記ｎ本ずつのデータ線に対応するスイッチ回路に順次
与えるシフトレジスタ回路とを具備したものである。

【００１９】

【作用】本発明において、分割手段は映像信号をｎ相の
周波数成分に分割し、時間軸一致手段は時間軸を一致さ
せる。これにより、スイッチ回路にはｎ個のサンプル点
の映像データが同時に与えられる。シフトレジスタ回路
はサンプル周波数の１／ｎの周波数でオンパルスをシフ
トさせてスイッチ回路に順次出力する。スイッチ回路は
オンパルスが入力される毎に、ｎ個の映像信号をｎ本の
データ線に順次供給し、１水平期間で全データ線に映像
信号を供給する。データ線に供給される映像信号と走査
線に供給される走査信号とによってスイッチング素子を
駆動して映像を表示する。

【００２０】

【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１は本発明に係る液晶表示装置の駆動回
路の一実施例を示すブロック図である。図１において図
８と同一の構成要素には同一符号を付してある。

【００２１】入力端子31には映像信号を入力する。この
映像信号はアナログ／ディジタル変換回路（以下、Ａ／
Ｄ変換回路という）32に与える。Ａ／Ｄ変換回路32は、
表示部４の水平方向画素数に基づくサンプリング周波数
と同一周波数のＡ／Ｄクロックが供給されて、入力アナ
ログ映像信号をディジタル信号に変換してｎ相分割回路
33に出力する。

【００２２】図２は図１中のｎ相分割回路33の具体的な
構成を示すブロック図である。なお、図２では４相分割
回路を示している。

【００２３】Ａ／Ｄ変換回路32の出力はｎ相分割回路33
のＤフリップフロップＦＦ1 乃至ＦＦ4 に入力する。Ｄ
フリップフロップＦＦ1 乃至ＦＦ4 は夫々クロックａ乃
至ｄクロックが与えられ、ディジタル映像信号を取込ん
で夫々ＤフリップフロップＦＦ5 乃至ＦＦ8 に出力する
ようになっている。なお、クロックａ乃至クロックｄの
周波数はサンプリング周波数の１／４であり、各クロッ
ク相互間で位相がサンプリング周期だけずれている。こ
れにより、表示部４の水平方向画素に対応したサンプリ
ングデータがＤフリップフロップＦＦ1 乃至ＦＦ4 から
出力されることになる。ＤフリップフロップＦＦ5 乃至
ＦＦ8 にはクロックｅを与える。クロックｅの周波数は
Ａ／Ｄクロックの１／４であり、ＤフリップフロップＦ
Ｆ5 乃至ＦＦ8 はＡ／Ｄクロックの４倍の周期でＤフリ
ップフロップＦＦ1 乃至ＦＦ4 の出力の時間軸を一致さ
せて出力する。すなわち、ｎ相分割回路33は水平方向に
連続したｎ（実施例では４）サンプルポイントの映像デ
ータを同時に出力することになる。

【００２４】ｎ相分割回路33からの４データはディジタ
ル／アナログ変換回路（以下、Ｄ／Ａ変換回路という）
群34の各Ｄ／Ａ変換回路Ｄ1 乃至Ｄ4 に与える。Ｄ／Ａ
変換回路Ｄ1 乃至Ｄ4 は入力されたディジタル映像信号
をアナログ信号に変換して、夫々映像信号Ｐ1 乃至Ｐ4
として液晶パネル36の入力端子群35の各入力端子Ｉ1乃
至Ｉ4 に出力するようになっている。

【００２５】図３は図１中の液晶パネル36のＸドライバ
37及び表示部４の具体的な構成を示す説明図である。

【００２６】入力端子Ｉ1 はスイッチＳ1 ，Ｓ5 ，…に
接続し、入力端子Ｉ2 はスイッチＳ2 ，Ｓ6 ，…に接続
し、入力端子Ｉ3 はスイッチＳ3 ，Ｓ7 ，…に接続し、
入力端子Ｉ4 はスイッチＳ4 ，Ｓ8 ，…に接続する。ス
イッチＳ1 ，Ｓ2 ，…は、夫々、容量Ｃ1 ，Ｃ2 …に接
続すると共に、バッファドライバＢ1 ，Ｂ2 ，…を介し
て表示部４のデータ線Ｘ1 ，Ｘ2 ，…に接続する。

【００２７】本実施例においては、スイッチＳ1 乃至Ｓ
4 ，スイッチＳ5 乃至Ｓ8 ，…の各組み毎にシフトレジ
スタ38から同時にオンパルスを供給するようになってい
る。シフトレジスタ38は表示部４の水平方向画素数の１
／４のビット数を有している。シフトレジスタ38は端子
７を介してＡ／Ｄクロックの１／４周波数のクロックが
与えられて、端子６を介して入力されるスタート信号に
よってシフトを開始し、“Ｈ”にするビットをクロック
タイミングでシフトさせるようになっている。すなわ
ち、Ａ／Ｄクロックの４倍の周期でオンパルスが順次ス
イッチＳ1 乃至Ｓ4 ，Ｓ5 乃至Ｓ8 ，…に供給される。

【００２８】スイッチＳ1 ，Ｓ2 ，…はオンパルスが供
給されると、オンとなって映像信号Ｐ1 乃至Ｐ4 を容量
Ｃ1 乃至Ｃ4 ，Ｃ5 乃至Ｃ8 ，…及びバッファドライバ
Ｂ1乃至Ｂ4 ，Ｂ5 乃至Ｂ8 ，…に供給する。容量Ｃ1
，Ｃ2 ，…は入力された映像信号を保持し、バッファ
ドライバＢ1 ，Ｂ2 ，…は端子８を介して入力されるＯ
Ｅ信号のタイミングで保持された映像信号をデータ線Ｘ
1 ，Ｘ2 ，…に出力する。

【００２９】表示部４の構成は従来と同様であり、マト
リクス状に配設したＴＦＴ11によって各画素を構成す
る。各ＴＦＴ11のゲートは各走査線Ｙ1 ，Ｙ2 ，…に接
続し、ドレインは各データ線Ｘ1 ，Ｘ2 ，…に接続し、
ソースは図示しない透明電極に接続して、透明電極と図
示しない共通電極との間にツイストネマティック等の液
晶12を封入している。Ｙドライバ３は各走査線Ｙ1 ，Ｙ
2 ，…に走査信号を供給して、ＴＦＴ11を駆動するよう
になっている。

【００３０】次に、このように構成された実施例の動作
について図４のタイミングチャート及び図５の説明図を
参照して説明する。図４（ａ）はＡ／Ｄクロックを示
し、図４（ｂ）はＡ／Ｄ変換回路32の出力を示し、図４
（ｃ）乃至（ｆ）は夫々クロックａ乃至クロックｄを示
し、図４（ｇ）乃至（ｊ）は夫々ＤフリップフロップＦ
Ｆ1 乃至ＦＦ4 の出力を示し、図４（ｋ）はクロックｅ
を示し、図４（ｌ）乃至（ｏ）は夫々Ｄフリップフロッ
プＦＦ5 乃至ＦＦ8 の出力を示している。また、図５
（ａ）は入力端子31に入力される映像信号を示し、図５
（ｂ）乃至（ｅ）は夫々図５（ａ）乃至（ｄ）の映像信
号に対してサンプル周期だけ位相が遅延した映像信号を
示している。図５中○印はサンプリングポイントを示し
ている。

【００３１】入力端子31には図５（ａ）に示す映像信号
を入力する。Ａ／Ｄ変換回路32は表示部４の水平方向画
素数に基づくサンプル周波数と同一周波数のＡ／Ｄクロ
ック（図４（ａ））タイミングで映像信号をサンプリン
グして、例えば分解能８ビットの映像データＡ，Ｂ，…
（図４（ｂ））を順次ｎ相分割回路33に出力する。

【００３２】ｎ相分割回路33のＤフリップフロップＦＦ
1 乃至ＦＦ4 には夫々図４（ｃ）乃至（ｆ）に示すクロ
ックａ乃至クロックｄを与える。クロックａ乃至クロッ
クｄはＡ／Ｄクロックの１周期ずつ位相がずれており、
ＤフリップフロップＦＦ1乃至ＦＦ4 は図４（ｇ）乃至
（ｊ）に示すように、Ａ／Ｄクロックの１周期だけずれ
た位相で映像データＡ乃至Ｄ，Ｅ乃至Ｈ，…を順次出力
する。この場合には、ＤフリップフロップＦＦ1 乃至Ｆ
Ｆ4 の出力は入力映像信号の１／４の周波数帯域となっ
ている。これらの映像データＡ，Ｅ，…、映像データ
Ｂ，Ｆ，…、映像データＣ，Ｇ，…及び映像データＤ，
Ｈ，…は夫々ＤフリップフロップＦＦ5乃至ＦＦ8 に与
える。ＤフリップフロップＦＦ5 乃至ＦＦ8 は、図４
（ｌ）乃至（ｏ）に示すように、Ａ／Ｄクロックの１／
４周期で発生するクロックｅ（図４（ｋ））のタイミン
グで入力映像データＡ乃至Ｄ，Ｅ乃至Ｈ，…を同時に出
力する。こうして、図５（ａ）に示す映像信号のサンプ
ルデータＰ1 乃至Ｐ4 は、ｎ相分割回路33によって、図
５（ｂ）乃至（ｅ）に示すように同時に出力される。

【００３３】これらの映像信号Ｐ1 乃至Ｐ4 は夫々入力
端子Ｉ1 乃至Ｉ4 を介してスイッチＳ1 乃至Ｓ4 ，Ｓ５
乃至Ｓ8 ，…に与える。シフトレジスタ38はＡ／Ｄクロ
ックの１／４周波数のクロックでオンパルスを順次シフ
トさせる。こうして、Ａ／Ｄクロックの４倍の周期毎に
オンパルスがスイッチＳ1 乃至Ｓ4 ，Ｓ5 乃至Ｓ8 ，…
に順次与えられる。スイッチＳ1 ，Ｓ2 ，…はオンパル
スが供給されると、映像信号Ｐ1 乃至Ｐ4 を容量Ｃ1 ，
Ｓ2 ，…にホールドさせると共にバッファドライバＢ1
，Ｂ2 ，…を介して表示部４のデータ線Ｘ1 ，Ｘ2 ，
…に与える。こうして、水平方向に連続した４サンプル
ポイントの映像信号をサンプル周期の４倍の周期で同時
に４本ずつのデータ線に供給する。そして、１水平期間
に１ライン全ての画素に映像データを供給し、Ｙドライ
バ３からの走査信号によってＴＦＴ11を駆動して、画面
上に映像を表示する。

【００３４】このように、本実施例においては、映像信
号を４相に周波数分割して４サンプルポイントの映像デ
ータを同時にデータ線に供給しており、スイッチＳ1 ，
Ｓ2，…を制御するシフトレジスタ38の動作クロックを
サンプル周波数の１／４にすることができる。このた
め、シフトレジスタ38の個数を増加させることなく、比
較的低い動作クロックでデータ線数が多い高解像度の液
晶パネルを駆動することができる。すなわち、ｎ相分割
回路33によって映像信号をｎ分割すると、Ｘドライバ37
に入力される映像信号の周波数帯域は１／ｎとなるの
で、狭帯域（約１０ＭＨz 以下）の中耐圧ＣＭＯＳで構
成したＸドライバを使用することができる。また、Ｘド
ライバ内には１個のシフトレジスタのみを設ければよ
く、信号線数を低減してスプリアスの発生を抑制するこ
とができる。また、Ｘドライバの回路規模も縮小するこ
とができ、液晶パネルの大きさを小さくしてコストを低
減することができる。

【００３５】なお、ＥＤＴＶ及びＨＤＴＶ放送の受像機
等のように、ディジタル信号処理を必要とする装置に採
用した場合には、Ａ／Ｄ変換回路及びＤ／Ａ変換回路を
共用することができ、ｎ相分割回路のみを追加すること
によって容易に構成することができる。

【００３６】図６は本発明の他の実施例に採用されるｎ
相分割回路を示すブロック図である。本実施例はｎ相分
割回路をアナログ回路で構成したものであり、他の構成
は図１の実施例と同様である。

【００３７】映像信号は入力端子41を介して高速サンプ
ルホールド回路42乃至45に与える。高速サンプルホール
ド回路42乃至45は夫々クロックＡ乃至クロックＤが与え
られ、クロックの“Ｈ”によって入力信号をサンプリン
グし、クロックの“Ｌ”期間にサンプリングした信号を
保持する。高速サンプルホールド回路42の出力はディレ
イ回路46乃至48を介してＸドライバ37（図１参照）の入
力端子Ｉ1 に与える。高速サンプルホールド回路43の出
力はディレイ回路49，50を介して入力端子Ｉ2に与え、
高速サンプルホールド回路44の出力はディレイ回路51を
介して入力端子Ｉ3 に与え、高速サンプルホールド回路
45の出力はそのまま入力端子Ｉ4 に与える。ディレイ回
路46乃至51は入力されたデータを図１表示部４の水平方
向画素数に基づくサンプリング周波数の１周期だけ遅延
させて出力するようになっている。

【００３８】次に、このように構成された実施例の動作
について図７のタイミングチャートを参照して説明す
る。図７（ａ）は図１表示部４の水平方向画素数に基づ
くサンプリングクロックを示し、図７（ｂ）乃至（ｅ）
は夫々クロックＡ乃至クロックＤを示している。

【００３９】入力端子41を介して入力される映像信号は
高速サンプルホールド回路42乃至45に与える。高速サン
プルホールド回路42乃至45には夫々図７（ｂ）乃至
（ｅ）に示すクロックＡ乃至クロックＤが与えられてお
り、映像信号をサンプルクロックの“Ｈ”タイミングで
サンプリングする。図７に示すように、クロックＡ乃至
クロックＤはサンプリングクロック（ａ）の１周期ずつ
位相がずれており、高速サンプルホールド回路42乃至45
によって、水平方向に連続した４サンプルポイントの映
像データがサンプリングされる。こうして、映像信号は
周波数成分が４相に分割される。

【００４０】ディレイ回路46乃至48は高速サンプルホー
ルド回路42からのサンプルデータをサンプリングクロッ
ク（ａ）の３周期だけ遅延させて入力端子Ｉ1 に与え、
ディレイ回路49，50は高速サンプルホールド回路43から
のサンプルデータをサンプリングクロック（ａ）の２周
期だけ遅延させて入力端子Ｉ2 に与える。ディレイ回路
51は高速サンプルホールド回路44からのサンプルデータ
をサンプリングクロック（ａ）の１周期だけ遅延させて
入力端子Ｉ3 に供給し、高速サンプルホールド回路45か
らのサンプルデータはそのまま入力端子Ｉ4 に与える。
こうして、高速サンプルホールド回路42乃至45出力の時
間軸は一致し、入力端子Ｉ1 乃至Ｉ4 には連続した４ポ
イントの映像信号Ｐ1 乃至Ｐ4 が同時に入力される。

【００４１】本実施例においても、図１の実施例と同様
の効果が得られることは明らかである。

【００４２】

【発明の効果】以上説明したように本発明によれば、シ
フトレジスタ回路の動作クロックをサンプリング周波数
の１／ｎに低下させることができるので、シフトレジス
タ数を増加させることなく高画素の液晶パネルを駆動す
ることができるという効果を有する。

【図面の簡単な説明】

【図１】本発明に係る液晶表示装置の駆動回路の一実施
例を示すブロック図。

【図２】図１中のｎ相分割回路の具体的な構成を示すブ
ロック図。

【図３】図１中のＸドライバ及び表示部の具体的な構成
を示す説明図。

【図４】実施例の動作を説明するためのタイミングチャ
ート。

【図５】実施例の動作を説明するための説明図。

【図６】本発明の他の実施例を示すブロック図。

【図７】図６の実施例の動作を説明するためのタイミン
グチャート。

【図８】アクティブマトリクス方式の液晶パネルの構成
を示すブロック図。

【図９】図８中のＸドライバ及び表示部の構成を具体的
に示す説明図。

【図１０】図８の液晶パネルの動作を説明するためのタ
イミングチャート。

【図１１】従来の液晶表示装置の駆動回路を示す説明
図。

【図１２】図１１の従来例の動作を説明するためのタイ
ミングチャート。

【符号の説明】

33…ｎ相分割回路、36…液晶パネル、37…Ｘドライバ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 映像信号をｎ（ｎは自然数）相の周波数
   成分に分割する分割手段と、 この分割手段の出力の時間軸を一致させてｎ個の映像信
   号を出力する時間軸一致手段と、 複数のデータ線及び複数の走査線の交点にマトリクス状
   に形成される複数の画素電極を前記データ線を介して入
   力される映像信号及び前記走査線を介して入力される走
   査信号に基づいて夫々駆動する複数のスイッチング素子
   と、 前記複数の走査線に走査信号を供給する走査線駆動回路
   と、 前記複数のデータ線に夫々対応しオンパルスが供給され
   るとｎ本ずつのデータ線に前記時間軸一致手段からのｎ
   個の映像信号を夫々供給する複数のスイッチ回路と、 前記複数のデータ線数に基づくサンプリング周波数の１
   ／ｎの周波数の動作クロックが与えられて動作クロック
   周期で発生したオンパルスをシフトさせ前記ｎ本ずつの
   データ線に対応するスイッチ回路に順次与えるシフトレ
   ジスタ回路とを具備したことを特徴とする液晶表示装置
   の駆動回路。