JPH05210566A - メモリ装置及びメモリのデータ読取り／書込み方法 - Google Patents
メモリ装置及びメモリのデータ読取り／書込み方法Info
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- JPH05210566A JPH05210566A JP20124792A JP20124792A JPH05210566A JP H05210566 A JPH05210566 A JP H05210566A JP 20124792 A JP20124792 A JP 20124792A JP 20124792 A JP20124792 A JP 20124792A JP H05210566 A JPH05210566 A JP H05210566A
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- G06F12/0215—Addressing or allocation; Relocation with look ahead addressing means
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 データ書込みサイクルにおいてデータの損失
を伴うことなくデータの読取り／書込みをするメモリ装
置および読取り／書込み方法を提供する。 【構成】 主記憶装置がデータおよび記憶アドレスを保
持するための少なくとも１つの一時メモリを備え、前記
一時メモリがアドレス指定無しでの入力と、主記憶装置
より急速な書き込み動作とを有するように成されたメモ
リである。書き込み回路はそれぞれの書き込みサイクル
を決定する入力を有し、また前記一時メモリに接続され
て、１つの書き込みサイクル中に前記一時メモリの中に
データと対応のアドレスをローディングする。また転送
回路が次の書き込みサイクルにおいて、前記一時メモリ
からのデータを主記憶装置の指定されたアドレスに転送
する。読取り回路は、読取りアドレスの入力と、前記読
取りアドレスを前記一時メモリの中のアドレスと比較す
る比較器とを有する。また転送回路は、前記比較器回路
の出力に対応して、前記一時メモリまたは主記憶装置の
いずれかからデータ出力を選択する。
を伴うことなくデータの読取り／書込みをするメモリ装
置および読取り／書込み方法を提供する。 【構成】 主記憶装置がデータおよび記憶アドレスを保
持するための少なくとも１つの一時メモリを備え、前記
一時メモリがアドレス指定無しでの入力と、主記憶装置
より急速な書き込み動作とを有するように成されたメモ
リである。書き込み回路はそれぞれの書き込みサイクル
を決定する入力を有し、また前記一時メモリに接続され
て、１つの書き込みサイクル中に前記一時メモリの中に
データと対応のアドレスをローディングする。また転送
回路が次の書き込みサイクルにおいて、前記一時メモリ
からのデータを主記憶装置の指定されたアドレスに転送
する。読取り回路は、読取りアドレスの入力と、前記読
取りアドレスを前記一時メモリの中のアドレスと比較す
る比較器とを有する。また転送回路は、前記比較器回路
の出力に対応して、前記一時メモリまたは主記憶装置の
いずれかからデータ出力を選択する。
Description
【０００１】
【産業上の利用分野】本発明はデータを記憶する複数の
アドレス指定可能場所を有するメモリにおいて、それぞ
れ書込みサイクル中に前記メモリの選択された場所にデ
ータが書き込まれ、それぞれの読取りサイクル中に前記
メモリの選択された場所からデータが読取られる型のメ
モリ装置に関するものである。
アドレス指定可能場所を有するメモリにおいて、それぞ
れ書込みサイクル中に前記メモリの選択された場所にデ
ータが書き込まれ、それぞれの読取りサイクル中に前記
メモリの選択された場所からデータが読取られる型のメ
モリ装置に関するものである。
【０００２】本発明は特に、メモリの中に書き込まれる
ために書込みサイクルの中に遅く提示されたデータの損
失を防止する前記の型のメモリの動作に関するものであ
る。特に本発明はＳＲＡＭ、ＤＲＡＭ及びＥＰＲＯＭな
どのコンピュータメモリに適用される。
ために書込みサイクルの中に遅く提示されたデータの損
失を防止する前記の型のメモリの動作に関するものであ
る。特に本発明はＳＲＡＭ、ＤＲＡＭ及びＥＰＲＯＭな
どのコンピュータメモリに適用される。
【０００３】
【従来の技術及び発明が解決しようとする課題】書込み
サイクル中に単数または複数の選択されたアドレス指定
可能場所にデータが書き込まれる型のコンピュータメモ
リは公知である。書込みサイクル中に、データがメモリ
の中に通過させられてメモリセル中に記憶されるために
は、データは書込みサイクルの終了の充分前の時点に書
込み回路に提示されなければならない。データを書込み
回路に提示する時点が遅すぎると、データはメモリセル
の中に適時に記憶されず失われる可能性がある。
サイクル中に単数または複数の選択されたアドレス指定
可能場所にデータが書き込まれる型のコンピュータメモ
リは公知である。書込みサイクル中に、データがメモリ
の中に通過させられてメモリセル中に記憶されるために
は、データは書込みサイクルの終了の充分前の時点に書
込み回路に提示されなければならない。データを書込み
回路に提示する時点が遅すぎると、データはメモリセル
の中に適時に記憶されず失われる可能性がある。
【０００４】公知のメモリシステムにおいては、多数の
アドレス指定可能記憶場所を有するメモリの書込みサイ
クルは複数の動作を含む。代表的には、このような書込
みサイクル中の動作は、書き込まれるアドレスの入力と
このアドレスの復号とを含む。書込みイネーブル信号を
発生し、またメモリの制御論理回路は書込み動作を許可
するように設定されなければならない。またデータ入力
段階があり、最後に書込みイネーブル信号を切って書込
み段階を終了しなければならない。メモリが大きいほ
ど、入力されるデータを正確なメモリセルに送るための
時間が長くなる。
アドレス指定可能記憶場所を有するメモリの書込みサイ
クルは複数の動作を含む。代表的には、このような書込
みサイクル中の動作は、書き込まれるアドレスの入力と
このアドレスの復号とを含む。書込みイネーブル信号を
発生し、またメモリの制御論理回路は書込み動作を許可
するように設定されなければならない。またデータ入力
段階があり、最後に書込みイネーブル信号を切って書込
み段階を終了しなければならない。メモリが大きいほ
ど、入力されるデータを正確なメモリセルに送るための
時間が長くなる。
【０００５】一般に、メモリが大きいほど、メモリアレ
イを通して延在するデータラインとビットラインが長く
なる。これらのラインが長いほど、これらのデータライ
ンとビットラインのキャパシタンスが大きくなり、従っ
てメモリアレイの正確なセルの中にデータを伝送する時
間が増大される。多くのメモリデバイスにおいて、デー
タをメモリセルに伝送するために、データはドライバ回
路の中を通過させられなければならない。またメモリア
レイが大きいほど、このドライバ回路に対する負荷が大
となり、メモリ回路によって使用される電流が増大され
ない限り、順次動作が遅くなる。電流消費量の増大が望
ましくないことは明白であるので、メモリアレイが大き
いほど、各書込みサイクルにおいて必要な時間が長くな
る。
イを通して延在するデータラインとビットラインが長く
なる。これらのラインが長いほど、これらのデータライ
ンとビットラインのキャパシタンスが大きくなり、従っ
てメモリアレイの正確なセルの中にデータを伝送する時
間が増大される。多くのメモリデバイスにおいて、デー
タをメモリセルに伝送するために、データはドライバ回
路の中を通過させられなければならない。またメモリア
レイが大きいほど、このドライバ回路に対する負荷が大
となり、メモリ回路によって使用される電流が増大され
ない限り、順次動作が遅くなる。電流消費量の増大が望
ましくないことは明白であるので、メモリアレイが大き
いほど、各書込みサイクルにおいて必要な時間が長くな
る。
【０００６】メモリシステムの不正確な動作を防止する
ためには、このような正確なメモリセルにデータを送る
必要時間の故に、各書込みサイクルにおいてデータの喪
失を避けるために最大限時間を生じるようにデータを早
期に提示する必要がある。
ためには、このような正確なメモリセルにデータを送る
必要時間の故に、各書込みサイクルにおいてデータの喪
失を避けるために最大限時間を生じるようにデータを早
期に提示する必要がある。
【０００７】他方、メモリに書き込むためのデータを発
生する回路はメモリ回路に対するデータの発生と提示の
ために最大限時間を必要とすることが多い。従って、デ
ータを書込みサイクル中にできるだけ遅く提示すること
が望ましい。従ってデータ発生提示回路の要求は、デー
タ書込みサイクル中にデータをできるだけ早期に提示す
ることを必要とするメモリ回路の要求と対立する。
生する回路はメモリ回路に対するデータの発生と提示の
ために最大限時間を必要とすることが多い。従って、デ
ータを書込みサイクル中にできるだけ遅く提示すること
が望ましい。従ってデータ発生提示回路の要求は、デー
タ書込みサイクル中にデータをできるだけ早期に提示す
ることを必要とするメモリ回路の要求と対立する。
【０００８】本発明の目的は、書込みサイクルにおいて
データの損失を伴うことなくデータを遅く提示すること
のできる装置及び方法を提供するにある。
データの損失を伴うことなくデータを遅く提示すること
のできる装置及び方法を提供するにある。
【０００９】
【課題を解決するための手段】本発明は、複数のアドレ
ス指定可能記憶場所を有するメモリにデータを書込みま
た前記メモリから前記データを読取る方法において、前
記メモリ中の選択された場所からデータをそれぞれ読取
るための複数の読取りサイクルと前記メモリ中の選択さ
れた場所にデータをそれぞれ書き込むための複数の書込
みサイクルとを決定する段階を含み、各書込みサイクル
において、データ及びこのデータに対応する記憶場所の
アドレスを、前記メモリより急速な書込み動作を有する
一時メモリの中にローディングし、次の書込みサイクル
において、前記データを前記対応のアドレスによって指
定された記憶場所に転送し、また各読取りサイクルにお
いて、読取りアドレスを入力し、前記読取りアドレスと
前記一時メモリの中のアドレスとを比較し、前記一時メ
モリまたは前記メモリからデータを出力し、また読取り
アドレスが一時メモリの中に配置されていれば、出力の
ために前記一時メモリを選択することを特徴とするデー
タ読取り法を提供する。
ス指定可能記憶場所を有するメモリにデータを書込みま
た前記メモリから前記データを読取る方法において、前
記メモリ中の選択された場所からデータをそれぞれ読取
るための複数の読取りサイクルと前記メモリ中の選択さ
れた場所にデータをそれぞれ書き込むための複数の書込
みサイクルとを決定する段階を含み、各書込みサイクル
において、データ及びこのデータに対応する記憶場所の
アドレスを、前記メモリより急速な書込み動作を有する
一時メモリの中にローディングし、次の書込みサイクル
において、前記データを前記対応のアドレスによって指
定された記憶場所に転送し、また各読取りサイクルにお
いて、読取りアドレスを入力し、前記読取りアドレスと
前記一時メモリの中のアドレスとを比較し、前記一時メ
モリまたは前記メモリからデータを出力し、また読取り
アドレスが一時メモリの中に配置されていれば、出力の
ために前記一時メモリを選択することを特徴とするデー
タ読取り法を提供する。
【００１０】好ましくは、前記一時メモリに対する前記
データとアドレスのローディングは、一時メモリの中に
おいてアドレスを復号することなく実施され、従って一
時メモリはデータの受理及び記憶に際して非常に短い時
間サイクルで作動することができる。
データとアドレスのローディングは、一時メモリの中に
おいてアドレスを復号することなく実施され、従って一
時メモリはデータの受理及び記憶に際して非常に短い時
間サイクルで作動することができる。
【００１１】一般に、記憶場所へのデータの転送はメモ
リアドレスの復号段階を含み、またデータを記憶場所に
転送するためにドライバ回路の動作を必要とする。
リアドレスの復号段階を含み、またデータを記憶場所に
転送するためにドライバ回路の動作を必要とする。
【００１２】好ましくは、各読取りサイクルは、データ
を読取るために選択されたメモリアドレスを決定する段
階と、前記選択されたアドレスを一時メモリの中のアド
レスと比較する段階と、対応のアドレスが一時メモリの
中に保持されていなければ、メモリの選択されたアドレ
スにアドレス指定する段階と、前記の選択されたメモリ
アドレスからデータを読取る段階とを含む。
を読取るために選択されたメモリアドレスを決定する段
階と、前記選択されたアドレスを一時メモリの中のアド
レスと比較する段階と、対応のアドレスが一時メモリの
中に保持されていなければ、メモリの選択されたアドレ
スにアドレス指定する段階と、前記の選択されたメモリ
アドレスからデータを読取る段階とを含む。
【００１３】また本発明は、複数のアドレス指定可能場
所を有するメモリと、前記メモリに接続された読取り／
書込み回路と、転送回路とを含み、前記読取り／書込み
回路はデータ及び対応のメモリアドレスを保持するため
の少なくとも１つの一時メモリを含み、前記一時メモリ
は非アドレス指定入力と前記メモリより急速な書込み動
作とを有し、また前記書込み回路はそれぞれの書込みサ
イクルを決定するための入力を有しまた一時メモリに接
続されて書込みサイクル中にデータ及び対応のアドレス
を前記一時メモリの中にローディングし、また前記転送
回路は、次の書込みサイクルにおいて一時メモリからの
データを前記対応のメモリアドレスによって指定された
アドレスに転送し、前記読取り回路は読取りアドレスの
入力と、前記読取りアドレスを一時メモリ中のアドレス
と比較するための比較器回路とを有し、また前記転送回
路は、前記比較器回路の出力に対応して前記一時メモリ
または前記メモリからのデータ出力を選択する選択回路
を含むことを特徴とするメモリ装置を提供する。
所を有するメモリと、前記メモリに接続された読取り／
書込み回路と、転送回路とを含み、前記読取り／書込み
回路はデータ及び対応のメモリアドレスを保持するため
の少なくとも１つの一時メモリを含み、前記一時メモリ
は非アドレス指定入力と前記メモリより急速な書込み動
作とを有し、また前記書込み回路はそれぞれの書込みサ
イクルを決定するための入力を有しまた一時メモリに接
続されて書込みサイクル中にデータ及び対応のアドレス
を前記一時メモリの中にローディングし、また前記転送
回路は、次の書込みサイクルにおいて一時メモリからの
データを前記対応のメモリアドレスによって指定された
アドレスに転送し、前記読取り回路は読取りアドレスの
入力と、前記読取りアドレスを一時メモリ中のアドレス
と比較するための比較器回路とを有し、また前記転送回
路は、前記比較器回路の出力に対応して前記一時メモリ
または前記メモリからのデータ出力を選択する選択回路
を含むことを特徴とするメモリ装置を提供する。
【００１４】好ましくは、前記読取り／書込み回路は入
力に接続された比較器を含み、前記比較器は読取りサイ
クル中に入力される選択されたアドレスを前記一時メモ
リの中に保持されたアドレスと比較し、また前記比較器
は前記転送回路に接続されていて、一時メモリの中のア
ドレスが選択されたアドレスに対応すれば、前記一時メ
モリからのデータを出力し、前記一時メモリの中のアド
レスが前記選択されたアドレスに対応しなければ、選択
されたメモリアドレスからデータを出力する。
力に接続された比較器を含み、前記比較器は読取りサイ
クル中に入力される選択されたアドレスを前記一時メモ
リの中に保持されたアドレスと比較し、また前記比較器
は前記転送回路に接続されていて、一時メモリの中のア
ドレスが選択されたアドレスに対応すれば、前記一時メ
モリからのデータを出力し、前記一時メモリの中のアド
レスが前記選択されたアドレスに対応しなければ、選択
されたメモリアドレスからデータを出力する。
【００１５】本発明は特にＳＲＡＭ、ＤＲＡＭ及びＥＰ
ＲＯＭに適用される。また本発明は同期メモリと非同期
メモリのいずれにも適用される。
ＲＯＭに適用される。また本発明は同期メモリと非同期
メモリのいずれにも適用される。
【００１６】以下、本発明を図面に示す実施例について
詳細に説明するが本発明はこれに限定されるものではな
い。
詳細に説明するが本発明はこれに限定されるものではな
い。
【００１７】
【実施例】以下、本発明を付図について説明する。この
実施例において、主記憶装置１１は、通常設計の非同期
ＳＲＡＭであって、このＳＲＡＭは複数のアドレス指定
可能メモリセルを含み、これらのメモリセルは行及び列
デコーダを使用してアドレス指定することができ、また
ドライバ回路を使用して特定の記憶場所にデータを書き
込むことができる。
実施例において、主記憶装置１１は、通常設計の非同期
ＳＲＡＭであって、このＳＲＡＭは複数のアドレス指定
可能メモリセルを含み、これらのメモリセルは行及び列
デコーダを使用してアドレス指定することができ、また
ドライバ回路を使用して特定の記憶場所にデータを書き
込むことができる。
【００１８】主記憶装置１１は、選択された記憶場所の
アドレスを指定するための入力１２と、主記憶装置の中
に書き込まれるべきデータの入力１３とを有する。また
メモリから読取られるデータの出力１４を備えている。
このメモリ回路は、書込みサイクル中にデータと対応の
アドレスを遅延提供するための読取り／書込み回路を含
む。この読取り／書込み回路は、メモリの中に書き込ま
れるデータの第１入力１９と、データが記憶される主記
憶装置アドレスを指定するための各データ入力に対応す
るアドレスの第２入力２０とを含む。さらに一時メモリ
はデータメモリ２１とアドレスメモリ２２とを含む。こ
れらのメモリはそれぞれ１つまたは複数のレジスタを備
えることができる。
アドレスを指定するための入力１２と、主記憶装置の中
に書き込まれるべきデータの入力１３とを有する。また
メモリから読取られるデータの出力１４を備えている。
このメモリ回路は、書込みサイクル中にデータと対応の
アドレスを遅延提供するための読取り／書込み回路を含
む。この読取り／書込み回路は、メモリの中に書き込ま
れるデータの第１入力１９と、データが記憶される主記
憶装置アドレスを指定するための各データ入力に対応す
るアドレスの第２入力２０とを含む。さらに一時メモリ
はデータメモリ２１とアドレスメモリ２２とを含む。こ
れらのメモリはそれぞれ１つまたは複数のレジスタを備
えることができる。
【００１９】データ入力１９はデータメモリ２１に接続
され、このデータメモリの出力２３は主記憶装置入力１
３と、データマルチプレクサ２４とに接続され、このデ
ータマルチプレクサは主記憶装置の出力１４に接続され
ている。前記データマルチプレクサは、メモリ２１また
は１１から読取られる出力データの最終出力２５を有す
る。
され、このデータメモリの出力２３は主記憶装置入力１
３と、データマルチプレクサ２４とに接続され、このデ
ータマルチプレクサは主記憶装置の出力１４に接続され
ている。前記データマルチプレクサは、メモリ２１また
は１１から読取られる出力データの最終出力２５を有す
る。
【００２０】アドレス入力２０は、一時メモリ２２とア
ドレスマルチプレクサ２６とに接続されている。またア
ドレス入力２０は比較器２７に接続され、この比較器２
７は、前記一時メモリ２２の出力２９を入力２８として
受ける。メモリ２２の出力２９はアドレスマルチプレク
サ２６に接続されている。アドレスマルチプレクサ２６
の出力３０は、主記憶装置１１のアドレス入力１２に接
続されている。
ドレスマルチプレクサ２６とに接続されている。またア
ドレス入力２０は比較器２７に接続され、この比較器２
７は、前記一時メモリ２２の出力２９を入力２８として
受ける。メモリ２２の出力２９はアドレスマルチプレク
サ２６に接続されている。アドレスマルチプレクサ２６
の出力３０は、主記憶装置１１のアドレス入力１２に接
続されている。
【００２１】読取り／書込み回路は制御論理回路３２を
含み、この制御論理回路は読取り／書込み信号の形の入
力３３を有する。この実施例において、入力３３は読取
操作の必要な時に高くドライブされ、書込み操作が必要
な時に低くドライブされる。制御論理回路３２は、各メ
モリ１１、２１、２２及び比較器２７とアドレスマルチ
プレクサ２６及びデータマルチプレクサ２４とに接続さ
れている。制御論理３２の制御信号は図１において接続
された各素子の操作時間と操作モードを制御する。
含み、この制御論理回路は読取り／書込み信号の形の入
力３３を有する。この実施例において、入力３３は読取
操作の必要な時に高くドライブされ、書込み操作が必要
な時に低くドライブされる。制御論理回路３２は、各メ
モリ１１、２１、２２及び比較器２７とアドレスマルチ
プレクサ２６及びデータマルチプレクサ２４とに接続さ
れている。制御論理３２の制御信号は図１において接続
された各素子の操作時間と操作モードを制御する。
【００２２】この装置の動作は下記の通りである。各書
込みサイクルの終点において、入力１９に入力されるデ
ータが一時的にメモリ２１の中に記憶され、このメモリ
２１は主記憶装置１１よりもはるかに急速に作動する。
その理由は、メモリ２１、２２はいずれも小型であり、
またデータを書き込むためにアドレスの復号を必要とし
ないからである。これらのメモリは小容量メモリである
ので、高いキャパシタンスを有する長いデータライン及
びビットラインと、これらのメモリにデータを入力する
ためにゆっくり作動するドライバ回路を必要としない。
込みサイクルの終点において、入力１９に入力されるデ
ータが一時的にメモリ２１の中に記憶され、このメモリ
２１は主記憶装置１１よりもはるかに急速に作動する。
その理由は、メモリ２１、２２はいずれも小型であり、
またデータを書き込むためにアドレスの復号を必要とし
ないからである。これらのメモリは小容量メモリである
ので、高いキャパシタンスを有する長いデータライン及
びビットラインと、これらのメモリにデータを入力する
ためにゆっくり作動するドライバ回路を必要としない。
【００２３】これに対して、主記憶装置１１は大型の通
常ＳＲＡＭであって、所定のメモリ回路の中にデータを
書き込むために、復号回路及びドライバ回路を必要とす
る。データが一時メモリ２１の中に書き込まれると同時
に、そのデータの対応のアドレスが急速一時メモリ２２
に入力され、これらのメモリはその急速動作の故に書込
みサイクルの終了時点でデータ入力を受けることができ
る。
常ＳＲＡＭであって、所定のメモリ回路の中にデータを
書き込むために、復号回路及びドライバ回路を必要とす
る。データが一時メモリ２１の中に書き込まれると同時
に、そのデータの対応のアドレスが急速一時メモリ２２
に入力され、これらのメモリはその急速動作の故に書込
みサイクルの終了時点でデータ入力を受けることができ
る。
【００２４】次の書込みサイクルの始動に際して、従属
メモリ２１の中に記憶されているデータが、従属メモリ
２２中に記憶されていたアドレスと同時に主記憶装置１
１に転送される。この転送は制御回路３２の制御のもと
に実施される。このようにして主記憶装置に書き込まれ
るデータとそのアドレスは書込みサイクルの初期に主記
憶装置の復号回路及び駆動回路に提示され、従ってデー
タを正確なメモリセルに転送するために書込みサイクル
時間全部が利用される。次に、一時メモリ２１は書込み
サイクルにおいて新しいデータを受けるために使用でき
る。
メモリ２１の中に記憶されているデータが、従属メモリ
２２中に記憶されていたアドレスと同時に主記憶装置１
１に転送される。この転送は制御回路３２の制御のもと
に実施される。このようにして主記憶装置に書き込まれ
るデータとそのアドレスは書込みサイクルの初期に主記
憶装置の復号回路及び駆動回路に提示され、従ってデー
タを正確なメモリセルに転送するために書込みサイクル
時間全部が利用される。次に、一時メモリ２１は書込み
サイクルにおいて新しいデータを受けるために使用でき
る。
【００２５】読取りサイクルは、所要のデータが一時メ
モリ２１の中にあるか、あるいはすでに主記憶装置１１
の中に転送されたかを確認しなければならず、また出力
データを適切に取り出さなければならない。これらの操
作は下記のように実施される。各読取りサイクルの初期
に、母線２０に入ってくるアドレスを、一時メモリ２２
から母線２９に出力されるアドレスと比較器２７によっ
て比較する。
モリ２１の中にあるか、あるいはすでに主記憶装置１１
の中に転送されたかを確認しなければならず、また出力
データを適切に取り出さなければならない。これらの操
作は下記のように実施される。各読取りサイクルの初期
に、母線２０に入ってくるアドレスを、一時メモリ２２
から母線２９に出力されるアドレスと比較器２７によっ
て比較する。
【００２６】もし両方のアドレスが一致しなければ、主
記憶装置１１から所要の出力データが来なければならな
い。このような場合、アドレスマルチプレクサ２６が入
力２０からのアドレスを主記憶装置１１の入力１２に供
給し、またデータマルチプレクサ２４が主記憶装置１１
の出力１４から読取られるデータを選択して、入力２０
によって指定された主記憶装置のアドレスからデータ出
力２５が読取られる。データマルチプレクサ２４の動作
は、比較器２７からライン３４によって送られる信号に
よって制御される。
記憶装置１１から所要の出力データが来なければならな
い。このような場合、アドレスマルチプレクサ２６が入
力２０からのアドレスを主記憶装置１１の入力１２に供
給し、またデータマルチプレクサ２４が主記憶装置１１
の出力１４から読取られるデータを選択して、入力２０
によって指定された主記憶装置のアドレスからデータ出
力２５が読取られる。データマルチプレクサ２４の動作
は、比較器２７からライン３４によって送られる信号に
よって制御される。
【００２７】これに対して、読取りサイクルの初期にお
いて、アドレスメモリ２２に記憶されたアドレスが入力
２０のアドレスと一致することを比較器２７が発見すれ
ば、信号がライン３４に沿ってデータマルチプレクサ２
４に供給されて、一時データメモリ２１の出力２３から
データを出力させる。このデータがマルチプレクサ２４
を通過させられて、２５にデータ出力を生じる。
いて、アドレスメモリ２２に記憶されたアドレスが入力
２０のアドレスと一致することを比較器２７が発見すれ
ば、信号がライン３４に沿ってデータマルチプレクサ２
４に供給されて、一時データメモリ２１の出力２３から
データを出力させる。このデータがマルチプレクサ２４
を通過させられて、２５にデータ出力を生じる。
【００２８】前記の実施例は非同期ＳＲＡＭに関するも
のであるが、本発明は同期ＳＲＡＭからＤＲＡＭまで、
さらにはＥＰＲＯＭにまで適用される。図１に図示の追
加回路の一部を主記憶装置回路の中に合体させることも
できる。例えば、冗長量を含むメモリはすでにデータマ
ルチプレクサ回路を含み、この回路は冗長メモリ部分の
動作を生じる機能と、前記のデータマルチプレクサ２４
の機能とを二重に実施することができる。
のであるが、本発明は同期ＳＲＡＭからＤＲＡＭまで、
さらにはＥＰＲＯＭにまで適用される。図１に図示の追
加回路の一部を主記憶装置回路の中に合体させることも
できる。例えば、冗長量を含むメモリはすでにデータマ
ルチプレクサ回路を含み、この回路は冗長メモリ部分の
動作を生じる機能と、前記のデータマルチプレクサ２４
の機能とを二重に実施することができる。
【００２９】本発明をＥＰＲＯＭに適用する場合、書込
み動作は一般にＥＰＲＯＭと比較して非常に遅いので、
比較的小量の書込み動作が必要ならば、システム速度を
増大することができる。この場合、前記の一時メモリ２
１、２２は、スクラッチパッドメモリを形成するように
配列された複数セットのレジスタによって構成すること
ができる。このスクラッチパッドメモリは、チェンジが
書込み操作によって主ＥＰＲＯＭアレイに転送される前
にこれらのチェンジを満たされる。これにより個別の書
込み動作の数が低減され、ＥＰＲＯＭの信頼度が改良さ
れる。
み動作は一般にＥＰＲＯＭと比較して非常に遅いので、
比較的小量の書込み動作が必要ならば、システム速度を
増大することができる。この場合、前記の一時メモリ２
１、２２は、スクラッチパッドメモリを形成するように
配列された複数セットのレジスタによって構成すること
ができる。このスクラッチパッドメモリは、チェンジが
書込み操作によって主ＥＰＲＯＭアレイに転送される前
にこれらのチェンジを満たされる。これにより個別の書
込み動作の数が低減され、ＥＰＲＯＭの信頼度が改良さ
れる。
【００３０】
【発明の効果】前記のすべての実施例において、データ
及び対応のアドレスの両方について急速作動一時メモリ
を使用することにより、これらのデータと対応アドレス
を書込みサイクルにおいて損失を伴うことなく非常に遅
く提示できることが理解されよう。これは、短い書込み
サイクルが使用される場合でも、書込み動作のためのデ
ータの発生と提示の時間を増大させることができる。本
発明は前記の実施例に限定されない。
及び対応のアドレスの両方について急速作動一時メモリ
を使用することにより、これらのデータと対応アドレス
を書込みサイクルにおいて損失を伴うことなく非常に遅
く提示できることが理解されよう。これは、短い書込み
サイクルが使用される場合でも、書込み動作のためのデ
ータの発生と提示の時間を増大させることができる。本
発明は前記の実施例に限定されない。
【図１】本発明の一実施例の構成を示すブロックダイヤ
グラム。
グラム。
１１ 主記憶装置 １２ アドレス １３ データイン １４ データアウト １９ データイン ２０ アドレス ２１ 従属データメモリ ２２ 従属データメモリ ２４ データマルチプレクサ ２６ アドレスマルチプレクサ ２７ 比較器 ３２ 全回路に対する読取り／書込みコントローラ
Claims (10)
- 【請求項１】複数のアドレス指定可能記憶場所を有する
メモリにデータを書込みまた前記メモリから前記データ
を読取る方法において、前記メモリ中の選択された場所
からデータをそれぞれ読取るための複数の読取りサイク
ルと前記メモリ中の選択された場所にデータをそれぞれ
書き込むための複数の書込みサイクルとを決定する段階
を含み、各書込みサイクルにおいて、データ及びこのデ
ータに対応する記憶場所のアドレスを、前記メモリより
急速な書込み動作を有する一時メモリの中にローディン
グし、次の書込みサイクルにおいて、前記データを前記
対応のアドレスによって指定された記憶場所に転送し、
また各読取りサイクルにおいて、読取りアドレスを入力
し、前記読取りアドレスと前記一時メモリの中のアドレ
スとを比較し、前記一時メモリまたは前記メモリからデ
ータを出力し、また読取りアドレスが一時メモリの中に
配置されていれば、出力のために前記一時メモリを選択
することを特徴とするメモリのデータ読取り／書込み方
法。 - 【請求項２】前記一時メモリに対する前記データとアド
レスのローディングは、前記一時メモリの中においてア
ドレスを復号することなく実施されることを特徴とする
請求項１に記載のメモリのデータ読取り／書込み方法。 - 【請求項３】前記データ及びアドレスは、前記一時メモ
リとしての１つまたは複数のラッチまたはレジスタの中
に保持されることを特徴とする請求項２に記載のメモリ
のデータ読取り／書込み方法。 - 【請求項４】前記一時メモリから前記メモリへの転送
は、次の書込みサイクルにおいて前記一時メモリ中への
ローディング後に実施されることを特徴とする請求項１
乃至３のいずれかに記載のメモリのデータ読取り／書込
み方法。 - 【請求項５】各読取りサイクルは、データを読取るため
に選択されたメモリアドレスを決定する段階と、前記選
択されたアドレスを前記一時メモリの中のアドレスと比
較する段階と、対応のアドレスが前記一時メモリの中に
保持されていなければ、前記メモリの選択されたアドレ
スにアドレス指定する段階と、前記の選択されたメモリ
アドレスからデータを読取る段階とを含むことを特徴と
する請求項１乃至４のいずれかに記載のメモリのデータ
読取り／書込み方法。 - 【請求項６】複数のアドレス指定可能場所を有するメモ
リと、前記メモリに接続された読取り／書込み回路と、
転送回路とを含み、前記読取り／書込み回路はデータ及
び対応のメモリアドレスを保持するための少なくとも１
つの一時メモリを含み、前記一時メモリは非アドレス指
定入力と前記メモリより急速な書込み動作とを有し、ま
た前記書込み回路はそれぞれの書込みサイクルを決定す
るための入力を有しまた一時メモリに接続されて書込み
サイクル中にデータ及び対応のアドレスを前記一時メモ
リの中にローディングし、また前記転送回路は、次の書
込みサイクルにおいて一時メモリからのデータを前記対
応のメモリアドレスによって指定されたアドレスに転送
し、前記読取り回路は読取りアドレスの入力と、前記読
取りアドレスを一時メモリ中のアドレスと比較するため
の比較器回路とを有し、また前記転送回路は、前記比較
器回路の出力に対応して前記一時メモリまたは前記メモ
リからのデータ出力を選択する選択回路を含むことを特
徴とするメモリ装置。 - 【請求項７】前記一時メモリは１つまたは複数のラッチ
またはレジスタを含むことを特徴とする請求項６に記載
のメモリ装置。 - 【請求項８】前記読取り／書込み回路は前記比較器に接
続された共通入力を有して、前記比較器は読取りサイク
ル中に入力される選択されたアドレスを前記一時メモリ
の中に保持されたアドレスと比較し、また前記比較器は
前記転送回路に接続されていて、一時メモリの中のアド
レスが前記選択されたアドレスに対応すれば、前記一時
メモリからのデータを出力し、前記一時メモリの中のア
ドレスが前記の選択されたアドレスに対応しなければ、
前記の選択されたメモリアドレスからデータを出力する
ことを特徴とする請求項６または７のいずれかに記載の
メモリ装置。 - 【請求項９】前記メモリはＳＲＡＭであることを特徴と
する請求項１乃至５のいずれかに記載の方法。 - 【請求項１０】前記アドレス指定可能メモリはＳＲＡＭ
であることを特徴とする請求項６乃至８のいずれかに記
載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9116480.6 | 1991-07-30 | ||
| GB919116480A GB9116480D0 (en) | 1991-07-30 | 1991-07-30 | Read and write circuitry for a memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05210566A true JPH05210566A (ja) | 1993-08-20 |
Family
ID=10699255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20124792A Pending JPH05210566A (ja) | 1991-07-30 | 1992-07-28 | メモリ装置及びメモリのデータ読取り／書込み方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0526030A1 (ja) |
| JP (1) | JPH05210566A (ja) |
| GB (1) | GB9116480D0 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6141249A (en) * | 1999-04-01 | 2000-10-31 | Lexar Media, Inc. | Organization of blocks within a nonvolatile memory unit to effectively decrease sector write operation time |
| US6507899B1 (en) | 1999-12-13 | 2003-01-14 | Infineon Technologies North American Corp. | Interface for a memory unit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4882709A (en) * | 1988-08-25 | 1989-11-21 | Integrated Device Technology, Inc. | Conditional write RAM |
-
1991
- 1991-07-30 GB GB919116480A patent/GB9116480D0/en active Pending
-
1992
- 1992-07-14 EP EP92306413A patent/EP0526030A1/en not_active Withdrawn
- 1992-07-28 JP JP20124792A patent/JPH05210566A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| GB9116480D0 (en) | 1991-09-11 |
| EP0526030A1 (en) | 1993-02-03 |
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