JPH05210580A - コンピューターシステム内のメモリをインターリーブ化するシステムおよび方法 - Google Patents

Abstract

(57)【要約】 【目的】コンピューターシステム用のメモリボードを与
える。 【構成】このメモリボード１６は少なくとも一つの類似
のメモリボード１８と並列にシステムバス１４に接続可
能である。このボードは該バス上のアドレスに応答する
メモリコントローラ２１を含み、そのコントローラは、
少なくとも一つの他のボードとこのボードをインターリ
ーブ化する。またこのボードは、メモリバンクＢＡＮＫ
０-３を分割することができるＲＡＭ２０を具える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピューターシステム
内のデータへのアクセス性能に関し、特にメモリのイン
ターリーブ化に関する。

【０００２】

【従来の技術】多くの高性能コンピューターシステムは
システムバスに接続された多重メモリボードを使用す
る。これらボードはシステムによっては「ハード的に接
続され」ており、また別のシステムではいわゆる「拡張
スロット」を通してバスに接続される。拡張スロットは
必要に応じてメモリボードを追加／除去することを可能
にする。多くのシステムは固定ボードとリムーバブルボ
ード（脱着式ボード）を使用する。拡張ボードの主な利
点の一つはユーザーにとってそれらの経費と性能の均衡
を図ることができる点である。拡張メモリを使用すれば
止むことのないソフトのメモリ増大傾向にハードウェア
を追随させることができる。

【０００３】通常、メモリボードは各々にメモリコント
ローラと多数のデータ格納用ダイナミックＲＡＭ（ＤＲ
ＡＭ）とを含む。ボードの格納容量は設置されたＤＲＡ
Ｍチップの個数と容量とに依存する。

【０００４】メモリアクセスを高速化するために、メモ
リインターリービング（memory inteleaving）と呼ばれ
る方法が知られている。インターリービングとは、連続
するデータエレメントを交互のバンクに格納すべく、メ
モリコントローラに接続されたＤＲＡＭチップを複数
（２の倍数）のバンクに分割する方法である。各バンク
はそれ自身のメモリアドレスとデータバッファレジスタ
とを有する。ＤＲＡＭコントローラは到来するアドレス
を検査し、それに応じた正しいバンクを選択する。例え
ばもしもＤＲＡＭが二つのバンクに分割されると、バン
クの一つは奇数に指定され、他方が偶数に指定される。
ＤＲＡＭコントローラはアドレスの偶奇を認識し、適切
なバンクを選択する。偶／奇のインターリービング化は
しばしば２-ウェイ インターリービング（two-way inte
rleaving）と呼ばれる。その理由は連続するアドレス
（consecutive addresses）に対して二つのバンクがあ
るからである。４-ウェイ(four-way )インターリービン
グは四つのバンクを必要とし、四つ毎のアドレスが一つ
のバンクを選択する。

【０００５】インターリービングの利点は、一方のメモ
リバンクが先行のアクセスを実行している間、他のメモ
リバンクが選択できることである。このようにして連続
的メモリアクセスに必要な時間が顕著に低減できる。こ
れは連続的ロケーションにインストラクション（指令）
およびデータを配置する大抵のコンピューターについて
言えることである。

【０００６】普通、コンピューターシステムの各メモリ
ボードは他のボードのアドレスまたはコンピューターシ
ステムが使用するアドレスと重複しないメモリアドレス
領域またはブロックを割当てる。各ボードは、与えられ
たアドレスに応答すべきか否かを決定するための領域検
出回路を具えている。メモリブロックのサイズは当該ボ
ードの接続されているＤＲＡＭチップの容量に依存す
る。各ボードのアドレス領域を設定する方法は多数知ら
れている。例えばアドレス領域は前記検出器中にハード
的に組み込むことができ、あるいは手動でスイッチの切
り替えによりプログラム化できる。システムによっては
コンピューターが電力投入されたときメモリを検査し、
各ボード上のレジスタにコンフィギュレーションデータ
を与えることにより各ボード毎に領域を動的に設定す
る。

【０００７】システムメモリから受けたコードの実行に
際して、アプリケーションプログラムは同一メモリボー
ド上の連続メモリロケーションにアクセスするのが通例
である。しかし、同一メモリボードへの読み取りリクエ
ストおよび書き込みリクエストはボトルネック（bottle
neck、隘路）を起こしかねない。例えば読み取りに続
いてメモリへのポストされた書き込み（posted write
以下、ポスト書き込みという）を考えてみよう。ポスト
書き込みとは、メモリコントローラが迅速にレジスタ内
にデータエレメントを格納してからシステムバスを開放
する書き込みである。次いでそのメモリコントローラは
他のオペレーションをシステムバス上に保持することな
くそのデータエレメントを書き込む。しかしもしも次の
オペレーションが当該メモリボードからのデータ読み取
りリクエストであると、そのデータエレメントがＤＲＡ
Ｍに書き込みされる間、遅延が起きる。したがってポス
ト書き込みにより節約されたはずの時間が失われてしま
う。

【０００８】

【発明が解決しようとする課題】本発明はメモリアクセ
スの速度を増大させるコンピューターシステムおよび方
法を与えることを課題とする。

【０００９】本発明の別の課題は改善された性能を持つ
コンピューターシステム与えることである。

【００１０】

【課題を解決するための手段】本発明の一形態はコンピ
ューターシステム用のメモリボードである。このボード
は少なくとも一つの類似のメモリボードと並列に、シス
テムバスに接続することが可能である。このボードは、
このボードを少なくとも一つの他のボードとインターリ
ーブ化すると共に前記バス上のアドレスに応答するメモ
リコントローラを含む。

【００１１】本発明のもう一つの形態は、データが最下
位層に格納されると共に少なくとも二つの層がインター
リーブ化される多重層メモリシステムである。

【００１２】本発明のさらに別の形態は、システムバス
にそれぞれ接続された複数のメモリボードの各々のＲＡ
Ｍにアドレス指定する方法である。ＲＡＭは、選択され
たメモリボードをインターリーブ化することによりアド
レス指定される。

【００１３】

【実施例】図１はシステムバス１４に接続されたマイク
ロプロセッサ１２を含むコンピューターシステム１０の
一部を示す。システムバス１４には並列のメモリボード
１６、１８が接続される。メモリボード１６、１８の一
方または両方とも、システムバス１４にハード的に接続
できる。しかし、好ましい実施例ではメモリボード１
６、１８は拡張スロットに挿入することによりシステム
バス１４に接続可能となっている。図１は本発明が適用
できるアーキテクチャを簡単に示す。しかし、本発明は
このアーキテクチャをいろいろに設計変更したものにも
適用できる。例えば、本発明はシステムバス１４に三つ
以上のメモリボードが接続されたアーキテクチャにも適
用できる。また、本発明は二つ以上のシステムバスに多
重メモリボードが接続されたアーキテクチャにも適用で
きる。

【００１４】図２はメモリボード１６の簡単な図であ
る。メモリボード１６はＤＲＡＭ２０、メモリコントロ
ーラ２１、およびコンフィギュレーションレジスタ２６
を含む。メモリコントローラ２１はＤＲＡＭコントロー
ラ２２およびメモリセレクタ２４を含む。メモリセレク
タ２４はバスアドレスＡ（２：３１）を受信するため、
線２８によりシステムバス１４に接続される。メモリセ
レクタ２４はまたコンフィギュレーションビットを受信
するため、レジスタ２６に接続されるが、これについて
は後述する。メモリセレクタ２４はＤＲＡＭコントロー
ラ２２に至る線３０上にＤＲＡＭアドレスＭ（０：１
９）を与え、線３２上にＳＥＬＥＣＴ信号を与える。Ｄ
ＲＡＭコントローラ２２はメモリセレクタ２４およびＤ
ＲＡＭ２０の間に接続される。ＤＲＡＭ２０は四つのメ
モリバンクＢＡＮＫ０、ＢＡＮＫ１、ＢＡＮＫ２、ＢＡ
ＮＫ３に分割される。

【００１５】図３はメモリセレクタ２４の一層詳細な図
である。メモリセレクタ２４は二つの回路３４、３６を
含む。回路３４はバスアドレスＡ（２：３１）をＤＲＡ
ＭアドレスＭ（０：１９）に変換する。回路３４は一対
のマルチプレクサ３８、４０を含む。マルチプレクサ３
８はそれぞれ低位バスアドレスビットＡ4および高位バ
スアドレスビットＡ22を受信する入力端Ｉ0およびＩ1を
有する。マルチプレクサ３８の選択入力端Ｓはコンフィ
ギュレーションレジスタ２６からコンフィギュレーショ
ンビットＣ0を受信する。マルチプレクサ３８の出力は
ＤＲＡＭアドレスビットＭ18である。マルチプレクサ４
０はそれぞれ低位バスアドレスビットＡ5および高位バ
スアドレスビットＡ23を受信する入力端Ｉ0およびＩ1を
有する。マルチプレクサ４０の選択入力端者レジスタコ
ンフィギュレーションレジスタ２６からコンフィギュレ
ーションビットＣ1を受信する。マルチプレクサ４０の
出力はＤＲＡＭアドレスビットＭ19である。各マルチプ
レクサ３８、４０についてＩ0およびＩ1入力端がそれぞ
れ選択入力端Ｓの「０」および「１」により選択され
る。

【００１６】もしもバスアドレスＡ（２：３１）が所定
範囲内にあり、かつもしもアドレスＡ（２：３１）の二
つのビットが所定値を有すれば、回路３６は後述するよ
うにボード選択信号ＳＥＬＥＣＴを発生する。回路３６
の領域検出器部分は比較器４２、４４を含む。比較器４
２はバスアドレスビットＡ（２４：３１）およびメモリ
ボード１６上に含まれる最低位アドレス領域を示す値
（ＲＡＮＧＥ ＢＯＴＴＯＭ）を受信するための入力端
を有する。もしもバスアドレスＡ（２４：３１）がＲＡ
ＮＧＥ ＢＯＴＴＯＭ以上であると、比較器４２はその
出力端に「１」を与える。比較器４４はバスアドレスビ
ットＡ（２４：３１）とメモリボード１６上に含まれる
最高位アドレスを示す値（ＲＡＮＧＥ ＴＯＰ）を受信
するための入力端を有する。もしもバスアドレスＡ（２
４：３１）がＲＡＮＧＥ ＴＯＰ未満であると、比較器
４２はその出力端に「１」を与える。

【００１７】回路３６はまたマルチプレクサ４６、４
８、ＥＸＯＲゲート５０、５２、およびＡＮＤゲート５
４を含む。マルチプレクサ４６はそれぞれ高位バスアド
レスビットＡ22および低位バスアドレスビットＡ4を受
信する入力端Ｉ0およびＩ1を有する。マルチプレクサ４
６の選択入力端Ｓはコンフィギュレーションレジスタ２
６からコンフィギュレーションビットＣ0を受信する。
マルチプレクサ４６はＥＸＯＲゲート５０の入力端の一
方に接続される。ＥＸＯＲゲート５０の他方の入力端は
コンフィギュレーションビットＣ2を受信する。マルチ
プレクサ４８は、高位バスアドレスビットＡ23および低
位バスビットＡ5をそれぞれ受信する入力端Ｉ0およびＩ
1を有する。マルチプレクサ４８の選択入力端Ｓはコン
フィギュレーションレジスタ２６からコンフィギュレー
ションビットＣ1を受信する。マルチプレクサ４８の出
力端はＥＸＯＲゲート５２の一方の入力端に接続され
る。ＥＸＯＲゲート５２の他方の入力端はコンフィギュ
レーションビットＣ3を受信する。

【００１８】比較器４２、４４の出力端およびＥＸＯＲ
ゲート５０、５２はＡＮＤゲート５４に入力される。Ａ
ＮＤゲート５４の出力がＳＥＬＥＣＴ信号である。ＳＥ
ＬＥＣＴ信号はそれがアクティブであるとき、メモリア
ドレスＭ（０：１９）に応答してＤＲＡＭコントローラ
２２をイネーブル化する。

【００１９】以下にメモリセレクタ２４の動作を説明す
る。最低位バスアドレスビットＡ（０：１）が図示され
ていないことに最初に、注意されたい。ここに記載する
実施例ではＤＲＡＭ２０にアドレス指定可能な最小デー
タエレメントはダブルワード（四バイト）である。ビッ
トＡ（０：１）はシステムプロセッサが一ダブルワード
内の特定バイトをアクセス指定するために使用できる
が、ＤＲＡＭ２０にアクセスするのには必要でない。

【００２０】メモリセレクタ２４の主な機能はシステム
バス１４に接続された他のメモリボードにメモリボード
１６をインターリーブ化することである。（一般的に、
ボードが異なる数のＤＲＡＭを含むとそれらボードをイ
ンターリーブ化できない。）本インターリーブ機能はコ
ンフィギュレーションレジスタ２６の使用により完全に
プログラム可能である。システム初期化すなわち立ち上
げの期間、コンフィギュレーションビットＣ0、Ｃ1、Ｃ
2およびＣ３がコンフィギュレーションレジスタ２６に
書き込まれる。ビットＣ0およびＣ1は、インターリーブ
化されるべきボード数に基づいて回路３４がバスアドレ
スＡ（２：３１）をメモリアドレスＭ（０：１９）に変
換することを可能にする。下の表はその変換のいろいろ
の可能性を示すものである。 表１ Ｃ0 Ｃ1 インターリービング アドレス指定可能なバイト ０ ０ なし ｎ／ａ １ ０ ２-ウェイ １６ １ １ ４-ウェイ １６ マルチプレクサ３８、４０はアドレスビットＡ4、Ａ5、
Ａ22、およびＡ23を選択的に再配位化（re-ordering）
する。もしも全くインターリービングを行わないことに
すると、ビットＣ0およびＣ1はそれぞれＤＲＡＭアドレ
スビットＭ18、Ｍ19のためにアドレスビットＡ4、Ａ5を
選択する。同時にビットＣ0およびＣ1がマルチプレクサ
４６、４８に与えられ、そこでアドレスビットＡ22およ
びＡ23がそれぞれ選択され、ＳＥＬＥＣＴ信号を決定す
る。

【００２１】もしも、各ボード上に１６個の連続バイト
がアドレス指定可能であるように二つのボードをインタ
ーリーブ化すべきであれば、ビットＣ0、Ｃ1はそれぞれ
ＤＲＡＭアドレスビットＭ18およびＭ19のためにアドレ
スビットＡ22およびＡ5を選択する。同時に、マルチプ
レクサ４６、４８にはビットＣ0、Ｃ1が与えられ、ここ
でアドレスビットＡ4、Ａ23がそれぞれ選択され、ＳＥ
ＬＥＣＴ信号を決定する。

【００２２】もしも各ボード上に１６個の連続的バイト
がアドレス可能であるように四つのボードをインターリ
ーブ化すべきであれば、ビットＣ0、Ｃ1がそれぞれＤＲ
ＡＭアドレスビットＭ18およびＭ19のためにアドレスビ
ットＡ22およびＡ23を選択する。同時に、マルチプレク
サ４６、４８にはビットＣ0、Ｃ1が与えられ、ここでア
ドレスビットＡ4、Ａ5がそれぞれ選択され、ＳＥＬＥＣ
Ｔ信号を決定する。

【００２３】このようにしてコンフィギュレーションレ
ジスタ２６内のプログラム可能なビットＣ0、Ｃ1がイン
ターリーブ化されたボード数を決定する。

【００２４】回路３６はボード選択信号ＳＥＬＥＣＴを
発生するが、いくつかの入力信号により影響される。比
較器４２、４４を含む領域セレクタが出力信号を与える
のはバスアドレスがボード１６に対する所定範囲（rang
e、領域）内にあるときのみである。信号ＲＡＮＧＥ
ＢＯＴＴＯＭおよび信号ＲＡＮＧＥ ＴＯＰはシステム
コンフィギュレーション期間に負荷されたコンフィギュ
レーションレジスタ（図示してなし）から与えることが
できる。この領域セレクタはシステム内のすべてのメモ
リボードがインターリーブ化されている場合でも必要で
ある。その理由はコンピューターシステム内には他の目
的のために予約されまたは使用されている他のアドレス
空間があり得るからである。もしもある与えられたアド
レス、例えばアドレスビットＡ（２４：３１）、がＲＡ
ＮＧＥ ＢＯＴＴＯＭおよびＲＡＮＧＥ ＴＯＰの間に
あれば、比較器４２、４４から出される出力信号は共に
「１」である。

【００２５】マルチプレクサ４６はコンフィギュレーシ
ョンビットＣ0の値に応じてＡ22またはＡ4のいずれかを
選択する。マルチプレクサ４８はコンフィギュレーショ
ンビットＣ1の値に応じてＡ23またはＡ5のいずれかを選
択する。入力線Ａ22およびＡ4はマルチプレクサ３８、
４６において、コンフィギュレーションビットＣ0がマ
ルチプレクサ３８の出力としてＡ4を選択するときはマ
ルチプレクサ４６の出力としてＡ22を選択すべく設定さ
れている。さらにコンフィギュレーションビットＣ0が
マルチプレクサ３８の出力としてＡ22を選択するときは
マルチプレクサ４６の出力としてＡ4を選択する。同様
にして入力線Ａ23およびＡ5はマルチプレクサ４０、４
８内で、コンフィギュレーションビットＣ1がマルチプ
レクサ４０の出力としてＡ5を選択するときはマルチプ
レクサ４８の出力としてＡ23を選択すべく設定されてい
る。さらにコンフィギュレーションビットＣ1がマルチ
プレクサ４０の出力としてＡ23を選択するときはマルチ
プレクサ４８の出力としてＡ5を選択する。

【００２６】各マルチプレクサ４６、４８の出力はそれ
ぞれコンフィギュレーションビットＣ2およびＣ3と結び
付けられ。ビットＣ2は主としてボード１６が偶である
か奇であるかを示す。ＥＸＯＲゲート５０の出力はその
入力のただ一つのみが「１」であるとき「１」となるの
で、ＥＸＯＲゲート５０の出力はマルチプレクサ４６の
出力の変化により切り替わる。Ｃ3ビットは主としてメ
モリボード１６が四つのメモリボードの上位の組にある
か、低位の組にあるかを示す。ＥＸＯＲゲート５２の出
力はその入力のただ一つのみが「１」であるとき「１」
であるので、ＥＸＯＲゲート５２の出力はマルチプレク
サ４８の出力の変化によって切り替わる。

【００２７】上記のシステムはシステムの初期化の期間
にコンフィギュレーションレジスタ２６に格納された値
に従って完全にプログラム化することができる。一旦プ
ログラム化されると、このシステムはコンフィギュレー
ションレジスタ２６何格納された値に従って選択された
メモリボードをインターリーブ化する。選択されたビッ
トＡ4、Ａ5、Ａ22、およびＡ23は、ＤＲＡＭ２０をアド
レス指定するためのアドレスＭ（０：１９）を形成すべ
くメモリアドレスビットのシーケンスに再配位化され
る。とくに、低位ビットＡ4およびＡ5はＡ（２：２３）
内で占めていた位置から除去される。次いでビットＡ4
およびＡ22間で、またビットＡ5およびＡ23間で、それ
ぞれ高位アドレスビットＭ18およびＭ19を形成するため
の選択が行われる。Ａ4とＡ22、およびＡ5とＡ23の未選
択ビット対はメモリボードを選択するのに使用される。

【００２８】本システムは各ボード上のアクセス可能な
連続バイト数を変更することができるようにすることが
できることに注目されたい。例えば、もしもビットＡ
4、Ａ5がビットＡ5、Ａ6で置換されると、各ボード上で
アクセス可能なバイト数は１６から３２に変わる。

【００２９】本発明のもう一つの特徴は図１および図２
を参照すると理解できる。基本的には本システムメモリ
は二つの層状態（tiers）に配列される。メモリの高位
の層はボード１６、１８である。低位層は各ボード上の
メモリバンク０-３である。メモリボード１６、１８の
インターリーブ化は上述した。しかしＤＲＡＭコントロ
ーラ２２はアドレスＭ（０：１９）のメモリバンク０-
３をもインターリーブ化できる。従って本発明のもう一
つの実施例は、２層メモリシステムであって、データが
最下位層に格納され、両方の層がインターリーブ化され
たシステムである。ＤＲＡＭコントローラ２２によるメ
モリバンクのインターリーブ化は標準的機能であり、こ
れ以上の詳細な説明は省略する。

【００３０】多重層インターリービングの一つの例とし
て、メモリボード間の２-ウェイ インターリービングお
よびメモリバンク間の４-ウェイ インターリービングが
ある場合を考えよう。一グループのメモリアドレスはビ
ットＡ2およびＡ3によってのみ確定されかつ識別される
四つのアドレスを含む。連続するグループのメモリアド
レスはボード間にインターリーブ化される。従って一グ
ループ内の四つのアドレスは一メモリボードにアロケー
ト（用意）され、次の連続的グループ内の四つのアドレ
スは別のボードにアロケートされ、以下、同様である。
各グループ内の四つの連続的アドレスは次いでそれぞれ
のメモリバンク０-３間でインターリーブ化される。

【００３１】メモリシステム内の層数は、必要であれば
２以上にできる。

【００３２】当業者には本発明が上に開示した特定の実
施例に限定されないことが了解できよう。例えば、イン
ターリーブ化を高め、および／または一ボード上でアク
セス可能な連続バイト数を増大するため、マルチプレク
サ３８、４０、４６、４８の数およびコンフィギュレー
ションレジスタ２６内のコンフィギュレーションビット
数を変えることができる。またメモリはＤＲＡＭに限定
されず、ＲＡＭと称する他のいろいろの読み取り／書き
込みメモリを含むことができる。

【００３３】

【効果】以上、説明したように本発明のメモリボードは
少なくとも一つの類似のメモリボードと並列にシステム
バスに接続可能であり、このボードは該バス上のアドレ
スに応答するメモリコントローラを含み、そのコントロ
ーラは、少なくとも一つの他のボードとこのボードをイ
ンターリーブ化することができ、またこのボードはメモ
リバンクを分割することができるＲＡＭを具えることか
ら、メモリボード間のデータの読み取り／書き込みに遅
延することがない。

【図面の簡単な説明】

【図１】本発明を使用するコンピューターシステムの一
部のブロック線図である。

【図２】図１に示すメモリボードの一つのブロック線図
である。

【図３】図１に示すメモリセレクタの線図である。

【符号の説明】

１２ マイクロプロセッサ １４ システムバス １６、１８ メモリボード ２０ ＤＲＡＭ ２１ メモリコントローラ ２４ メモリセレクタ ２６ コンフィギュレーションレジスタ ２８、３０、３２ 信号線

Claims (3)

【特許請求の範囲】
1. 【請求項１】コンピューターにおいて少なくとも一つの
   類似のメモリボードと並列にシステムに接続されるメモ
   リボードであって、 該メモリボードを少なくとも他の一つのボードとインタ
   ーリーブ化させると共に、バス（バスアドレス）上のア
   ドレスに応答するメモリコントローラを含むことを特徴
   とするメモリボード。
2. 【請求項２】各々が複数の並列に接続されたメモリバン
   クを有する並列接続されたメモリボードを複数具えたコ
   ンピューターシステムにおけるセレクタであって、該ボ
   ードと、該メモリバンクをさらにインターリーブ化する
   コントローラとをインターリーブ化するセレクタ。
3. 【請求項３】システムバスに接続された複数のメモリボ
   ードの各々にランダムアクセスメモリ（ＲＡＭ）を有す
   るコンピューターシステムにおいて、選択されたメモリ
   ボードをインターリーブ化することにより該ＲＡＭにア
   クセスする方法。