JPH05211202A - 複合フリップ・チップ半導体装置とその製造およびバーンインの方法 - Google Patents

複合フリップ・チップ半導体装置とその製造およびバーンインの方法

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JPH05211202A
JPH05211202A JP4188990A JP18899092A JPH05211202A JP H05211202 A JPH05211202 A JP H05211202A JP 4188990 A JP4188990 A JP 4188990A JP 18899092 A JP18899092 A JP 18899092A JP H05211202 A JPH05211202 A JP H05211202A
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die
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flip chip
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Abstract

(57)【要約】 【目的】 複合フリップ・チップ半導体装置のバーンイ
ンを強化する方法により、個々の試験用ソケットを必要
とせずに、複数の装置のバーンインを同時に行う方法が
示される。 【構成】 ある形態では、この方法には、インターポー
ザ２２として示される複数のダイ受け入れ領域を有する
インターポーザ基板材料６０を設ける段階が含まれる。
インターポーザ基板材料上の複数の導電トレース２６
は、インターポーザ基板材料の第１表面から第２表面ま
で延在する複数の電気経路２４に電気的に結合されてい
る。半導体ダイ１２は、それぞれのダイ受け入れ領域、
すなわち各インターポーザ内に置かれ、ダイは複数の経
路２４に電気的に結合される。半導体ダイは、インター
ポーザ基板材料を所定の応力にさらすことによりバーン
インされる。インターポーザ基板材料は、個別化されて
ダイ受け入れ領域が分離され、複数の複合フリップ・チ
ップ半導体装置１０が形成される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的に半導体装置に関
する。さらに詳しくは、フリップ・チップ半導体装置と
その製造およびバーンインの方法に関する。
【０００２】
【従来の技術および発明が解決しようとする問題】フリ
ップ・チップ半導体装置とは、プリント回路（ＰＣ）基
板などの基板に、ダイまたはチップを下向きに実装する
ために用いられるパッケージのない半導体装置を指す。
言い換えれば、装置の一部品である半導体ダイの能動面
が基板に面することになる。通常、フリップ・チップ装
置は、たとえばハンダ・バンプなどの複数の導電性バン
プを半導体ダイの能動面上に形成し、これらのバンプを
基板上の対応するパターンの電気端子と電気的に結合す
ることにより基板に実装される。バンプを端子に結合す
るためによく用いられる方法は、バンプが電気端子と整
合するようにダイの能動面を基板表面に隣接して配置す
ることによる方法である。ダイと基板とは、加熱環境に
おかれ、バンプの材料が軟化あるいは溶融を始め、それ
によって電気端子を濡らす。冷却すると、バンプ材料は
硬化して、ダイ上のバンプと基板上の電気端子との間に
金属結合を形成する。ハンダ・バンプとハンダ・ボール
との組合せを用いて、その組成を変化させながらフリッ
プ・チップダイも基板に電気的に結合させて共融ハンダ
接合を行うことができる。
【０００３】フリップ・チップ技術を用いることの利点
は、装置に従来のパッケージ体を用いないので、装置の
寸法を最小限に抑えることができることである。さらに
半導体ダイと基板との電気的接続を、ダイの寸法を越え
ない範囲の基板に収められる。ダイを基板に結合させる
ために、ワイヤ・ボンドやその他のいかなる種類の外部
リード線も必要とすることがない。
【０００４】しかし、フリップ・チップ技術を用いる際
の大きな欠点は、フリップ・チップ装置をバーンインす
るための製造可能な方法がないことである。これは主に
このような装置が外部リード線を持たないためである。
バーンインとは、装置を顧客に出荷する前に弱い装置を
スクリーニングするために多くの半導体メーカーが用い
る試験である。通常のバーンイン手順は、装置を昇温状
態と高電圧で動作させて、初期の装置不良を検出する。
装置はバーンイン中に動作されるので、バーンイン試験
機器に装置を電気的に結合しなければならない。広く受
け入れられているバーンイン試験の設定では、複数の類
似の半導体装置をバーンイン試験ボードに、通常はボー
ドにつけられたあらかじめ設定されている試験用ソケッ
トに各装置を入れることにより接続する。このボードを
その後試験機器に電気的に接続して、複数の装置を同時
にバーンインできるようにする。フリップ・チップ半導
体装置は、既存の試験用ソケット内で用いることができ
ないので、上記の手順ではバーンインすることができな
い。従来の試験用ソケットは、外部装置リード線に合う
ように設計されているが、フリップ・チップ装置はこの
リード線を持たない。たいていのフリップ・チップ装置
は、ダイの能動面上にハンダ・バンプを有しているの
で、普通の試験用ソケットでは装置のバーンイン試験に
用いることができない。このために、フリップ・チップ
装置に関してバーンイン試験を行わないことにしている
メーカーが多い。その結果、バーンイン試験を行えばそ
の間に初期の不良を検出されているはずの、欠陥をもつ
フリップ・チップ装置が顧客に送られている。
【０００５】既存のフリップ・チップ技術を用いること
の別の欠点は、半導体ダイの能動面上に形成された導電
性バンプのために、別のレベルの金属被覆をダイ上に形
成しなければならないことが多いことである。ダイ上に
金属被覆されたボンディング・パッドを形成した後で、
別の金属層を付着およびパターニングしてボンド・パッ
ドの構造を基板の電気端子の構造に合うものに変形する
のが普通である。余分な金属層に関する処理に加えて、
フリップ・チップ装置は少なくとも１層の絶縁層といく
つかのマスキング動作も必要とする。ダイの製造におい
て処理段階が増えることにより、欠陥を生み出す可能性
も大きくなり、それによって装置の歩どまりが下がる。
追加の金属層を形成することが装置の製造に悪影響を与
えるだけでなく、追加された金属層があるために装置容
量が大きくなることもあるが、これは望ましいことでは
ない。
【０００６】フリップ・チップ技術のさらに別の欠点
は、装置の再加工性が制限されることが多いことであ
る。フリップ・チップ装置をＰＣボードなどの基板上に
実装すると、装置のユーザの多くは実装装置のアンダー
フィルを行う。言い換えれば、半導体ダイと基板との間
の空間を充填する。フリップ・チップのアンダーフィル
の材料としては、熱伝導性エポキシがある。フリップ・
チップ装置をアンダーフィルする目的は、基板に対して
半導体ダイが膨張収縮することを制限することである。
通常、半導体ダイは基板の熱膨張係数とは全く異なる熱
膨張係数を有する。その結果、ダイは基板とは異なる比
率で膨張収縮して、ハンダ接合に応力を発生させ、また
ダイのボンディング・パッドと基板の端子パッドとの間
の電気的な接続が開状態となる可能性がある。アンダー
フィル材料を用いることにより、ダイの膨張収縮が抑え
られ、それにより接続が開となる可能性が小さくなる。
しかし、アンダーフィル材料を用いることにより、また
再加工もできなくなる。アンダーフィル材料を用いる
と、基板から欠陥のある半導体装置を取り出し、欠陥部
品と良好な部品とを交換することができなくなる。これ
は、アンダーフィル材料が通常熱硬化性の材料、すなわ
ち恒久的に固化して軟化または溶融することができない
ためである。
【０００７】既存の技術は上記のような欠点を持つの
で、改良された半導体装置に対する必要性、特に改良さ
れたフリップ・チップ半導体装置と、製造環境に適した
方法でバーンインすることのできるその製造方法とに対
する必要性が生まれる。これは半導体ダイが内部の回路
構成に用いられる金属被覆の他に追加の金属被覆層を持
つ必要がなく、熱性能や機械的性能を犠牲にすることな
く再加工性を有するものでなければならない。さらに、
このような装置は優れた費用対効果で製造できるもので
あることが望ましい。
【０００８】
【課題を解決するための手段】本発明により、上記の必
要性が満足され、その他の利点が得られる。ある実施例
では、複合フリップ・チップ半導体装置のバーンインを
強化する方法は、複数のダイ受け入れ領域と、第１表面
および第２表面を有するインターポーザ(interposer)材
料を設ける段階を含むことを特徴とする。インターポー
ザ材料の第１表面は、インターポーザ材料の第１表面か
ら第２表面へと延在する複数の電気的経路に電気的に結
合された複数の導電トレースを有する。半導体ダイは、
各々のダイ受け入れ領域内に置かれて、複数の経路に電
気的に結合される。インターポーザ材料を所定の応力に
さらすことにより、半導体ダイのバーンインが行われ
る。インターポーザ材料は、個別化されてダイ受け入れ
領域を分離させ、複数の複合フリップ・チップ半導体装
置が形成される。
【０００９】これらとその他の特徴および利点は、以下
の詳細な説明と、添付の図面とにより、より明確に理解
されるだろう。図面は一定の比率で描かれているわけで
はなく、本発明のさまざまな特徴を明確に示すために描
かれている点に留意されたい。図示されている特定の実
施例や特徴は、本発明の範囲を制限するものではない。
【００１０】
【実施例】フリップ・チップ半導体装置は、装置がたい
へん小型であるという大きな利点を持っているが、また
フリップ・チップ装置にはいくつかの欠点がある。従来
技術において述べたように、フリップ・チップ装置は、
既存の試験機器を用いてバーンインすることができず、
追加の金属被覆層と、装置の歩どまりを低下させる可能
性のあるダイ製造段階とを必要とし、アンダーフィル材
料を用いて一度基板につけると、再加工ができない。本
発明は、既存のフリップ・チップ装置の上記の欠点のそ
れぞれを克服するだけでなく、その他の利点を有する。
これについては、以下の説明を通じて明らかになろう。
本発明は、半導体ダイの能動面に結合されたインターポ
ーザを利用する。インターポーザは、少なくとも一方に
形成された金属被覆層を有し、それによって半導体ダイ
上に追加の金属被覆層を形成する必要をなくしている。
さらに、インターポーザは、試験用ソケットを用いて、
あるいは単に上面または端面の試験用接触に接触させる
ことにより、複合半導体装置を個別にバーンインするこ
とのできる試験用接触をもつように設計することができ
る。本発明により形成される装置をバーンインするコス
トの低い方法としては、いくつかの装置を同時にバーン
インすることのできる、バーンイン・ボードとして機能
する単一のインターポーザ基板上に複数のインターポー
ザを形成することができる。本発明の他の利点は、再加
工性を制限することなく装置の熱的および機械的性能を
強化する材料で、インターポーザを作ることができる点
である。インターポーザは、基板に取り付けられる半導
体ダイとは反対側で基板に取り付けられるので、インタ
ーポーザと基板との間のアンダーフィル材料により、半
導体ダイの取り外しができなくなくなることはない。こ
のため、フリップ・チップ装置を基板上に実装した後で
も、欠陥のある半導体ダイを良好なダイと交換すること
ができる。
【００１１】図１は、本発明による複合フリップ・チッ
プ半導体装置１０の透視図である。この装置には、ダイ
の上面に形成された複数のボンディング・パッド１４を
有する半導体ダイ１２が含まれる。ボンディング・パッ
ド１４は、これもダイの上面に形成されている集積回路
（図示せず）に従来の形態で電気的に結合されている。
ボンディング・パッド１４は通常は、図のように半導体
ダイの周囲に沿って形成され、集積回路のレイアウトを
妨害せずに、ダイ当りのボンディング・パッドの数を最
大限にしている。各ボンディング・パッド１４の上に
は、ハンダ・バンプ１６が形成されている。ハンダ・バ
ンプは、フリップ・チップ半導体ダイを基板（図示せ
ず）に結合させる方法としては、当技術ではよく知られ
ている。
【００１２】従来のフリップ・チップ装置では、半導体
ダイ上に金属の層が形成されることが多く、これがボン
ディング・パッドに対する電気的接続部となり、周囲の
ボンディング・パッドの構造をアレイ構造にしている。
アレイ構造のボンディング・パッドとハンダ・バンプ
は、ＰＣボードまたは多層セラミック基板上の電気端子
のアレイに対応させるには必要とされることが多い。前
述のように、金属層を追加することによりダイの製造に
必要な処理段階の数が増え、装置の歩どまりが下がる可
能性がある。本発明では、周辺のハンダ・バンプをアレ
イ構造にするために半導体ダイ上に追加の金属層を作る
必要はない。その代わりに、本発明は図１に示されるよ
うな剛性のインターポーザ２２を持ち、望ましい端子の
構造を得る。半導体ダイ１２は、ハンダ・バンプ１６が
インターポーザに設けられた複数の電気経路２４と整合
し、それらと電気的に接触するようにインターポーザ２
２に取り付けられる。この経路は、従来の方法で、基板
（図示せず）の電気端子構造に合うような構造に形成さ
れる。ダイをインターポーザ上に配置したときに経路と
直接整合しないハンダ・バンプについては、複数の導電
トレース２６がインターポーザ上に設けられて、ハンダ
・バンプを特定の経路へと電気的に配線する。図に示さ
れるように、ハンダ・バンプ１６には、直接経路に接続
されずに、導電トレースの端部に形成された端子パッド
２７に結合されるものもある。導電トレースは、適切な
経路に配線される。図２は、ダイをインターポーザ上に
配置した後の、半導体ダイ１２とインターポーザ２２と
の上面図である。
【００１３】電気経路２４は、インターポーザ２２の上
面から、複数のハンダ・ボールが形成されている底面ま
で延在している。図３は、インターポーザ２２の電気経
路構造と対応するハンダ・ボール３２の構造を示す。ハ
ンダ・ボールは、基板（図示せず）の電気端子の構造に
も対応する。各ハンダ・ボールは、経路の直接下に配置
されて示されているが、インターポーザの底面に導電ト
レースを形成して、経路をハンダ・ボールに電気的に配
線してもよい。言い換えれば、ハンダ・ボール３２を、
図１の経路２４からハンダ・バンプ１６をずらして電気
的に配線しているのと同様の方法で経路２４からずらし
てもよい。
【００１４】装置の用例を分かりやすくするために、図
４および図５に複合フリップ・チップ半導体装置１０
を、ＰＣボード上に搭載した状態の断面図で示してあ
る。図４は図２の直線４−４に沿って切断した断面図で
あり、図５は直線５−５に沿って切断した断面図であ
る。図４では、半導体ダイ１２はハンダ・バンプ１６が
経路２４に一致するようにインターポーザ２２に結合さ
れている。各経路の下には、ハンダ・ボール３２があ
り、これはＰＣボード３４などの基板に結合されてい
る。ダイ１２とインターポーザ２２とは主に空気により
分離されているが、インターポーザ２２とＰＣボード３
４とはアンダーフィル材料３６により分離されている。
従来技術で説明されたように、アンダーフィル材料をフ
リップ・チップ半導体ダイと基板との間に用いて、基板
に対するダイの熱膨張および収縮を制限することがよく
行われる。しかし従来のフリップ・チップ装置でアンダ
ーフィル材料を用いると、再加工ができなくなる。これ
はよく用いられるアンダーフィル材料、たとえば熱導電
性エポキシなどが再溶融できないためである。本発明の
ある実施例においては、アンダーフィル材料をインター
ポーザ２２とＰＣボード３４との間に用いることができ
る。インターポーザ２２は一度ＰＣボード３４に取り付
けると、取り外すことができない；しかし半導体ダイ１
２は、再加工が必要な場合は、ハンダ・バンプ１６を加
熱して溶融させるだけで、簡単にインターポーザから外
すことができる。
【００１５】図５は、導電トレース２６を用いて、所定
の経路またはハンダ・ボール構造まで周辺のハンダ・バ
ンプ１６を「ファンイン（fan-in）」することができる
様子を示すものである。ダイ１２の周辺のハンダ・バン
プ１６は、導電トレース２６の端子パッドに接続され、
このトレースによりハンダ・バンプは経路２４に電気的
に配線される。経路の構造は、図１に明らかなようにア
レイ構造である。経路２４は図５の断面図の平面上にあ
るのではなく、そのため隠れている。インターポーザの
導電トレース２６を用いて、アレイ構造まで周辺のハン
ダ・バンプをファンインすることができるので、半導体
ダイ１２はフリップ・チップ半導体ダイとして用いるこ
とができるだけでなく、通常は周辺のボンディング・サ
イトを必要とする、従来の方法でワイヤ・ボンディング
されたダイ、またはＴＡＢ（テープ自動ボンディング）
ダイとしても用いることができる。そのため、半導体ダ
イの製造は、フリップ・チップ装置としても、ワイヤ・
ボンディング装置としても、またＴＡＢ装置としても標
準化された工程となる。
【００１６】図５はまた、経路２４が図４に示されるよ
うに完全に垂直である必要はなく、曲がっていたり斜め
になっていてもよいことも示している。経路を曲げる
と、インターポーザ２２は、２層以上の導電層を有する
多層材料であることが必要になる。多層インターポーザ
を用いると、経路とハンダ・ボールの配列にさらに融通
がきくようになり、また、金属被覆が１層だけに限られ
ないので、可能性のある経路とハンダ・ボールの位置の
数が増える。
【００１７】インターポーザ２２内に１層だけ導電層を
用いると、製造を容易にするという利点もある。１層だ
けの導電層を用いることにより、すなわち、インターポ
ーザの上部に導電層を用いることにより、インターポー
ザの経路とハンダ・ボールとはいくつかの異なる半導体
ダイについて標準的な、所定の一定の構造に形成するこ
とができる。例えば、図１では、半導体ダイ１２は１２
個のボンディング・パッドを有しており、これらはそれ
ぞれインターポーザ２２上の１２個の経路に対応する。
経路は、基板（図示せず）の標準化電気端子構造に一致
する一定のアレイに配列される。１２個のボンディング
・パッドを有する半導体ダイは数多くあるが、ダイ間で
ボンディング・パッドが正確に同じ位置にあるとは限ら
ない。しかし、インターポーザ２２は、導電トレース２
６を形成する金属被覆パターンを変更することにより、
１２個のボンディング・パッドを有する異なるダイのそ
れぞれに用いることができる。言い換えれば、経路とハ
ンダ・ボールの構造を固定したままで、ある金属層をさ
まざまなボンディング・パッド構造に合うように変更す
ることができる。複数の金属層を有するインターポーザ
を異なるボンディング・パッド構造のそれぞれに用いる
こともできるが、２層以上の金属層を各構造に合うよう
に「カストマイズ」しなければならず、それによって製
造段階の数が増える。
【００１８】本発明に用いるのに適したインターポーザ
を製作するには、半導体ダイの熱膨張係数（ＣＴＥ）に
ほぼ近似する熱膨張係数を有する材料が好適な材料であ
る。半導体ダイは、たいてい、約３ｐｐｍ（parts per
million ）／℃のＣＴＥを有するシリコンより形成され
る。そのため、インターポーザのＣＴＥはダイのそれと
一致するので、インターポーザのために好適な材料はシ
リコンである。しかし、他の材料もシリコンのＣＴＥに
近いＣＴＥを持つものがある。例えば、窒化アルミニウ
ムのＣＴＥは４．５ｐｐｍ／゜Ｃのオーダーである。イ
ンターポーザの材料として用いるには、他のセラミック
も適している。インターポーザのＣＴＥとダイのＣＴＥ
を近似させると、ハンダ・バンプと導電トレースまたは
経路との間の電気的結合が、熱誘導応力により壊される
ことが少なくなる。さらにダイとインターポーザとのＣ
ＴＥを近似させると、剛性の接合部を用いてダイとイン
ターポーザとを結合させることができる。ハンダは、フ
リップ・チップ・ダイを任意の種類の基板に結合させる
ために最もよく用いられる材料である。これは、ハンダ
が熱誘導応力を吸収するのを助ける汎用性のある接合部
であると考えられるためである。インターポーザのＣＴ
Ｅを半導体ダイのＣＴＥと近似させることにより、例え
ば銅製の接合部などの剛性の結合接合部を用いて、電気
性能を改善させることができる。インターポーザの材料
を選択する際のもう１つの考慮点は、熱放散性である。
多くの半導体装置は動作中に非常に多くの熱を発生す
る。熱放散性の良いインターポーザ材料を用いると、複
合フリップ・チップ装置から熱を除去するのに役立ち、
それによって装置の寿命を延ばし、信頼性を向上させ
る。インターポーザ２２のようなインターポーザを製作
するには、既知の技術を用いてインターポーザ上に経路
と導電トレースとを形成することができる。例えば、ス
クリーン印刷または金属付着とエッチング技術を用いて
導電トレースを形成し、エッチングまたはレーザ・ドリ
ル法を用いて経路を形成することができる。経路は電気
的に導電性を持たねばならず、そのため導電性材料で充
填される。再加工性を提供し、熱誘導応力に対する抵抗
力を改善するだけでなく、本発明によるインターポーザ
を用いるとフリップ・チップ半導体装置の試験およびバ
ーンイン方法も確立される。例えば、図１のインターポ
ーザ２２には、インターポーザの周囲に複数の試験用接
触２８が設けられる。試験用接触２８は、図のようにイ
ンターポーザの側辺に沿って延在していても、インター
ポーザの上面のみに形成されてもよい。試験用接触は、
以下に説明されるように接触を経路に結合させることに
より、ダイ１２のハンダ・バンプに電気的に結合され
る。しかし、実施される試験の程度により、試験用接触
と経路との間に１対１の対応が必要でない点に留意され
たい。試験用接触と経路との間の電気的接続は、分かり
やすくするために図示されていない。しかし、少なくと
も２つの方法により、試験用接触と経路との間の接続を
簡単に行うことができる。１つの方法は、試験用接触を
経路に結合させるための導電層を含む多層インターポー
ザを利用することである。もう１つの方法は、インター
ポーザの上面に第２の複数の導電トレースを形成して、
同じ機能を果たす方法である。試験用接触２８があるた
めに、従来の探針（図示せず）を用いてダイの機能を試
験することができる。さらに、試験用接触２８をインタ
ーポーザの側辺に沿って少なくとも部分的に延在させる
ことにより、複合フリップ・チップ半導体装置を、端部
接触を扱うことのできる既知の試験用ソケットで試験と
バーンインとを行うことができる。
【００１９】本発明による複合フリップ・チップ半導体
装置におけるインターポーザにより、個々の装置をバー
ンインする便利な方法が生まれる。さらに、既存のバー
ンインボードによる方法と同様に、複数の装置を同時に
バーンインできるインターポーザを製作するためのコス
トの低い方法がある。図６に複数のインターポーザ２２
を含むインターポーザ基板６０が示される。インターポ
ーザ群は、インターポーザ基板に形成されたミシン目６
２により互いに分離される。インターポーザ基板の側辺
には、複数の基板試験接触６４があり、これは以下に示
される方法で個別のインターポーザ２２に電気的に結合
されている。しかし、図６では電気的接続は示されてい
ない。一定の接続を直列で行うことができるので、それ
ぞれのインターポーザ経路のための基板試験用接触は、
通常は必要とされない。多層インターポーザ基板を用い
て、基板試験用接触から個々のインターポーザ経路への
接続を行うことができる。代わりに単層インターポーザ
基板を用いることもできる。しかし、単層基板を用いる
と、１平面上で導電配線を行うには、基板の面積を大き
くしなければならない。
【００２０】個々のインターポーザのそれぞれに半導体
ダイ（図６には図示せず）を結合させた後は、インター
ポーザ基板は従来のバーンイン・ボードと同様に機能す
る。バーンイン機器の電気接続部は、基板試験用接触６
４に接続されて、複数の個々の半導体ダイを同時に試験
するか、あるいは応力を与える。インターポーザ基板全
体をバーンインすることは、個別の装置をバーンインす
るのに比べて利点がある。多数の装置を同時にバーンイ
ンするとバーンインにかかる時間が少なくなるためと、
各装置の試験用ソケットが必要ないためである。バーン
インを個々の装置レベルでなく、インターポーザ基板レ
ベルで行うと、個々のインターポーザ上に試験用接触２
８を設ける必要がなくなる。インターポーザ基板レベル
でバーンイン試験を行った後は、例えばミシン目６２に
沿ってインターポーザ基板６０を切断するか、あるいは
破ることにより、個々のインターポーザ２２を切り離
す。インターポーザを切り離した結果、図１ないし図５
に示されるような、複数の複合フリップ・チップ半導体
装置ができあがる。
【００２１】本発明により用いられるインターポーザに
よって得られる別の利点は、フリップ・チップ半導体装
置の電気性能が強化されることである。インターポーザ
を用いると、２つの表面が追加されて、その上に回路構
成または電気部品を形成することができる。例えば図７
は、本発明に用いるのに適したインターポーザ４０の底
面を示す。本発明の前述の実施例と類似の、複数のハン
ダ・ボール４２に加えて、インターポーザ４０には２個
の電気部品、すなわち端子抵抗４６とデカップリング・
コンデンサ４８とが含まれている。ハンダ・ボール，経
路または導電トレースに占有されていないインターポー
ザの部分は、電気部品のために用いることができる。あ
るいは、別の電源バスのために用いることができる。そ
のため、フリップ・チップ半導体ダイの寸法を大きくす
ることなく、別の回路構成，バスまたは部品を追加する
ことができる。図７は、装置の共通出力信号を、インタ
ーポーザの底面上で互いに結合できることを示してい
る。例えば、端子グループ４３，４４を複数のハンダ・
ボールの代わりに用いて、例えば電力または接地出力を
結合することができる。
【００２２】ここに示される以上の説明と図面とは、本
発明による多くの利点を示す。特に、本発明による装置
は、フリップ・チップ半導体ダイに結合されたインター
ポーザ上に試験用接触を設けることにより、個別にバー
ンインすることができる。接触が試験用ソケットと一致
するように、または従来の探針で接触を試験することが
できるように試験用接触を形成することができる。さら
にインターポーザ基板を用いて、従来のバーンイン・ボ
ードのように、しかし、試験用ソケットを必要とせず
に、複数のフリップ・チップ装置を同時にバーンインす
ることができる。また、本発明によりフリップ・チップ
半導体ダイ上に金属被覆層を追加する必要がなくなる。
そのためダイの製造がより単純になり、既存のフリップ
・チップ製造技術に比べて、歩どまりが高くなる可能性
がある。その代わりに、別の金属層がインターポーザ上
に形成されるが、これはダイに金属層を追加しなければ
ならない場合よりもはるかに簡単な製造法である。ま
た、金属被覆層を追加しなくとも済むようになったの
で、フリップ・チップ半導体ダイをワイヤ・ボンディン
グ・ダイやＴＡＢダイにも用いることができる。さらに
別の利点は、適切なインターポーザ材料を選択すること
により、インターポーザを用いてフリップ・チップ結合
における熱誘導応力を小さくし、装置の動作中の熱を放
散できることである。さらに、フリップ・チップ半導体
装置にインターポーザを用いることにより、別の表面を
つくりだし、この上に回路構成，バスまたは他の電気部
品を、半導体ダイの面積を大きくすることなく形成でき
る。
【００２３】以上、本発明により前述の必要性と利点と
を完全に満足する複合フリップ・チップ半導体装置のバ
ーンインを強化する方法が提供されたことは明かであ
る。本発明は、特定の実施例を参考に説明され図示され
たが、本発明はこれらの説明のための実施例に制限され
るものではない。本発明の本質から逸脱することなく修
正や変形が可能であることは、当業者には理解いただけ
よう。例えば、本発明で用いられるインターポーザはシ
リコンや窒化アルミニウムで作る必要はなく、代わりに
どのような材料でもよい。しかし、好適なインターポー
ザの材料は、本発明の装置に用いられる半導体ダイのＣ
ＴＥに類似のＣＴＥを有するものである。また、本発明
は周辺のボンディング・パッド構造をアレイ構造に変形
するインターポーザを利用するものに限らない。電気的
接続の構造に関わらず、上記の利点の多くは達成され
る。また、本発明は、半導体ダイ上にハンダ・バンプを
使用することに限るものではない。半導体ダイをインタ
ーポーザに電気的に結合するいかなる方法も、本発明の
範囲内にある。同様に、ハンダ・ボール以外の方法もイ
ンターポーザを基板に結合するために適している。ま
た、試験用接触により個別の装置の試験とバーンインと
が可能になるが、インターポーザが有益であるために
は、試験用接触を持つ必要はない。さらに、本発明によ
り用いられるインターポーザは、図に示されるようにフ
リップ・チップ半導体ダイよりも大きくなくともよい。
しかし、ダイよりもインターポーザを大きくすると、フ
リップ・チップ装置の試験およびバーンインにおいてさ
らに汎用性が得られる。また本発明に関して用いられる
インターポーザは、半導体ダイに対向する上面に導電ト
レースを有するものに限らない。基板に対向するインタ
ーポーザの底面に、複数の導電トレースを有して、複数
の経路を望ましい構造に配線してもよい。同様に、本発
明により用いられるインターポーザ基板材料は、単層材
料でも多層材料でもよい。特に説明されは図示された種
類以外の回路構成，バスおよび電気部品も、インターポ
ーザ表面上に形成して装置の電気性能を強化または補助
することもできる点にも留意されたい。さらに、本発明
は装置内に特定の種類の半導体ダイを使用することに限
るものでは決してない。そのため、本発明は添付の請求
項の範囲内に入るすべての変形と修正とを包含するもの
である。
【図面の簡単な説明】
【図１】本発明によるインターポーザに付属して、複合
フリップ・チップ半導体装置を形成する半導体ダイの透
視図である。
【図２】インターポーザ上に半導体ダイを配置した後
の、図１の半導体装置の上面図である。
【図３】図２の半導体装置の底面図である。
【図４】図２の半導体装置を、直線４−４で切断した断
面図である。
【図５】図２の半導体装置を、直線５−５で切断した断
面図である。
【図６】本発明により用いられるインターポーザ基板材
料の上面図である。
【図７】本発明の他の形態による複合フリップ・チップ
半導体装置のインターポーザの底面図である。
【符号の説明】
１０ 複合フリップ・チップ半導体装置 １２ 半導体ダイ １４ ボンディング・パッド １６ ハンダ・バンプ ２２ インターポーザ ２４ 経路 ２６ 導電トレース ２７ 端子パッド ２８ 接触

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 複合フリップ・チップ半導体装置（１
    ０）であって：ダイ上に形成された集積回路と、集積回
    路に電気的に結合された複数のボンディング・パッド
    （１４）とを有する単一の半導体ダイ（１２）；第１表
    面および第２表面と、第１表面から第２表面に延在する
    複数の経路（２４）とを有し、第１表面は複数の経路に
    電気的に結合された複数の導電トレース（２６）を有す
    るインターポーザ（２２）；複数のボンディング・パッ
    ドを、複数の導電トレースに電気的に結合する手段；お
    よび複数の経路を基板に電気的に結合する手段；によっ
    て構成されることを特徴とする複合フリップ・チップ半
    導体装置。
  2. 【請求項２】 複合フリップ・チップ半導体装置（１
    ０）を製作する方法であって：第１表面と、対向する第
    ２表面と、その上に形成された集積回路とを有し、第１
    表面は集積回路に電気的に結合された複数のボンディン
    グ・パッド（１４）を有する半導体ダイ（１２）を設け
    る段階；第１表面と、対向する第２表面とを有し、第１
    表面から第２表面に延在する複数の電気経路（２４）を
    有して、第１表面は複数の電気経路に電気的に結合され
    た複数の導電トレース（２４）を有するインターポーザ
    （２２）を設ける段階；半導体ダイの第１表面が、イン
    ターポーザの第１表面に対向し、複数のボンディング・
    パッドが複数の経路に電気的に結合されるように半導体
    ダイをインターポーザに取り付ける段階；および複数の
    経路を基板に電気的に結合させる手段を設ける段階；に
    よって構成されることを特徴とする方法。
  3. 【請求項３】 複合フリップ・チップ半導体装置のバー
    ンインの方法であって：複数のダイ受け入れ領域（２
    ２）を有し、第１表面と第２表面とを有し、第１表面は
    第１表面から第２表面に延在する複数の電気経路（２
    ４）に電気的に結合された複数の導電トレースを有する
    インターポーザ基板材料（６０）を設ける段階；半導体
    ダイ（１２）を各々のダイ受け入れ領域に入れて、半導
    体ダイを複数の経路に電気的に結合させる段階；インタ
    ーポーザ基板材料を所定の応力にさらすことにより、各
    々の半導体ダイをバーンインする段階；およびインター
    ポーザ基板材料を個別化して、ダイ受け入れ領域を分離
    させ、複数の複合フリップ・チップ半導体装置（１０）
    を形成する段階；によって構成されることを特徴とする
    方法。
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