JPH0521472A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH0521472A JPH0521472A JP17078991A JP17078991A JPH0521472A JP H0521472 A JPH0521472 A JP H0521472A JP 17078991 A JP17078991 A JP 17078991A JP 17078991 A JP17078991 A JP 17078991A JP H0521472 A JPH0521472 A JP H0521472A
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】化合物半導体ヘテロ接合電界効果トランジスタ
の導電チャネルを、半導体表面を平坦に保ったまま微細
に分割する。 【構成】ソース電極６とドレイン電極７との間の導電チ
ャネル１０以外の領域に、半導体結晶と異なる導電型の
不純物を選択的にイオン注入してから活性化して、半導
体結晶表面近傍にＰ−Ｎ接合を形成する。半導体結晶中
の伝導帯エネルギー下端がフェルミレベルエネルギーよ
り高くなり、ヘテロ接合界面に生じる電子蓄積層３を消
滅させて、細線状の導電チャネル１０を形成する。
の導電チャネルを、半導体表面を平坦に保ったまま微細
に分割する。 【構成】ソース電極６とドレイン電極７との間の導電チ
ャネル１０以外の領域に、半導体結晶と異なる導電型の
不純物を選択的にイオン注入してから活性化して、半導
体結晶表面近傍にＰ−Ｎ接合を形成する。半導体結晶中
の伝導帯エネルギー下端がフェルミレベルエネルギーよ
り高くなり、ヘテロ接合界面に生じる電子蓄積層３を消
滅させて、細線状の導電チャネル１０を形成する。
Description
【０００１】
【産業上の利用分野】本発明は化合物半導体ヘテロ接合
電界効果トランジスタに関し、特に極微細幅に分割され
た導電チャネルをもつ化合物半導体ヘテロ接合電界効果
トランジスタに関するものである。
電界効果トランジスタに関し、特に極微細幅に分割され
た導電チャネルをもつ化合物半導体ヘテロ接合電界効果
トランジスタに関するものである。
【０００２】
【従来の技術】分子線エピタキシャル法などの化合物半
導体結晶成長技術の発展により、原子層単位でエピタキ
シャル層の厚さを制御することができる。さらに互いに
異なる半導体の電子親和力の小さい半導体に選択的に不
純物をドープしてヘテロ接合を作る。ヘテロ接合界面近
傍の電子親和力の大きな半導体中に高移動度の電子蓄積
層を得ることができる。
導体結晶成長技術の発展により、原子層単位でエピタキ
シャル層の厚さを制御することができる。さらに互いに
異なる半導体の電子親和力の小さい半導体に選択的に不
純物をドープしてヘテロ接合を作る。ヘテロ接合界面近
傍の電子親和力の大きな半導体中に高移動度の電子蓄積
層を得ることができる。
【０００３】この２次元的な分布をもつ電子蓄積層を電
流チャネルとする電界効果トランジスタ（ＦＥＴ）は、
ヘテロ接合ＦＥＴまたは選択ドープＦＥＴと呼ばれ、高
周波特性の優れたものが実用化されている。
流チャネルとする電界効果トランジスタ（ＦＥＴ）は、
ヘテロ接合ＦＥＴまたは選択ドープＦＥＴと呼ばれ、高
周波特性の優れたものが実用化されている。
【０００４】通常、電子蓄積層では電子が２次元的に分
布しているが、これを１次元的な分布とすることにより
さらに電子が高移動度となる。これを電流チャネルとし
たＦＥＴを作る試みがなされている。恩田らは１９８９
年、ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、１
２５頁に良好な特性のＦＥＴについて報告している。
布しているが、これを１次元的な分布とすることにより
さらに電子が高移動度となる。これを電流チャネルとし
たＦＥＴを作る試みがなされている。恩田らは１９８９
年、ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、１
２５頁に良好な特性のＦＥＴについて報告している。
【０００５】そのＦＥＴを、従来技術による１次元化し
た電流チャネルを用いたＦＥＴとして、図５（ａ）〜
（ｃ）を参照して説明する。
た電流チャネルを用いたＦＥＴとして、図５（ａ）〜
（ｃ）を参照して説明する。
【０００６】図５（ｂ）および（ｃ）の平面図に示すよ
うに、半絶縁性ＧａＡｓ基板１に分子線エピタキシャル
法により高純度ＧａＡｓ層２、スペーサ層となるアンド
ープＡｌＧａＡｓ層４ａ、Ｎ型ＡｌＧａＡｓ層４、Ｎ型
ＧａＡｓ層５が成長されている。
うに、半絶縁性ＧａＡｓ基板１に分子線エピタキシャル
法により高純度ＧａＡｓ層２、スペーサ層となるアンド
ープＡｌＧａＡｓ層４ａ、Ｎ型ＡｌＧａＡｓ層４、Ｎ型
ＧａＡｓ層５が成長されている。
【０００７】図５（ａ）に示すように、ソース電極６と
ドレイン電極７との間の導電チャネルが０．１〜１μｍ
の幅で細線チャネル領域１０に細かく分割されている。
ソース電極６とドレイン電極７との間にはゲート電極８
が形成されている。
ドレイン電極７との間の導電チャネルが０．１〜１μｍ
の幅で細線チャネル領域１０に細かく分割されている。
ソース電極６とドレイン電極７との間にはゲート電極８
が形成されている。
【０００８】図５（ａ）のＡ−Ｂ断面図である図５
（ｂ）およびＣ−Ｄ断面図である図５（ｃ）に示すよう
に、導電チャネル領域１０はメサ１５と呼ばれる溝によ
って分割されている。電子蓄積層３は導電チャネル領域
１０のみに形成されている。恩田らは導電チャネルを細
かく分割しない素子と比較して、低温における相互コン
ダクタンス（ｇm ）や遮断周波数（ｆT ）の著しい向上
を報告している。導電チャネルの細線化による電子蓄積
層の１次元化はヘテロ接合ＦＥＴの高周波特性の向上に
極めて有効の方法である。
（ｂ）およびＣ−Ｄ断面図である図５（ｃ）に示すよう
に、導電チャネル領域１０はメサ１５と呼ばれる溝によ
って分割されている。電子蓄積層３は導電チャネル領域
１０のみに形成されている。恩田らは導電チャネルを細
かく分割しない素子と比較して、低温における相互コン
ダクタンス（ｇm ）や遮断周波数（ｆT ）の著しい向上
を報告している。導電チャネルの細線化による電子蓄積
層の１次元化はヘテロ接合ＦＥＴの高周波特性の向上に
極めて有効の方法である。
【０００９】
【発明が解決しようとする課題】導電チャネルの細線化
の手段としてエッチングで形成したメサと呼ばれる溝を
使っている。さらに微細化して量子干渉効果が生じる
０．１μｍ以下の幅の導電チャネルを形成し、素子の性
能を向上させることは困難である。
の手段としてエッチングで形成したメサと呼ばれる溝を
使っている。さらに微細化して量子干渉効果が生じる
０．１μｍ以下の幅の導電チャネルを形成し、素子の性
能を向上させることは困難である。
【００１０】しかもメサによる段差が生じる。ゲート電
極形成時にゲート電極が段切れするなど、微細パターン
加工上の問題も発生する。
極形成時にゲート電極が段切れするなど、微細パターン
加工上の問題も発生する。
【００１１】
【課題を解決するための手段】本発明の電界効果トラン
ジスタは、電子親和力の異なる２層以上の平坦な半導体
層からなる半導体ヘテロ接合界面に生成した導電チャネ
ルを、前記半導体層表面が平坦な状態を維持して量子干
渉効果が現われるまで微細に分割した構造を用いたもの
である。
ジスタは、電子親和力の異なる２層以上の平坦な半導体
層からなる半導体ヘテロ接合界面に生成した導電チャネ
ルを、前記半導体層表面が平坦な状態を維持して量子干
渉効果が現われるまで微細に分割した構造を用いたもの
である。
【００１２】
【実施例】本発明の第１の実施例について、図１（ａ）
の平面図と、そのＡ−Ｂ断面図である図１（ｂ）および
そのＣ−Ｄ断面図である図１（ｃ）とを参照して説明す
る。
の平面図と、そのＡ−Ｂ断面図である図１（ｂ）および
そのＣ−Ｄ断面図である図１（ｃ）とを参照して説明す
る。
【００１３】ＡｕＧｅ／Ｎｉからなるソース電極６およ
びドレイン電極７はＮ型ＧａＡｓ層５とオーミックコン
タクトを形成している。Ａｌからなるゲート電極８はＮ
型ＧａＡｓ層５とショットキー接合を形成している。
びドレイン電極７はＮ型ＧａＡｓ層５とオーミックコン
タクトを形成している。Ａｌからなるゲート電極８はＮ
型ＧａＡｓ層５とショットキー接合を形成している。
【００１４】ゲート電極８のバイアス電圧により電子蓄
積層３の電子濃度を変調し、ソース電極６とドレイン電
極７との間の電流を制御する。
積層３の電子濃度を変調し、ソース電極６とドレイン電
極７との間の電流を制御する。
【００１５】ソース電極６とドレイン電極７との間の導
電チャネル領域１０には、電子蓄積層３が形成される。
9Ｂｅ+ をイオン注入して電子蓄積層をもたないイオン
注入領域９によって分割されている。
電チャネル領域１０には、電子蓄積層３が形成される。
9Ｂｅ+ をイオン注入して電子蓄積層をもたないイオン
注入領域９によって分割されている。
【００１６】このＦＥＴの製造工程について、図２
（ａ）〜（ｃ）を参照して説明する。
（ａ）〜（ｃ）を参照して説明する。
【００１７】はじめに図２（ａ）に示すように、半絶縁
性ＧａＡｓ基板１上に分子線エピタキシャル法により、
厚さ１μｍのアンドープ（高純度）ＧａＡｓ層２、Ｎ型
不純物であるＳｉを２×１０18ｃｍ-3ドープした厚さ２
００ＡのＮ型Ａｌ0.25Ｇａ0.75Ａｓ層４、Ｓｉを５×１
０17ｃｍ-3ドープした厚さ２００ＡのＮ型ＧａＡｓ層５
を成長する。
性ＧａＡｓ基板１上に分子線エピタキシャル法により、
厚さ１μｍのアンドープ（高純度）ＧａＡｓ層２、Ｎ型
不純物であるＳｉを２×１０18ｃｍ-3ドープした厚さ２
００ＡのＮ型Ａｌ0.25Ｇａ0.75Ａｓ層４、Ｓｉを５×１
０17ｃｍ-3ドープした厚さ２００ＡのＮ型ＧａＡｓ層５
を成長する。
【００１８】電子親和力の差によって、Ｎ型ＡｌＧａＡ
ｓ層４と高純度ＧａＡｓ層２とのヘテロ接合界面近傍の
高純度ＧａＡｓ層２に、約１×１０12ｃｍ-2の電子濃度
の電子蓄積層３が形成される。
ｓ層４と高純度ＧａＡｓ層２とのヘテロ接合界面近傍の
高純度ＧａＡｓ層２に、約１×１０12ｃｍ-2の電子濃度
の電子蓄積層３が形成される。
【００１９】２次元的な分布をもつ電子の分布を１次元
的な分布に近づけて電子の移動度などの輸送特性を向上
させるため、ソース電極６とドレイン電極７との導電チ
ャネル領域以外の電子蓄積層７を消滅させる必要があ
る。
的な分布に近づけて電子の移動度などの輸送特性を向上
させるため、ソース電極６とドレイン電極７との導電チ
ャネル領域以外の電子蓄積層７を消滅させる必要があ
る。
【００２０】つぎに図２（ｂ）に示すように、プラズマ
ＣＶＤ法により４００℃の低温で厚さ１０００ＡのＳｉ
Ｏ2 膜１１を成長する。つぎにＥＢ（電子線ビーム）直
描法により幅約０．１μｍのレジスト１２をパターニン
グする。
ＣＶＤ法により４００℃の低温で厚さ１０００ＡのＳｉ
Ｏ2 膜１１を成長する。つぎにＥＢ（電子線ビーム）直
描法により幅約０．１μｍのレジスト１２をパターニン
グする。
【００２１】つぎにレジスト１２をマスクとして 9Ｂｅ
+ を加速エネルギー１０ｋｅＶ、注入量（ドース）１×
１０14ｃｍ-2イオン注入する。つぎにＡｓＨ3 雰囲気で
５秒間の短時間アニールを行なう。
+ を加速エネルギー１０ｋｅＶ、注入量（ドース）１×
１０14ｃｍ-2イオン注入する。つぎにＡｓＨ3 雰囲気で
５秒間の短時間アニールを行なう。
【００２２】つぎにＳｉＯ2 膜１１およびレジスト１２
を除去する。
を除去する。
【００２３】そのあと図１（ｂ）および図１（ｃ）に示
すように、ＥＢ直描法によるレジスト（図示せず）パタ
ーン形成およびリフトオフ法により、ゲート長０．１μ
ｍのゲート電極８およびゲート電極８から０．２μｍ間
隔でソース電極６、ドレイン電極７を形成する。
すように、ＥＢ直描法によるレジスト（図示せず）パタ
ーン形成およびリフトオフ法により、ゲート長０．１μ
ｍのゲート電極８およびゲート電極８から０．２μｍ間
隔でソース電極６、ドレイン電極７を形成する。
【００２４】図１（ｂ）の 9Ｂｅ+ イオンを注入してい
ない導電チャネル領域１０のＥ−Ｆにおける半導体中の
エネルギーバンド図は図３に示すようになり、導電チャ
ネルとなる電子蓄積層３が形成されている。
ない導電チャネル領域１０のＥ−Ｆにおける半導体中の
エネルギーバンド図は図３に示すようになり、導電チャ
ネルとなる電子蓄積層３が形成されている。
【００２５】一方、図１（ｂ）の 9Ｂｅ+ イオンを注入
した領域９のＧ−Ｈにおける半導体中のエネルギーバン
ド図は図４に示すようになり、Ｎ型ＡｌＧａＡｓ層４と
高純度ＧａＡｓ層２との接合界面でフェルミエネルギー
（ＥF ）よりも伝導帯下端エネルギー（ＥC ）が高くな
り、電子蓄積層が消滅している。すなわち 9Ｂｅ+ イオ
ン注入されたＧａＡｓ層１４の表面近傍がＰ型になっ
て、Ｐ−Ｎ接合１３が形成され、エネルギーバンドがも
ち上げられて伝導帯エネルギー下端ＥC がフェルミエネ
ルギーよりも高くなる。
した領域９のＧ−Ｈにおける半導体中のエネルギーバン
ド図は図４に示すようになり、Ｎ型ＡｌＧａＡｓ層４と
高純度ＧａＡｓ層２との接合界面でフェルミエネルギー
（ＥF ）よりも伝導帯下端エネルギー（ＥC ）が高くな
り、電子蓄積層が消滅している。すなわち 9Ｂｅ+ イオ
ン注入されたＧａＡｓ層１４の表面近傍がＰ型になっ
て、Ｐ−Ｎ接合１３が形成され、エネルギーバンドがも
ち上げられて伝導帯エネルギー下端ＥC がフェルミエネ
ルギーよりも高くなる。
【００２６】本実施例で幅１５μｍの導電チャネル領域
１０を１５０本形成して遮断周波数５２ＧＨZ が得られ
た。この特性は従来のメサを形成して導電チャネルを分
割した素子で得られた４０ＧＨZ を上まわるものであ
る。導電チャネル領域およびゲート電極形成工程の歩留
も著しく改善された。
１０を１５０本形成して遮断周波数５２ＧＨZ が得られ
た。この特性は従来のメサを形成して導電チャネルを分
割した素子で得られた４０ＧＨZ を上まわるものであ
る。導電チャネル領域およびゲート電極形成工程の歩留
も著しく改善された。
【００２７】本実施例ではレジスト１２をマスクとす
る、 9Ｂｅ+ イオンの選択イオン注入によって導電チャ
ネル領域１０を形成した。本発明の第２の実施例では、
周知の集束イオンビーム（ＦＩＢ）を用いレジスト１２
を使わずに直接イオン注入領域９へ 9Ｂｅ+ をイオン注
入して素子を試作した。本実施例においても第１の実施
例とほぼ同等の高周波特性が得られた。しかも製造工程
は 9Ｂｅ+ イオン注入のレジスト１２をパターニングす
る工程がない分だけ、工期を短縮することができた。
る、 9Ｂｅ+ イオンの選択イオン注入によって導電チャ
ネル領域１０を形成した。本発明の第２の実施例では、
周知の集束イオンビーム（ＦＩＢ）を用いレジスト１２
を使わずに直接イオン注入領域９へ 9Ｂｅ+ をイオン注
入して素子を試作した。本実施例においても第１の実施
例とほぼ同等の高周波特性が得られた。しかも製造工程
は 9Ｂｅ+ イオン注入のレジスト１２をパターニングす
る工程がない分だけ、工期を短縮することができた。
【００２８】
【発明の効果】ヘテロ接合ＦＥＴのソース電極とドレイ
ン電極との間の導電チャネル領域以外のＮ型半導体結晶
にＰ型ドーパントを選択的にイオン注入して活性化す
る。そうして半導体ヘテロ接合界面近傍に発生する導電
チャネルとなる電子蓄積層を導電チャネル領域以外の領
域で消滅させる。その結果半導体表面に段差を生じるこ
となく、歩留り良く電子蓄積層を分割して幅０．１μｍ
以下の導電チャネルを形成することが可能になる。
ン電極との間の導電チャネル領域以外のＮ型半導体結晶
にＰ型ドーパントを選択的にイオン注入して活性化す
る。そうして半導体ヘテロ接合界面近傍に発生する導電
チャネルとなる電子蓄積層を導電チャネル領域以外の領
域で消滅させる。その結果半導体表面に段差を生じるこ
となく、歩留り良く電子蓄積層を分割して幅０．１μｍ
以下の導電チャネルを形成することが可能になる。
【００２９】その結果電子が１次元的な分布に近づき、
高移動度の電子蓄積層を導電チャネルとする高性能のヘ
テロ接合ＦＥＴを高歩留で製造することができた。
高移動度の電子蓄積層を導電チャネルとする高性能のヘ
テロ接合ＦＥＴを高歩留で製造することができた。
【図１】（ａ）は本発明の一実施例を示す平面図であ
る。 （ｂ）は（ａ）のＡ−Ｂ断面図である。 （ｃ）は（ａ）のＣ−Ｄ断面図である。
る。 （ｂ）は（ａ）のＡ−Ｂ断面図である。 （ｃ）は（ａ）のＣ−Ｄ断面図である。
【図２】本発明の一実施例の製造工程を示す断面図であ
る。
る。
【図３】図１（ａ）のＥ−Ｆのエネルギーバンド図であ
る。
る。
【図４】図１（ａ）のＧ−Ｈのエネルギーバンド図であ
る。
る。
【図５】（ａ）は従来の電界効果トランジスタの平面図
である。 （ｂ）は（ａ）のＡ−Ｂ断面図である。 （ｃ）は（ａ）のＣ−Ｄ断面図である。
である。 （ｂ）は（ａ）のＡ−Ｂ断面図である。 （ｃ）は（ａ）のＣ−Ｄ断面図である。
１ 半絶縁性ＧａＡｓ基板 ２ 高純度ＧａＡｓ層 ３ 電子蓄積層 ４ Ｎ型ＡｌＧａＡｓ層 ４ａ アンドープＡｌＧａＡｓ層 ５ Ｎ型ＧａＡｓ層 ６ ソース電極 ７ ドレイン電極 ８ ゲート電極 ９ イオン注入領域 １０ 導電チャネル領域 １１ ＳｉＯ2 膜 １２ レジスト １３ Ｐ−Ｎ接合 １４ Ｂｅ注入されたＧａＡｓ層 １５ メサ
Claims (1)
- 【特許請求の範囲】 【請求項１】 電子親和力の異なる２層以上の平坦な半
導体層からなる半導体ヘテロ接合界面に生成した導電チ
ャネルを、前記半導体層表面が平坦な状態を維持して量
子干渉効果が現われるまで微細に分割した構造を用いた
電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17078991A JPH0521472A (ja) | 1991-07-11 | 1991-07-11 | 電界効果トランジスタ |
| US08/562,640 US6242765B1 (en) | 1991-05-21 | 1995-11-27 | Field effect transistor and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17078991A JPH0521472A (ja) | 1991-07-11 | 1991-07-11 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521472A true JPH0521472A (ja) | 1993-01-29 |
Family
ID=15911395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17078991A Pending JPH0521472A (ja) | 1991-05-21 | 1991-07-11 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521472A (ja) |
-
1991
- 1991-07-11 JP JP17078991A patent/JPH0521472A/ja active Pending
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