JPH05216687A - 割り込み中のキャッシュ動作を制御する方法および装置 - Google Patents
割り込み中のキャッシュ動作を制御する方法および装置Info
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- JPH05216687A JPH05216687A JP4258260A JP25826092A JPH05216687A JP H05216687 A JPH05216687 A JP H05216687A JP 4258260 A JP4258260 A JP 4258260A JP 25826092 A JP25826092 A JP 25826092A JP H05216687 A JPH05216687 A JP H05216687A
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- data processing
- interrupt
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0842—Multiuser, multiprocessor or multiprocessing cache systems for multiprocessing or multitasking
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/461—Saving or restoring of program or task context
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 キャッシュメモリの性能を向上させる。
【構成】 性能がますます不充分になるとき、割り込み
によりキャッシュをチルしないようにするため、割り込
み信号に応答してデータ処理タスクが割り込まれたと
き、高速キャッシュの使用を選択的に制御する。割り込
んだタスクを実行する間、キャッシュメモリが乱され
ず、よって、割り込まれたタスクが再開されたとき、キ
ャッシュのヒット率が向上する。割り込みが生じたとき
に、プログラムステータスレジスタにロードされたプロ
グラムステータスベクトルまたはプログラムステータス
ワードに、キャッシュ制御情報が入れられる。
によりキャッシュをチルしないようにするため、割り込
み信号に応答してデータ処理タスクが割り込まれたと
き、高速キャッシュの使用を選択的に制御する。割り込
んだタスクを実行する間、キャッシュメモリが乱され
ず、よって、割り込まれたタスクが再開されたとき、キ
ャッシュのヒット率が向上する。割り込みが生じたとき
に、プログラムステータスレジスタにロードされたプロ
グラムステータスベクトルまたはプログラムステータス
ワードに、キャッシュ制御情報が入れられる。
Description
【０００１】
【産業上の利用分野】本発明はデータ処理システムに関
し、特に、比較的低速な主記憶装置に加え、比較的高速
なキャッシュメモリを用いたデータ処理システムに関す
る。
し、特に、比較的低速な主記憶装置に加え、比較的高速
なキャッシュメモリを用いたデータ処理システムに関す
る。
【０００２】
【従来の技術】キャッシュメモリはデータ処理システム
の中央処理装置（ＣＰＵ）によるメモリアクセス時間を
軽減するため、長い期間データ処理装置で用いられてき
た。キャッシュメモリは比較的高速で、比較的容量が小
さいのが典型的である。キャッシュメモリにはプログラ
ムの活動部分および／またはデータが置かれている。キ
ャッシュメモリは５倍ないし１０倍だけ主記憶装置より
速いのが典型的であり、かつ、ＣＰＵ自体の速度に接近
しているのが典型的である。最も頻繁にアクセスされる
命令および／またはデータを高速キャッシュメモリに保
持することにより、平均メモリアクセス時間がキャッシ
ュのアクセス時間に接近することになる。
の中央処理装置（ＣＰＵ）によるメモリアクセス時間を
軽減するため、長い期間データ処理装置で用いられてき
た。キャッシュメモリは比較的高速で、比較的容量が小
さいのが典型的である。キャッシュメモリにはプログラ
ムの活動部分および／またはデータが置かれている。キ
ャッシュメモリは５倍ないし１０倍だけ主記憶装置より
速いのが典型的であり、かつ、ＣＰＵ自体の速度に接近
しているのが典型的である。最も頻繁にアクセスされる
命令および／またはデータを高速キャッシュメモリに保
持することにより、平均メモリアクセス時間がキャッシ
ュのアクセス時間に接近することになる。
【０００３】活動プログラムの命令およびデータを、
「局所参照性」として知られる現象を利用することによ
り、キャッシュメモリに保持することができる。局所参
照性現象は、コンピュータプログラム命令が、ほとんど
の場合、逐次、多重ループを用いて処理され、かつ、メ
モリ内の特に局所化された領域にある命令の集合を繰り
返し参照するＣＰＵを用いて処理されることを認識す
る。従って、ループおよびサブルーチンは、命令を取り
出すため、メモリ参照を局所化する傾向にある。同様
に、メモリによるデータ参照もまた局所化される傾向に
ある。というのは、テーブル検索ルーチンまたは他の対
話式ルーチンは、典型的には、メモリの小さい部分を繰
り返し参照するからである。
「局所参照性」として知られる現象を利用することによ
り、キャッシュメモリに保持することができる。局所参
照性現象は、コンピュータプログラム命令が、ほとんど
の場合、逐次、多重ループを用いて処理され、かつ、メ
モリ内の特に局所化された領域にある命令の集合を繰り
返し参照するＣＰＵを用いて処理されることを認識す
る。従って、ループおよびサブルーチンは、命令を取り
出すため、メモリ参照を局所化する傾向にある。同様
に、メモリによるデータ参照もまた局所化される傾向に
ある。というのは、テーブル検索ルーチンまたは他の対
話式ルーチンは、典型的には、メモリの小さい部分を繰
り返し参照するからである。
【０００４】局所参照性という現象を考慮すると、小さ
くて高速なキャッシュメモリを供給し、現在処理されて
いるデータおよび／または命令を含むメモリのブロック
を記憶することができる。キャッシュは主記憶装置のサ
イズの小部分に過ぎないが、プログラムの局所参照特性
により、メモリ要求の大部分は所定の期間に亙ってキャ
ッシュメモリ内に見付け出されることになる。
くて高速なキャッシュメモリを供給し、現在処理されて
いるデータおよび／または命令を含むメモリのブロック
を記憶することができる。キャッシュは主記憶装置のサ
イズの小部分に過ぎないが、プログラムの局所参照特性
により、メモリ要求の大部分は所定の期間に亙ってキャ
ッシュメモリ内に見付け出されることになる。
【０００５】比較的小さく比較的高速のキャッシュメモ
リと、比較的大きく比較的低速の主記憶装置を有するＣ
ＰＵでは、メモリアクセス命令が処理されると、ＣＰＵ
はキャッシュを検査する。キャッシュ内に所望のワード
を見付け出せた場合は、そのワードがキャッシュから読
み出される。キャッシュ内にワードが見付け出せない場
合は、主記憶装置がアクセスされ、そのワードが読み出
され、そのワードを含むワードの１ブロックが主記憶装
置からキャッシュメモリに転送される。従って、将来メ
モリを参照した場合、局所参照特性により、キャッシュ
メモリ内に所望のワードを見付け出せるであろう。
リと、比較的大きく比較的低速の主記憶装置を有するＣ
ＰＵでは、メモリアクセス命令が処理されると、ＣＰＵ
はキャッシュを検査する。キャッシュ内に所望のワード
を見付け出せた場合は、そのワードがキャッシュから読
み出される。キャッシュ内にワードが見付け出せない場
合は、主記憶装置がアクセスされ、そのワードが読み出
され、そのワードを含むワードの１ブロックが主記憶装
置からキャッシュメモリに転送される。従って、将来メ
モリを参照した場合、局所参照特性により、キャッシュ
メモリ内に所望のワードを見付け出せるであろう。
【０００６】キャッシュメモリの能力は「ヒット率」に
よって評価されることが多い。ＣＰＵがメモリを参照し
てそのワードをキャッシュ内に見付け出したとき、「ヒ
ット」したことになる。そのワードがキャッシュ内に見
付け出せない場合は、そのワードはメインメモリにあ
り、「ミス」と見なされる。ヒット数をＣＰＵによる全
メモリ参照回数（すなわち、ヒット回数とミスの回数）
により割って得られる数がヒット率である。代表的なプ
ログラムを走らせて得られる実験データによれば、ヒッ
ト率が０．９（９０％）を超えた。このような高いヒッ
ト率により、データ処理システム全体のメモリアクセス
時間は、キャッシュメモリのメモリアクセス時間に近ず
いた。しかも、主記憶装置のメモリアクセス時間を５倍
ないし１０倍以上改善することができた。従って、デー
タ処理システムの平均メモリアクセス時間は、キャッシ
ュを用いることにより著しく改善することができる。
よって評価されることが多い。ＣＰＵがメモリを参照し
てそのワードをキャッシュ内に見付け出したとき、「ヒ
ット」したことになる。そのワードがキャッシュ内に見
付け出せない場合は、そのワードはメインメモリにあ
り、「ミス」と見なされる。ヒット数をＣＰＵによる全
メモリ参照回数（すなわち、ヒット回数とミスの回数）
により割って得られる数がヒット率である。代表的なプ
ログラムを走らせて得られる実験データによれば、ヒッ
ト率が０．９（９０％）を超えた。このような高いヒッ
ト率により、データ処理システム全体のメモリアクセス
時間は、キャッシュメモリのメモリアクセス時間に近ず
いた。しかも、主記憶装置のメモリアクセス時間を５倍
ないし１０倍以上改善することができた。従って、デー
タ処理システムの平均メモリアクセス時間は、キャッシ
ュを用いることにより著しく改善することができる。
【０００７】データ処理装置は多くの独立したタスクを
実行するために用いられるのが典型的である。タスクが
まず開始されたときは、キャッシュのヒット率が低いの
が典型的である。というのは、パフォームする命令およ
び／またはデータがキャッシュ内に見付け出せないから
である。このようなキャッシュは「コールド」キャッシ
ュとして知られている。そして、引続きタスクの処理が
行なわれるにつれて、必要とされる命令および／または
データをキャッシュ内に次々と見いだすことができる。
このキャッシュはヒット率が非常に高くなるので、「ウ
ォーム」キャッシュといわれる。
実行するために用いられるのが典型的である。タスクが
まず開始されたときは、キャッシュのヒット率が低いの
が典型的である。というのは、パフォームする命令およ
び／またはデータがキャッシュ内に見付け出せないから
である。このようなキャッシュは「コールド」キャッシ
ュとして知られている。そして、引続きタスクの処理が
行なわれるにつれて、必要とされる命令および／または
データをキャッシュ内に次々と見いだすことができる。
このキャッシュはヒット率が非常に高くなるので、「ウ
ォーム」キャッシュといわれる。
【０００８】ヒット率を最大にするため、データ処理シ
ステムアーキテクチャは多くの場合キャッシュの使用を
システム制御することができる。例えば、キャッシュを
制御して命令のみ、データのみ、あるいは命令およびデ
ータの両方を記憶することができる。同様に、キャッシ
ュを制御してキャッシュ内に特定の行およびページを、
重ね書きを許さないで、ロックすることができる。デー
タ処理アーキテクチャでのキャッシュメモリの設計およ
び操作は、“Ｃｏｍｐｕｔｅｒ ＳｙｓｔｅｍＡｒｃｈ
ｉｔｅｃｔｕｒｅ”ｂｙ Ｍａｎｏ，Ｐｒｅｎｔｉｃｅ
−Ｈａｌｌ（Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ，１９８
２）の１２章に詳細に記載されている。
ステムアーキテクチャは多くの場合キャッシュの使用を
システム制御することができる。例えば、キャッシュを
制御して命令のみ、データのみ、あるいは命令およびデ
ータの両方を記憶することができる。同様に、キャッシ
ュを制御してキャッシュ内に特定の行およびページを、
重ね書きを許さないで、ロックすることができる。デー
タ処理アーキテクチャでのキャッシュメモリの設計およ
び操作は、“Ｃｏｍｐｕｔｅｒ ＳｙｓｔｅｍＡｒｃｈ
ｉｔｅｃｔｕｒｅ”ｂｙ Ｍａｎｏ，Ｐｒｅｎｔｉｃｅ
−Ｈａｌｌ（Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ，１９８
２）の１２章に詳細に記載されている。
【０００９】キャッシュメモリは、高速データシステム
アーキテクチャであって、かつ、複数の割込レベルがし
ばしば含まれるアーキテクチャで、用いられることが多
い。当業者には良く知られていることであるが、割り込
みは外部割り込み、例えば、キーボード、ディスクドラ
イバ、または他の周辺装置からの割り込みであっても良
く、あるいは、内部で発生されるタイマからの「内部」
割り込みであっても良い。割り込みが生じると、データ
処理装置で実行されている第１の（割り込まれた）タス
クは中断され、第２の（割り込んだ）タスクが実行され
る。割り込んだタスクが完了した後に割り込まれたタス
クを再開することができる。
アーキテクチャであって、かつ、複数の割込レベルがし
ばしば含まれるアーキテクチャで、用いられることが多
い。当業者には良く知られていることであるが、割り込
みは外部割り込み、例えば、キーボード、ディスクドラ
イバ、または他の周辺装置からの割り込みであっても良
く、あるいは、内部で発生されるタイマからの「内部」
割り込みであっても良い。割り込みが生じると、データ
処理装置で実行されている第１の（割り込まれた）タス
クは中断され、第２の（割り込んだ）タスクが実行され
る。割り込んだタスクが完了した後に割り込まれたタス
クを再開することができる。
【００１０】高性能データ処理アーキテクチャにより、
複数仮想計算機は、各仮想計算機に対して利用可能な複
数割り込みレベルを用いて、独立のタスクを実行するこ
とができることがよくある。プロセッサステータスワー
ド（ＰＳＷ）は典型的に中央処理装置に記憶され、プロ
セッサのステータスを追跡する。ＰＳＷはプロセッサが
動作している割り込みレベルを含む。複雑なデータ処理
システムに対して、複数のプロセッサステータスワード
を備えたプロセッサステータスベクトル（ＰＳＶ）を用
いて複数優先割り込みレベルを追跡するのが典型的であ
る。
複数仮想計算機は、各仮想計算機に対して利用可能な複
数割り込みレベルを用いて、独立のタスクを実行するこ
とができることがよくある。プロセッサステータスワー
ド（ＰＳＷ）は典型的に中央処理装置に記憶され、プロ
セッサのステータスを追跡する。ＰＳＷはプロセッサが
動作している割り込みレベルを含む。複雑なデータ処理
システムに対して、複数のプロセッサステータスワード
を備えたプロセッサステータスベクトル（ＰＳＶ）を用
いて複数優先割り込みレベルを追跡するのが典型的であ
る。
【００１１】複数割り込みレベル仮想計算機環境では、
新しい仮想計算機が処理を開始したとき、新しいプロセ
ッサステータスベクトルがプロセッサステータスレジス
タの集合にロードされるのが典型的である。例えば、米
国特許４，００１，７８３号（発明者：Ｍｏｎａｈａｎ
他、発明の名称：優先割り込み機構）を参照されたい。
この発明には、キャッシュメモリを用い、かつ、８つの
割り込みレベルを有し、８つの割り込みレベルに対して
それぞれレジスタの完全な集合を有する高性能データプ
ロセッサが記載されている。割り込みにより新しいプロ
セスが開始されると、現在のプロセスはそのプロセスレ
ベルに割り当てられたレジスタにそのままにされる。そ
のプロセスレベルを単に再活動化することにより、割り
込まれたプロセスに制御を戻すことができる。制御が戻
されるので、割り込まれたプロセスに関する情報の記憶
および再記憶は、それに伴うオーバヘッドとともに、省
かれる。
新しい仮想計算機が処理を開始したとき、新しいプロセ
ッサステータスベクトルがプロセッサステータスレジス
タの集合にロードされるのが典型的である。例えば、米
国特許４，００１，７８３号（発明者：Ｍｏｎａｈａｎ
他、発明の名称：優先割り込み機構）を参照されたい。
この発明には、キャッシュメモリを用い、かつ、８つの
割り込みレベルを有し、８つの割り込みレベルに対して
それぞれレジスタの完全な集合を有する高性能データプ
ロセッサが記載されている。割り込みにより新しいプロ
セスが開始されると、現在のプロセスはそのプロセスレ
ベルに割り当てられたレジスタにそのままにされる。そ
のプロセスレベルを単に再活動化することにより、割り
込まれたプロセスに制御を戻すことができる。制御が戻
されるので、割り込まれたプロセスに関する情報の記憶
および再記憶は、それに伴うオーバヘッドとともに、省
かれる。
【００１２】同様のシステムが、米国特許４，０２８，
６６４号（発明者：Ｍｏｎａｈａｎ他、発明の名称：最
優先チャネルを有する最優先プロセスのデータをプロセ
ッサに対してディスパッチする装置）に記載されてい
る。同様に、米国特許４，８２３，２５６号（発明者：
Ｂｉｓｈｏｐ他、発明の名称：再構成可能なデュアルプ
ロセッサシステム）に、高速メモリ操作するためのキャ
ッシュメモリを用いたデュアルプロセッサシステムが記
載されている。ソフトウェアに関する情報であって、か
つ、現在実行されているプログラムに関連する情報を記
憶したプログラムステータスワードの内容により、各プ
ロセッサのハードウェア状態が示される。
６６４号（発明者：Ｍｏｎａｈａｎ他、発明の名称：最
優先チャネルを有する最優先プロセスのデータをプロセ
ッサに対してディスパッチする装置）に記載されてい
る。同様に、米国特許４，８２３，２５６号（発明者：
Ｂｉｓｈｏｐ他、発明の名称：再構成可能なデュアルプ
ロセッサシステム）に、高速メモリ操作するためのキャ
ッシュメモリを用いたデュアルプロセッサシステムが記
載されている。ソフトウェアに関する情報であって、か
つ、現在実行されているプログラムに関連する情報を記
憶したプログラムステータスワードの内容により、各プ
ロセッサのハードウェア状態が示される。
【００１３】キャッシュメモリおよび複数割り込みレベ
ルを用いた高性能仮想計算機データ処理アーキテクチャ
のさらに別の例が米国特許４，６３５，１８６号（発明
者：Ｏｍａｎ他、発明の名称：マルチチップ同期誤りの
検出および訂正）に記載されている。米国特許４，６３
５，１８６号は本発明の譲受人に譲渡されている。この
特許では、高速キャッシュメモリが用いられており、し
かも、８つのプログラムステータスワードよりなる集合
を各仮想計算機に対して備えたプログラムステータスベ
クトルを用いて、割り込みレベルが制御されている。
ルを用いた高性能仮想計算機データ処理アーキテクチャ
のさらに別の例が米国特許４，６３５，１８６号（発明
者：Ｏｍａｎ他、発明の名称：マルチチップ同期誤りの
検出および訂正）に記載されている。米国特許４，６３
５，１８６号は本発明の譲受人に譲渡されている。この
特許では、高速キャッシュメモリが用いられており、し
かも、８つのプログラムステータスワードよりなる集合
を各仮想計算機に対して備えたプログラムステータスベ
クトルを用いて、割り込みレベルが制御されている。
【００１４】要するに、高速キャッシュメモリおよび複
数割り込みレベルはデータ処理システムの性能を上げる
のに用いられている機能の１つである。適正に設計され
た場合、データおよび命令の大部分が、より低速な主記
憶装置に記憶されていても、キャッシュは中央処理装置
の速度に近い速度でメモリアクセスを行うことができ
る。適正に設計された場合、複数レベル割り込みシステ
ムにより、継続中の処理は、必要に応じて割り込まれ、
より優先度の高いタスクを実行する。また、仮想計算機
環境では、各仮想計算機は各仮想計算機に関連する複数
の割り込みレベルを含む各仮想計算機とともに、複数割
り込みレベルを用いることができる。従って、絶えず、
キャッシュメモリの性能および動作を改善し、かつ、デ
ータ処理システムでの割り込み処理を改善する必要があ
る。
数割り込みレベルはデータ処理システムの性能を上げる
のに用いられている機能の１つである。適正に設計され
た場合、データおよび命令の大部分が、より低速な主記
憶装置に記憶されていても、キャッシュは中央処理装置
の速度に近い速度でメモリアクセスを行うことができ
る。適正に設計された場合、複数レベル割り込みシステ
ムにより、継続中の処理は、必要に応じて割り込まれ、
より優先度の高いタスクを実行する。また、仮想計算機
環境では、各仮想計算機は各仮想計算機に関連する複数
の割り込みレベルを含む各仮想計算機とともに、複数割
り込みレベルを用いることができる。従って、絶えず、
キャッシュメモリの性能および動作を改善し、かつ、デ
ータ処理システムでの割り込み処理を改善する必要があ
る。
【００１５】本発明の目的は、データ処理システムでの
キャッシュメモリの性能を向上させる方法および装置を
提供することにある。
キャッシュメモリの性能を向上させる方法および装置を
提供することにある。
【００１６】本発明の他の目的は、データ処理装置にお
いて割り込み処理をより効率的に制御する方法および装
置を提供することにある。
いて割り込み処理をより効率的に制御する方法および装
置を提供することにある。
【００１７】
【課題を解決するための手段】上記目的およびその他の
目的は本発明に係るものであり、割り込み信号に応答す
る割り込み応答キャッシュ制御方法および装置により提
供される。割り込み応答キャッシュ制御は、第１データ
処理タスクが第２データ処理タスクにより割り込まれた
とき、情報がキャッシュメモリの少なくとも一部に記憶
されないようにする。そうすることにより、キャッシュ
メモリの少なくとも一部に記憶されている情報が第２デ
ータ処理タスクを実行する間、乱されないようにする。
目的は本発明に係るものであり、割り込み信号に応答す
る割り込み応答キャッシュ制御方法および装置により提
供される。割り込み応答キャッシュ制御は、第１データ
処理タスクが第２データ処理タスクにより割り込まれた
とき、情報がキャッシュメモリの少なくとも一部に記憶
されないようにする。そうすることにより、キャッシュ
メモリの少なくとも一部に記憶されている情報が第２デ
ータ処理タスクを実行する間、乱されないようにする。
【００１８】本発明は次のことを実現しようとするもの
である。すなわち、割り込みが起こり、割り込んだタス
クを実行する間にキャッシュが連続して使用されると、
新しい命令および／またはデータが割り込まれたキャッ
シュ内の命令および／またはデータとの置き換えが開始
される。よって、割り込んだタスクは、キャッシュを優
先的に使用できなくても、割り込まれたタスクに対して
キャッシュをチル（ｃｈｉｌｌ）することになる。例え
ば、割り込んだタスクが比較的小数の命令および／また
はデータの取り出しを行うと、キャッシュの性能は大幅
に向上しない。さらに重要なことであるが、割り込んだ
タスクが比較的多くの命令および／またはデータの取り
出しを局所参照することなく行うと、割り込んだタスク
は最初のキャッシュ内容に対して少しも優勢になれず、
割り込まれたタスクに対してキャッシュをチルする。第
２タスクの間キャッシュが連続的に使用された場合、新
しい命令および／またはデータ（および新しい命令およ
びデータに近い命令およびデータ）と、前に実行された
命令および／またはデータとの置き換えが開始されるこ
とになり、割り込まれたタスクがオペレーションを開始
すると、割り込まれたタスクが再開されることになる。
である。すなわち、割り込みが起こり、割り込んだタス
クを実行する間にキャッシュが連続して使用されると、
新しい命令および／またはデータが割り込まれたキャッ
シュ内の命令および／またはデータとの置き換えが開始
される。よって、割り込んだタスクは、キャッシュを優
先的に使用できなくても、割り込まれたタスクに対して
キャッシュをチル（ｃｈｉｌｌ）することになる。例え
ば、割り込んだタスクが比較的小数の命令および／また
はデータの取り出しを行うと、キャッシュの性能は大幅
に向上しない。さらに重要なことであるが、割り込んだ
タスクが比較的多くの命令および／またはデータの取り
出しを局所参照することなく行うと、割り込んだタスク
は最初のキャッシュ内容に対して少しも優勢になれず、
割り込まれたタスクに対してキャッシュをチルする。第
２タスクの間キャッシュが連続的に使用された場合、新
しい命令および／またはデータ（および新しい命令およ
びデータに近い命令およびデータ）と、前に実行された
命令および／またはデータとの置き換えが開始されるこ
とになり、割り込まれたタスクがオペレーションを開始
すると、割り込まれたタスクが再開されることになる。
【００１９】本発明によれば、割り込み応答キャッシュ
制御装置は割り込み信号に応答し、情報がキャッシュメ
モリの少なくとも一部に記憶されないようにし、かつ、
割り込んだタスクの実行中にキャッシュの少なくとも一
部が乱されないようにする。よって、キャッシュの少な
くとも一部は、割り込まれたタスクが再開されても乱さ
れない。
制御装置は割り込み信号に応答し、情報がキャッシュメ
モリの少なくとも一部に記憶されないようにし、かつ、
割り込んだタスクの実行中にキャッシュの少なくとも一
部が乱されないようにする。よって、キャッシュの少な
くとも一部は、割り込まれたタスクが再開されても乱さ
れない。
【００２０】キャッシュは割り込み信号の受信に応じて
多くの方法により制御される。例えば、割り込んだプロ
セスはキャッシュ内に命令を置くことができないし、キ
ャッシュにデータを置くことができないか、あるいは、
命令およびデータをキャッシュに置くことができない。
他の不可能な例は当業者により考察されるであろう。例
えば、割り込んだプロセスは、新しく置かれた命令およ
び／またはデータが既にキャッシュに置かれた命令およ
び／またはデータと置き換えられるときにのみ、命令、
データ、または命令およびデータをキャッシュに置くこ
とができない。よって、キャッシュオペレーションが、
割り込んだタスクに供給する実行アドバンテージが不充
分な場合、割り込んだタスクはキャッシュをチルしな
い。
多くの方法により制御される。例えば、割り込んだプロ
セスはキャッシュ内に命令を置くことができないし、キ
ャッシュにデータを置くことができないか、あるいは、
命令およびデータをキャッシュに置くことができない。
他の不可能な例は当業者により考察されるであろう。例
えば、割り込んだプロセスは、新しく置かれた命令およ
び／またはデータが既にキャッシュに置かれた命令およ
び／またはデータと置き換えられるときにのみ、命令、
データ、または命令およびデータをキャッシュに置くこ
とができない。よって、キャッシュオペレーションが、
割り込んだタスクに供給する実行アドバンテージが不充
分な場合、割り込んだタスクはキャッシュをチルしな
い。
【００２１】割り込み処理に対してプログラムステータ
スワードまたはプログラムステータスベクトルを用いる
データ処理システムでは、キャッシュ制御情報を、プロ
グラムデータワードまたはプログラムステータスベクト
ルに含むことができる。従って、これまで分ったよう
に、プログラムステータスワードまたはプログラムステ
ータスベクトルを用い、割り込みの間、データ処理シス
テムのオペレーションを制御するのに加え、追加情報を
含め、各割り込みレベルに対してキャッシュのオペレー
ションを制御する。キャッシュを使用しても割り込んだ
タスクに対して能率の向上が少ないかあるいは全くない
場合は、キャッシュ制御情報をプログラムステータスワ
ードまたはプログラムステータスベクトルに供給するこ
とにより、割り込んだタスクは割り込まれたタスクに対
してキャッシュをチルする必要がない。
スワードまたはプログラムステータスベクトルを用いる
データ処理システムでは、キャッシュ制御情報を、プロ
グラムデータワードまたはプログラムステータスベクト
ルに含むことができる。従って、これまで分ったよう
に、プログラムステータスワードまたはプログラムステ
ータスベクトルを用い、割り込みの間、データ処理シス
テムのオペレーションを制御するのに加え、追加情報を
含め、各割り込みレベルに対してキャッシュのオペレー
ションを制御する。キャッシュを使用しても割り込んだ
タスクに対して能率の向上が少ないかあるいは全くない
場合は、キャッシュ制御情報をプログラムステータスワ
ードまたはプログラムステータスベクトルに供給するこ
とにより、割り込んだタスクは割り込まれたタスクに対
してキャッシュをチルする必要がない。
【００２２】割り込んだタスクはそのプログラムステー
タスワードまたはプログラムステータスベクトルをロー
ドすることにより、実行を開始する。プログラムステー
タスワードまたはプログラムステータスベクトルがキャ
ッシュが全くデセーブルかあるいは一部デセーブルかを
示す場合、キャッシュの全てまたは一部を用いないで、
実行が終結するまで、実行をその割り込みレベルで続行
する。割り込んだタスクが終結したとき、制御は割り込
まれたタスクに戻される。割り込まれたタスクはそのプ
ログラムステータスワードまたはプログラムステータス
ベクトルを再ロードすることにより実行を開始する。そ
のプログラムステータスワードまたはプログラムステー
タスベクトルは元のキャッシュ制御ステータスを示す。
キャッシュの内容は乱されない、割り込まれたタスクの
実行はウォームキャッシュから再開される。
タスワードまたはプログラムステータスベクトルをロー
ドすることにより、実行を開始する。プログラムステー
タスワードまたはプログラムステータスベクトルがキャ
ッシュが全くデセーブルかあるいは一部デセーブルかを
示す場合、キャッシュの全てまたは一部を用いないで、
実行が終結するまで、実行をその割り込みレベルで続行
する。割り込んだタスクが終結したとき、制御は割り込
まれたタスクに戻される。割り込まれたタスクはそのプ
ログラムステータスワードまたはプログラムステータス
ベクトルを再ロードすることにより実行を開始する。そ
のプログラムステータスワードまたはプログラムステー
タスベクトルは元のキャッシュ制御ステータスを示す。
キャッシュの内容は乱されない、割り込まれたタスクの
実行はウォームキャッシュから再開される。
【００２３】本発明に係る割り込み応答キャッシュ制御
方法および装置は、メインライン処理に対してキャッシ
ュ内容を乱されることなく、例外ルーチン実行を許可す
る。これは、メインラインからの別の割り込みレベル
で、例外ルーチンを実行することにより達成される。メ
インラインからの別の割り込みレベルでは、その他の割
り込みレベルはキャッシュの崩壊を最小限にするために
設定されたプログラムステータスワードすなわちベクト
ルを含む。同様に、プログラム検査またはハードウェア
検査割り込みレベルはキャッシュ内容を乱されることな
く実行することができ、従って、キャッシュの内容を利
用可能にし、プログラム検査またはハードウェア検査の
間に分析する。
方法および装置は、メインライン処理に対してキャッシ
ュ内容を乱されることなく、例外ルーチン実行を許可す
る。これは、メインラインからの別の割り込みレベル
で、例外ルーチンを実行することにより達成される。メ
インラインからの別の割り込みレベルでは、その他の割
り込みレベルはキャッシュの崩壊を最小限にするために
設定されたプログラムステータスワードすなわちベクト
ルを含む。同様に、プログラム検査またはハードウェア
検査割り込みレベルはキャッシュ内容を乱されることな
く実行することができ、従って、キャッシュの内容を利
用可能にし、プログラム検査またはハードウェア検査の
間に分析する。
【００２４】また、次のようにすることができる。
【００２５】前記割り込み応答キャッシュ制御手段は、
第２タスクに関連するプログラムステータスワードを備
え、第２プログラムステータスワードはキャッシュ制御
情報を含み、さらに、キャッシュ制御情報を含むプログ
ラムステータスワードを記憶したプログラムステータス
ワードレジスタと、割り込み信号に応答し、第１データ
処理タスクの実行を中断する手段とを備えたことを特徴
とする。
第２タスクに関連するプログラムステータスワードを備
え、第２プログラムステータスワードはキャッシュ制御
情報を含み、さらに、キャッシュ制御情報を含むプログ
ラムステータスワードを記憶したプログラムステータス
ワードレジスタと、割り込み信号に応答し、第１データ
処理タスクの実行を中断する手段とを備えたことを特徴
とする。
【００２６】キャッシュ制御手段は、キャッシュメモリ
へのデータの記憶を選択的に禁止する手段を備えてい
る。
へのデータの記憶を選択的に禁止する手段を備えてい
る。
【００２７】キャッシュ制御手段は、キャッシュメモリ
への命令の記憶を選択的に禁止する手段を備えている。
への命令の記憶を選択的に禁止する手段を備えている。
【００２８】キャッシュ制御手段は、キャッシュメモリ
への命令およびデータの記憶を選択的に禁止する手段を
備えている。
への命令およびデータの記憶を選択的に禁止する手段を
備えている。
【００２９】キャッシュ制御手段は、キャッシュメモリ
へのデータの重ね書きを選択的に禁止する手段を備えて
いる。
へのデータの重ね書きを選択的に禁止する手段を備えて
いる。
【００３０】キャッシュ制御手段は、キャッシュメモリ
への命令の重ね書きを選択的に禁止する手段を備えてい
る。
への命令の重ね書きを選択的に禁止する手段を備えてい
る。
【００３１】キャッシュ制御手段は、キャッシュメモリ
への命令およびデータの重ね書きを選択的に禁止する手
段を備えている。
への命令およびデータの重ね書きを選択的に禁止する手
段を備えている。
【００３２】プログラムステータスワード記憶手段はプ
ログラム記憶ワードレジスタを備えている。
ログラム記憶ワードレジスタを備えている。
【００３３】プログラムステータスワード記憶手段は、
複数のプログラムステータスワードを記憶するプログラ
ムステータスベクトルレジスタを備え、各プログラムス
テータスワードは予め規定した割り込みレベルに関連
し、各プログラムステータスワードは関連する割り込み
レベルに対するステータスデータおよびキャッシュ制御
データを含み、割り込み制御手段は、予め規定した割り
込みレベルの１つで割り込みに応答し、関連する割り込
みレベルに対するステータスデータに応答して論理演算
手段を制御し、キャッシュ制御手段は、関連する割り込
みレベルに対するキャッシュ制御データに応答してキャ
ッシュメモリ手段に記憶した情報を制御する。
複数のプログラムステータスワードを記憶するプログラ
ムステータスベクトルレジスタを備え、各プログラムス
テータスワードは予め規定した割り込みレベルに関連
し、各プログラムステータスワードは関連する割り込み
レベルに対するステータスデータおよびキャッシュ制御
データを含み、割り込み制御手段は、予め規定した割り
込みレベルの１つで割り込みに応答し、関連する割り込
みレベルに対するステータスデータに応答して論理演算
手段を制御し、キャッシュ制御手段は、関連する割り込
みレベルに対するキャッシュ制御データに応答してキャ
ッシュメモリ手段に記憶した情報を制御する。
【００３４】キャッシュ制御データは、キャッシュメモ
リ手段へのデータの記憶を選択的に禁止するデータを備
えている。
リ手段へのデータの記憶を選択的に禁止するデータを備
えている。
【００３５】キャッシュ制御データは、キャッシュメモ
リ手段への命令の記憶を選択的に禁止するデータを備え
ている。
リ手段への命令の記憶を選択的に禁止するデータを備え
ている。
【００３６】キャッシュ制御データは、キャッシュメモ
リ手段へのデータおよび命令の記憶を選択的に禁止する
データを備えている。
リ手段へのデータおよび命令の記憶を選択的に禁止する
データを備えている。
【００３７】キャッシュ制御データは、キャッシュメモ
リ手段へのデータの重ね書きを選択的に禁止するデータ
を備えている。
リ手段へのデータの重ね書きを選択的に禁止するデータ
を備えている。
【００３８】キャッシュ制御データは、キャッシュメモ
リ手段への命令の重ね書きを選択的に禁止するデータを
備えている。
リ手段への命令の重ね書きを選択的に禁止するデータを
備えている。
【００３９】キャッシュ制御データは、キャッシュメモ
リ手段へのデータおよび命令の重ね書きを選択的に禁止
するデータを備えている。
リ手段へのデータおよび命令の重ね書きを選択的に禁止
するデータを備えている。
【００４０】実行ステップはキャッシュ制御データを含
む第１プログラムステータスワードをロードするステッ
プを備え、割り込みステップはキャッシュ制御データを
含む第２プログラムステータスワードをロードするステ
ップを備え、禁止ステップは第２プログラムステータス
ワード内のキャッシュ制御データに応じてキャッシュメ
モリの動作を制御するステップを備え、再開ステップは
第１プログラムステータスワードをプログラムステータ
スレジスタに再ロードするステップを備えている。実行
ステップはキャッシュ制御データを含む第１プログラム
ステータスベクトルをロードするステップを備え、割り
込みステップはキャッシュ制御データを含む第２プログ
ラムステータスベクトルをロードするステップを備え、
禁止ステップは第２プログラムステータスベクトル内の
キャッシュ制御データに応じてキャッシュメモリの動作
を制御するステップを備え、再開ステップは第１プログ
ラムステータスベクトルをプログラムステータスレジス
タに再ロードするステップを備えている。
む第１プログラムステータスワードをロードするステッ
プを備え、割り込みステップはキャッシュ制御データを
含む第２プログラムステータスワードをロードするステ
ップを備え、禁止ステップは第２プログラムステータス
ワード内のキャッシュ制御データに応じてキャッシュメ
モリの動作を制御するステップを備え、再開ステップは
第１プログラムステータスワードをプログラムステータ
スレジスタに再ロードするステップを備えている。実行
ステップはキャッシュ制御データを含む第１プログラム
ステータスベクトルをロードするステップを備え、割り
込みステップはキャッシュ制御データを含む第２プログ
ラムステータスベクトルをロードするステップを備え、
禁止ステップは第２プログラムステータスベクトル内の
キャッシュ制御データに応じてキャッシュメモリの動作
を制御するステップを備え、再開ステップは第１プログ
ラムステータスベクトルをプログラムステータスレジス
タに再ロードするステップを備えている。
【００４１】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。本発明の実施例は異なる形態にでき、本実
施例に限定されるものではない。ここに開示するものは
充分かつ完全なものであり、発明の範囲を充分に当業者
に伝えるものである。図面の同一番号は同一部分を示
す。
に説明する。本発明の実施例は異なる形態にでき、本実
施例に限定されるものではない。ここに開示するものは
充分かつ完全なものであり、発明の範囲を充分に当業者
に伝えるものである。図面の同一番号は同一部分を示
す。
【００４２】図１は本発明に係るデータ処理システムで
あって、かつ、割り込み応答キャッシュ制御装置を含む
データ処理システムを示す。図１に示すように、データ
処理システム１０は中央処理装置（ＣＰＵ）２２を含
む。ＣＰＵ２２は主記憶装置１２およびキャッシュメモ
リ１４と通信を行う。多重処理システムではＣＰＵ２２
が複数のプロセッサを含むことができる。このことは当
業者にとって当然である。典型的な実施例では、多くの
場合、主記憶装置１２はＤＲＡＭ（ｄｙｎａｍｉｃ ｒ
ａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）を備え、キ
ャッシュメモリ１４はＳＲＡＭ（ｓｔａｔｉｃ ｒａｎ
ｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）を備えている。
当業者には良く知られたことであるが、キャッシュメモ
リ１４は主記憶装置１２より小さいのが典型的である
が、主記憶装置１２より速いのが典型的である。また、
キャッシュメモリ１４はバイト当たりの価格が主記憶装
置１２より高いのが典型的である。
あって、かつ、割り込み応答キャッシュ制御装置を含む
データ処理システムを示す。図１に示すように、データ
処理システム１０は中央処理装置（ＣＰＵ）２２を含
む。ＣＰＵ２２は主記憶装置１２およびキャッシュメモ
リ１４と通信を行う。多重処理システムではＣＰＵ２２
が複数のプロセッサを含むことができる。このことは当
業者にとって当然である。典型的な実施例では、多くの
場合、主記憶装置１２はＤＲＡＭ（ｄｙｎａｍｉｃ ｒ
ａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）を備え、キ
ャッシュメモリ１４はＳＲＡＭ（ｓｔａｔｉｃ ｒａｎ
ｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）を備えている。
当業者には良く知られたことであるが、キャッシュメモ
リ１４は主記憶装置１２より小さいのが典型的である
が、主記憶装置１２より速いのが典型的である。また、
キャッシュメモリ１４はバイト当たりの価格が主記憶装
置１２より高いのが典型的である。
【００４３】ＣＰＵ２２は少なくとも１つの論理演算装
置（ＡＬＵ）１６を含み、ＡＬＵ１６は内部バス１８を
介して主記憶装置およびキャッシュメモリと通信を行
う。ＡＬＵ１６，主記憶装置１２，およびキャッシュメ
モリ１４の間の他の通信技法は当業者に良く知られてお
り、図１に示した構成は単に説明のために過ぎない。
置（ＡＬＵ）１６を含み、ＡＬＵ１６は内部バス１８を
介して主記憶装置およびキャッシュメモリと通信を行
う。ＡＬＵ１６，主記憶装置１２，およびキャッシュメ
モリ１４の間の他の通信技法は当業者に良く知られてお
り、図１に示した構成は単に説明のために過ぎない。
【００４４】さらに、図１を参照して説明する。データ
処理システム１０は割り込み応答キャッシュ制御装置２
０を含む。割り込み応答キャッシュ制御装置２０は、キ
ーボード、ディスクドライブ、また通信ポートのような
周辺装置により生成された外部割り込み信号２４に応答
することができる。また、割り込み応答キャッシュ制御
装置２０は、内部ハードウェア、またはソフトウェアタ
イマ、または他の良く知られた内部事象により生成され
る内部割り込み信号２６に応答することができる。公知
のデコード手段を用いて、受信された割り込み信号を良
く知られた従来の方式に従ってデコードすることができ
る。割り込み応答キャッシュ制御装置２０は外部および
／または内部割り込み信号に応答し、第１（割り込まれ
た）タスクの実行を中断し、かつ、第２（割り込んだ）
タスクを実行する。割り込み応答キャッシュ制御装置２
０は第２タスクの実行中、キャッシュメモリ１４の少な
くとも一部に情報が記憶されるのを禁止し、よって、割
り込んだタスクの実行中に、キャッシュメモリ１４の少
くもと一部が乱されないようにする。よって、割り込ま
れたタスクが再開されたとき、キャッシュメモリ１４の
少なくとも一部は乱されず、その結果、割り込まれたタ
スクはコールドキャッシュから再開されない。
処理システム１０は割り込み応答キャッシュ制御装置２
０を含む。割り込み応答キャッシュ制御装置２０は、キ
ーボード、ディスクドライブ、また通信ポートのような
周辺装置により生成された外部割り込み信号２４に応答
することができる。また、割り込み応答キャッシュ制御
装置２０は、内部ハードウェア、またはソフトウェアタ
イマ、または他の良く知られた内部事象により生成され
る内部割り込み信号２６に応答することができる。公知
のデコード手段を用いて、受信された割り込み信号を良
く知られた従来の方式に従ってデコードすることができ
る。割り込み応答キャッシュ制御装置２０は外部および
／または内部割り込み信号に応答し、第１（割り込まれ
た）タスクの実行を中断し、かつ、第２（割り込んだ）
タスクを実行する。割り込み応答キャッシュ制御装置２
０は第２タスクの実行中、キャッシュメモリ１４の少な
くとも一部に情報が記憶されるのを禁止し、よって、割
り込んだタスクの実行中に、キャッシュメモリ１４の少
くもと一部が乱されないようにする。よって、割り込ま
れたタスクが再開されたとき、キャッシュメモリ１４の
少なくとも一部は乱されず、その結果、割り込まれたタ
スクはコールドキャッシュから再開されない。
【００４５】多くの種別および程度のデセーブルが割り
込み応答キャッシュコントロール手段により供給される
ことは、当業者にとって当然であろう。特に、割り込ん
だタスクがキャッシュを用いることにより性能の向上を
理解することができると、割り込みに応答して、キャッ
シュを全くデセーブルすることができない。あるいはま
た、キャッシュは割り込んだタスクに対する命令の記憶
をデセーブルすることができる。あるいはまた、キャッ
シュは割り込んだタスクのデータの記憶をデセーブルす
ることができる。あるいはまた、割り込んだタスクから
の新しい命令またはデータの受け取りを、キャッシュの
ある領域に対してロックすることができ、キャッシュの
他の領域に対してロックすることができないようにし、
その結果、命令および／またはデータがその領域に置か
れる。他の種別のキャッシュデセーブルは当業者にとっ
て明らかであろう。
込み応答キャッシュコントロール手段により供給される
ことは、当業者にとって当然であろう。特に、割り込ん
だタスクがキャッシュを用いることにより性能の向上を
理解することができると、割り込みに応答して、キャッ
シュを全くデセーブルすることができない。あるいはま
た、キャッシュは割り込んだタスクに対する命令の記憶
をデセーブルすることができる。あるいはまた、キャッ
シュは割り込んだタスクのデータの記憶をデセーブルす
ることができる。あるいはまた、割り込んだタスクから
の新しい命令またはデータの受け取りを、キャッシュの
ある領域に対してロックすることができ、キャッシュの
他の領域に対してロックすることができないようにし、
その結果、命令および／またはデータがその領域に置か
れる。他の種別のキャッシュデセーブルは当業者にとっ
て明らかであろう。
【００４６】図２を参照して説明する。図２は割り込み
応答キャッシュ制御装置２０の詳細なブロック図であ
る。図２に示すように、割り込み応答キャッシュ制御装
置２０はプログラムステータスベクトルレジスタ３２を
含む。プログラムステータスベクトルレジスタは一連の
プログラムステータスワード３４ａ−３４ｎを記憶する
ものであり、プログラムステータスワード３４ａ−３４
ｎは特定の割り込みレベルに対してプログラムステータ
スに対応する。プログラムステータスベクトルは上述し
た米国特許４，６３５，１８６号に記載されている。こ
こに番号を付して実施例の一部とする。しかし、他のデ
ータ処理システムは単一のプログラムステータスワード
を用いることができるか、あるいは、プログラムステー
タスワードまたはベクトルに対して他のレジスタ構成を
用いることができることは、当業者にとって当然であろ
う。割り込み制御装置２８は外部割り込み信号２４およ
び／または内部割り込み信号２６に応答し、当業者に良
く知られた技法を用いて、プログラムステータスベクト
ル３４の１つをキャッシュ制御装置３０にロードし、し
かも、他の割り込みに関連した自己管理ファンクション
を実行する。
応答キャッシュ制御装置２０の詳細なブロック図であ
る。図２に示すように、割り込み応答キャッシュ制御装
置２０はプログラムステータスベクトルレジスタ３２を
含む。プログラムステータスベクトルレジスタは一連の
プログラムステータスワード３４ａ−３４ｎを記憶する
ものであり、プログラムステータスワード３４ａ−３４
ｎは特定の割り込みレベルに対してプログラムステータ
スに対応する。プログラムステータスベクトルは上述し
た米国特許４，６３５，１８６号に記載されている。こ
こに番号を付して実施例の一部とする。しかし、他のデ
ータ処理システムは単一のプログラムステータスワード
を用いることができるか、あるいは、プログラムステー
タスワードまたはベクトルに対して他のレジスタ構成を
用いることができることは、当業者にとって当然であろ
う。割り込み制御装置２８は外部割り込み信号２４およ
び／または内部割り込み信号２６に応答し、当業者に良
く知られた技法を用いて、プログラムステータスベクト
ル３４の１つをキャッシュ制御装置３０にロードし、し
かも、他の割り込みに関連した自己管理ファンクション
を実行する。
【００４７】本発明には、キャッシュ制御データ４０ａ
−４１ｎが個々のプログラムステータスワード３４ａ−
３４ｎとともに含まれる。キャッシュ制御データは関連
する割り込みの間のキャッシュ制御方法を示す。キャッ
シュ制御装置３０はキャッシュ制御データ４０に応答
し、キャッシュを割り込みの間に制御する。また、キャ
ッシュ制御装置３０は他の良く知られたキャッシュ制御
機能であって、キャッシュミスに際して主記憶装置のデ
ータをキャッシュメモリに記憶するような機能と、変更
されたキャッシュデータを主記憶装置に置き換える機能
と、キャッシュが一杯であるときキャッシュデータを置
き換える機能とをパフォームする。これら他のキャッシ
ュ制御機能はここでは詳しく記載しない。
−４１ｎが個々のプログラムステータスワード３４ａ−
３４ｎとともに含まれる。キャッシュ制御データは関連
する割り込みの間のキャッシュ制御方法を示す。キャッ
シュ制御装置３０はキャッシュ制御データ４０に応答
し、キャッシュを割り込みの間に制御する。また、キャ
ッシュ制御装置３０は他の良く知られたキャッシュ制御
機能であって、キャッシュミスに際して主記憶装置のデ
ータをキャッシュメモリに記憶するような機能と、変更
されたキャッシュデータを主記憶装置に置き換える機能
と、キャッシュが一杯であるときキャッシュデータを置
き換える機能とをパフォームする。これら他のキャッシ
ュ制御機能はここでは詳しく記載しない。
【００４８】図３を参照して説明する。図３はキャッシ
ュ制御データ４０の可能な構成を示す。このキャッシュ
制御データは、複数仮想プロセッサを有するデータ処理
システムを制御するプログラムステータスベクトルとと
もに用いることができ、各仮想プロセッサは各割り込み
レベルで利用可能である。図３に示すように、キャッシ
ュ制御データ４０は説明上６ビット長であり、各ビット
の説明はキャッシュ制御データ４０の下方に説明してあ
る。しかし、キャッシュ制御データの他の構成を、所望
の割り込み応答制御要求に応じて用いることができるこ
とは、当業者にとって当然であろう。キャッシュ制御デ
ータ４０はプログラムステータスベクトル３２内に右端
ビットを必要としないが、プログラムステータスベクト
ル３２内の任意の位置に位置指定することができる。
ュ制御データ４０の可能な構成を示す。このキャッシュ
制御データは、複数仮想プロセッサを有するデータ処理
システムを制御するプログラムステータスベクトルとと
もに用いることができ、各仮想プロセッサは各割り込み
レベルで利用可能である。図３に示すように、キャッシ
ュ制御データ４０は説明上６ビット長であり、各ビット
の説明はキャッシュ制御データ４０の下方に説明してあ
る。しかし、キャッシュ制御データの他の構成を、所望
の割り込み応答制御要求に応じて用いることができるこ
とは、当業者にとって当然であろう。キャッシュ制御デ
ータ４０はプログラムステータスベクトル３２内に右端
ビットを必要としないが、プログラムステータスベクト
ル３２内の任意の位置に位置指定することができる。
【００４９】さらに、図３を参照して説明する。“Ｉ
Ｄ”ビットをキャッシュから取り出せるか、あるいは主
記憶装置から取り出せるかを示す。キャッシュがＩＤビ
ットに１を設定して、特定の割り込みレベルに対してデ
セーブルであるとき、データをキャッシュから読み取る
ことはできないが、データを主記憶装置から取り出さな
ければならない。同様に、“ＩＤ”ビットは命令をキャ
ッシュメモリから取り出すことができないことを示す。
ＩＤおよびＩＭビットは、既にキャッシュに存在する命
令に重ねて新しい情報を書き込むことができる自己修飾
プログラムを実行する際に、特に有用である。
Ｄ”ビットをキャッシュから取り出せるか、あるいは主
記憶装置から取り出せるかを示す。キャッシュがＩＤビ
ットに１を設定して、特定の割り込みレベルに対してデ
セーブルであるとき、データをキャッシュから読み取る
ことはできないが、データを主記憶装置から取り出さな
ければならない。同様に、“ＩＤ”ビットは命令をキャ
ッシュメモリから取り出すことができないことを示す。
ＩＤおよびＩＭビットは、既にキャッシュに存在する命
令に重ねて新しい情報を書き込むことができる自己修飾
プログラムを実行する際に、特に有用である。
【００５０】“ＬＤ”ビットはデータがキャッシュにロ
ックされているか否かのいずれかを示す。ＬＤビットが
１に等しいとき、データはキャッシュにロックされ、デ
ータはキャッシュに重ね書きされない。同様に、“Ｌ
Ｉ”ビットにより、命令はキャッシュからロックされな
い。その結果、キャッシュ内の命令を重ね書きすること
はできない。
ックされているか否かのいずれかを示す。ＬＤビットが
１に等しいとき、データはキャッシュにロックされ、デ
ータはキャッシュに重ね書きされない。同様に、“Ｌ
Ｉ”ビットにより、命令はキャッシュからロックされな
い。その結果、キャッシュ内の命令を重ね書きすること
はできない。
【００５１】“ＣＤ”ビットは、存在するデータを重ね
書きしなければならないか否かに関わらず、データをキ
ャッシュに記憶するのを禁止する。同様に、“ＣＩ”ビ
ットは存在する命令を重ね書きしなければならないか否
かに関わらず、命令をキャッシュに記憶することを禁止
する。他のキャッシュ制御機能を追加のキャッシュ制御
ビットに記憶することができることは当然であろう。２
つ以上のビットをコード化して複数の排他的な機能を示
すようにできる。
書きしなければならないか否かに関わらず、データをキ
ャッシュに記憶するのを禁止する。同様に、“ＣＩ”ビ
ットは存在する命令を重ね書きしなければならないか否
かに関わらず、命令をキャッシュに記憶することを禁止
する。他のキャッシュ制御機能を追加のキャッシュ制御
ビットに記憶することができることは当然であろう。２
つ以上のビットをコード化して複数の排他的な機能を示
すようにできる。
【００５２】図４を参照して、割り込み応答キャッシュ
制御装置２０により実施される操作を説明する。割り込
み応答キャッシュ制御装置２０（図２）は、ブロック５
２にて、割り込み信号が受信されるまで待機する。割り
込み信号が受信されと、キャッシュ制御データ４０は受
信された割り込みレベルに対して復号され（ブロック５
４）、そして、復号された制御データに応じてキャッシ
ュは制御される（ブロック５６）。キャッシュは、割り
込みタスクからの戻りが検出されるか（ブロック５
８）、あるいは、新しい割り込み信号が受信される（ブ
ロック５２）まで、復号されたキャッシュ制御データに
応じて動作を続ける。ブロック５２にて、割り込みタス
クからの戻りが検出されると、割り込みレベルに対する
新しいキャッシュ制御データが検出され（ブロック６
０）、ブロック６２にて、元のキャッシュ制御データに
応じて、キャッシュが再び制御される。
制御装置２０により実施される操作を説明する。割り込
み応答キャッシュ制御装置２０（図２）は、ブロック５
２にて、割り込み信号が受信されるまで待機する。割り
込み信号が受信されと、キャッシュ制御データ４０は受
信された割り込みレベルに対して復号され（ブロック５
４）、そして、復号された制御データに応じてキャッシ
ュは制御される（ブロック５６）。キャッシュは、割り
込みタスクからの戻りが検出されるか（ブロック５
８）、あるいは、新しい割り込み信号が受信される（ブ
ロック５２）まで、復号されたキャッシュ制御データに
応じて動作を続ける。ブロック５２にて、割り込みタス
クからの戻りが検出されると、割り込みレベルに対する
新しいキャッシュ制御データが検出され（ブロック６
０）、ブロック６２にて、元のキャッシュ制御データに
応じて、キャッシュが再び制御される。
【００５３】関連する割り込みレベルまたは仮想プロセ
ッサに対する他のステータスデータ３６とともに、キャ
ッシュ制御データ４０がプログラムステータスベクトル
レジスタ３２にロードされることは、当業者にとって当
然のことである。従って、論理または記憶に関して、最
小限の追加オーバヘッドが本発明を実施するのに必要に
なる。
ッサに対する他のステータスデータ３６とともに、キャ
ッシュ制御データ４０がプログラムステータスベクトル
レジスタ３２にロードされることは、当業者にとって当
然のことである。従って、論理または記憶に関して、最
小限の追加オーバヘッドが本発明を実施するのに必要に
なる。
【００５４】プログラムステータスワードおよびプログ
ラムステータスベクトルの構成は、多くの場合、本発明
に係る割り込み応答キャッシュ制御方法および装置とと
もに、用いることができることは、当業者には当然のこ
とであろう。特に、データ処理アーキテクチャは単一の
プログラムステータスワードレジスタを含み、関連する
割り込みが発生したとき、キャッシュ制御データを含む
新しいプログラムステータスワードをこのプログラムス
テータスワードレジスタにロードすることができる。割
り込みが生じるごとに、関連するプログラムステータス
ワードが、割り込み制御装置により、プログラムステー
タスレジスタにロードされる。ロードされたプログラム
ステータスワードに含まれるキャッシュ制御データをキ
ャッシュ制御装置により用いて、割り込み中、キャッシ
ュ動作を制御する。
ラムステータスベクトルの構成は、多くの場合、本発明
に係る割り込み応答キャッシュ制御方法および装置とと
もに、用いることができることは、当業者には当然のこ
とであろう。特に、データ処理アーキテクチャは単一の
プログラムステータスワードレジスタを含み、関連する
割り込みが発生したとき、キャッシュ制御データを含む
新しいプログラムステータスワードをこのプログラムス
テータスワードレジスタにロードすることができる。割
り込みが生じるごとに、関連するプログラムステータス
ワードが、割り込み制御装置により、プログラムステー
タスレジスタにロードされる。ロードされたプログラム
ステータスワードに含まれるキャッシュ制御データをキ
ャッシュ制御装置により用いて、割り込み中、キャッシ
ュ動作を制御する。
【００５５】他の実施例では、データ処理システムアー
キテクチャは、各可能な割り込みレベルに対して、少な
くとも１つのプログラムステータスワードレジスタを含
むプログラムステータスベクトルレジスタを含むことが
できる。プロセッサの初期化に際して、プログラムステ
ータスベクトルをプログラムステータスベクトルレジス
タにロードすることができる。割り込みが生じたとき、
割り込み制御装置は、プログラムステータスベクトルレ
ジスタ内の関連するプログラムステータスワードを指示
するかあるいは参照し、キャッシュ制御装置は関連する
プログラムステータスワード内のキャッシュ制御データ
を用い、割り込み中、キャッシュ動作を制御する。割り
込みが生じたときに、プログラムステータスワードレジ
スタを再ロードする必要はない。
キテクチャは、各可能な割り込みレベルに対して、少な
くとも１つのプログラムステータスワードレジスタを含
むプログラムステータスベクトルレジスタを含むことが
できる。プロセッサの初期化に際して、プログラムステ
ータスベクトルをプログラムステータスベクトルレジス
タにロードすることができる。割り込みが生じたとき、
割り込み制御装置は、プログラムステータスベクトルレ
ジスタ内の関連するプログラムステータスワードを指示
するかあるいは参照し、キャッシュ制御装置は関連する
プログラムステータスワード内のキャッシュ制御データ
を用い、割り込み中、キャッシュ動作を制御する。割り
込みが生じたときに、プログラムステータスワードレジ
スタを再ロードする必要はない。
【００５６】さらに他の実施例では、複数仮想計算機デ
ータ処理システムアーキテクチャは、各可能な割り込み
レベルに対して、少なくとも１つのプログラムステータ
スワードレジスタを含むプログラムステータスベクトル
レジスタを含むことができる。各仮想計算機はそれ自身
のプログラムステータスベクトルを含む。仮想計算機が
処理に割り込むと、その関連するプログラムステータス
ベクトルがプログラムステータスベクトルレジスタにロ
ードされる。割り込みは、プログラムステータスベクト
ルレジスタ内の関連するプログラムステータスワードを
指示することにより、仮想計算機により処理される。プ
ログラムステータスワードベクトルの再ロードは、別の
仮想計算機が処理を引き継ぐときにのみ必要である。上
述した他の実施例は単なる例であり、その他の割り込み
処理アーキテクチャは当業者にとって公知であろう。
ータ処理システムアーキテクチャは、各可能な割り込み
レベルに対して、少なくとも１つのプログラムステータ
スワードレジスタを含むプログラムステータスベクトル
レジスタを含むことができる。各仮想計算機はそれ自身
のプログラムステータスベクトルを含む。仮想計算機が
処理に割り込むと、その関連するプログラムステータス
ベクトルがプログラムステータスベクトルレジスタにロ
ードされる。割り込みは、プログラムステータスベクト
ルレジスタ内の関連するプログラムステータスワードを
指示することにより、仮想計算機により処理される。プ
ログラムステータスワードベクトルの再ロードは、別の
仮想計算機が処理を引き継ぐときにのみ必要である。上
述した他の実施例は単なる例であり、その他の割り込み
処理アーキテクチャは当業者にとって公知であろう。
【００５７】受信された割り込みに応答してキャッシュ
の動作を選択的に制御することにより、性能が割り込み
処理中にますます不充分になると、キャッシュがチル
（ｃｈｉｌｌ）されなくなる。よって、割り込まれた操
作がウォームキャッシュ（ｗａｒｍ ｃａｃｈｅ）状態
から再開される。その結果、ヒット率が直ちに高くな
る。複数割り込みレベル環境で、かつ、特に、複数仮想
計算機の環境では、本発明はヒット率が処理中ずっと高
く維持されることを保証する。
の動作を選択的に制御することにより、性能が割り込み
処理中にますます不充分になると、キャッシュがチル
（ｃｈｉｌｌ）されなくなる。よって、割り込まれた操
作がウォームキャッシュ（ｗａｒｍ ｃａｃｈｅ）状態
から再開される。その結果、ヒット率が直ちに高くな
る。複数割り込みレベル環境で、かつ、特に、複数仮想
計算機の環境では、本発明はヒット率が処理中ずっと高
く維持されることを保証する。
【００５８】図面および明細書で、本発明の典型的な好
ましい実施例を開示してきたが、採用された用語は総称
的かつ記述的な意味で用いており限定するものではな
く、本発明の範囲は特許請求の範囲にある。
ましい実施例を開示してきたが、採用された用語は総称
的かつ記述的な意味で用いており限定するものではな
く、本発明の範囲は特許請求の範囲にある。
【００５９】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、キャッシュメモリの性能を
向上させることができるという効果がある。
上記のように構成したので、キャッシュメモリの性能を
向上させることができるという効果がある。
【図１】本発明に係る割り込み応答キャッシュ制御装置
を含むデータ処理システムの概略を示すブロック図であ
る。
を含むデータ処理システムの概略を示すブロック図であ
る。
【図２】図１に示す割り込み応答キャッシュ制御装置を
詳細に示すブロック図である。
詳細に示すブロック図である。
【図３】図２に示すキャッシュ制御データを示す略図で
ある。
ある。
【図４】図２に示す割り込み応答キャッシュ制御装置の
動作を示すフローチャートである。
動作を示すフローチャートである。
１０ データ処理システム １２ 主記憶装置 １４ キャッシュメモリ １６ 論理演算装置 １８ バス ２０ 割り込み応答キャッシュ制御装置 ２２ 中央処理装置
フロントページの続き (72)発明者 デイヴィッド ウィリアム ノイヒターレ イン アメリカ合衆国 27713 ノースキャロラ イナ州 ダーハム クィーンズベリー サ ークル 1205 (72)発明者 キム エドワード オッドネル アメリカ合衆国 27614 ノースキャロラ イナ州 ローリィ デューンリス ドライ ブ 11309 (72)発明者 リー シャノン ロジャース アメリカ合衆国 27609 ノースキャロラ イナ州 ローリィ カークウッド コート 5312 (72)発明者 トーマス アンドルー サートリアス アメリカ合衆国 27615 ノースキャロラ イナ州 ローリィ アンバートン コート 1405 (72)発明者 ケネス デイヴィッド シュルツ アメリカ合衆国 27513 ノースキャロラ イナ州 ゲーリィ エムパイア サークル 104
Claims (8)
- 【請求項１】 情報を比較的低速で記憶する主記憶装置
と、 情報を比較的高速で記憶するキャッシュメモリと、 データ処理タスクを実行する処理手段であって、割り込
み信号に応答し、前記キャッシュメモリ手段を制御して
第１データ処理タスクを実行し、かつ、前記割り込み信
号に応答して、前記第１データ処理タスクの実行を中断
するとともに、第２データ処理タスクを実行し、かつ、
前記第２データ処理タスクの間に、前記キャッシュメモ
リの少なくとも一部に記憶する情報を制御し、前記第２
データ処理タスクの実行中に、前記キャッシュメモリ手
段の一部が乱されないようにした割り込み応答キャッシ
ュ制御手段を含む処理手段とを備えたことを特徴とする
データ処理システム。 - 【請求項２】 前記処理手段は論理演算手段をさらに含
み、 前記割り込み応答キャッシュ制御手段は、 前記論理演算手段を制御して前記第１データ処理タスク
を実行し、かつ、前記割り込み信号に応答して、前記第
１データ処理タスクの実行を中断するとともに、第２デ
ータ処理タスクを実行する割り込み制御手段と、 前記割り込み制御手段に応答し、前記第２データ処理タ
スクの間、前記キャッシュメモリ手段の少なくとも一部
に記憶する情報を制御し、この情報制御により、前記第
２データ処理タスクの実行中に、前記キャッシュメモリ
手段の一部が乱されないようにしたキャッシュ制御手段
とを備えたことを特徴とする請求項１に記載のデータ処
理システム。 - 【請求項３】 情報を比較的低速で記憶する主記憶装置
と、 情報を比較的高速で記憶するキャッシュメモリと、 論理演算手段と、 ステータスデータおよびキャッシュ制御データを含むプ
ログラムステータスワードを記憶するプログラムステー
タスワード記憶手段と、 前記ステータスデータに応答して前記論理演算手段の動
作を制御する割り込み制御手段と、 前記キャッシュメモリ手段に記憶する情報を前記キャッ
シュ制御データに応答して制御するキャッシュ制御手段
とを備え、 前記キャッシュメモリ手段に記憶する情報は前記プログ
ラムステータスワード記憶手段の内容に応じて選択的に
制御されることを特徴とするデータ処理システム。 - 【請求項４】 前記割り込み制御手段は、 割り込みに応答し、前記プログラムステータスワード記
憶手段に、前記割り込みに関連するプログラムステータ
スワードを記憶する記憶手段と、 該記憶手段により記憶されたプログラムステータスワー
ドに応答して前記論理演算手段の動作を制御する制御手
段とを備えたことを特徴とするデータ処理システム。 - 【請求項５】 複数仮想計算機データ処理システムを備
え、 前記プログラムステータスワード記憶手段は、複数のプ
ログラムステータスワードを記憶するプログラムステー
タスベクトルレジスタであって、各プログラムステータ
スワードが予め規定した割り込みレベルに関連し、各プ
ログラムデータワードが前記関連する割り込みレベルに
対するステータスデータおよびキャッシュ制御データを
含むプログラムステータスベクトルレジスタを備え、 前記割り込み制御手段は、前記予め規定された割り込み
レベルのうちの１つのレベルで割り込みに応答し、か
つ、前記仮想計算機の１つに対応し、前記１つの仮想計
算機に対するプログラムステータスを前記プログラムス
テータスベクトルレジスタに記憶し、前記プログラムス
テータスベクトルレジスタに記憶されている関連する割
り込みレベルに対するステータスデータに応答して前記
論理演算手段を制御し、 前記キャッシュ制御手段は、前記キャッシュメモリ手段
に記憶されている情報を、前記関連するキャッシュ制御
データに応答して制御することを特徴とするデータ処理
システム。 - 【請求項６】 キャッシュメモリ手段と、 割り込み中に、前記キャッシュメモリ手段の少なくとも
一部が割り込み信号に応答して乱されないようにし、そ
うすることにより、割り込み中に、前記キャッシュメモ
リ手段がコールド状態にならないようにする割り込み応
答キャッシュ制御手段とを備えたことを特徴とするデー
タ処理システム。 - 【請求項７】 情報を比較的低速で記憶する主記憶装置
と、情報を比較的高速で記憶するキャッシュメモリとを
含むデータ処理システムに対するキャッシュ制御方法に
おいて、 第１データ処理タスクを実行する実行ステップと、 割り込み信号を受信する受信ステップと、 前記第１データ処理タスクの実行に割り込み、前記受信
した割り込み信号に応答して、第２データ処理タスクを
実行する割り込みステップと、 前記キャッシュメモリの少なくとも一部が前記第２デー
タ処理タスクの実行中に乱されないようにする禁止ステ
ップと、 前記第２データ処理タスクを実行した後前記第１データ
処理タスクの実行を再開する再開ステップとを備え、 前記第１データ処理タスクの実行が再開されたとき、前
記キャッシュメモリの一部が乱されないようにすること
を特徴とするキャッシュ制御方法。 - 【請求項８】 前記実行ステップは複数のプログラムス
テータスワードであって、かつ、それぞれキャッシュ制
御データを含むプログラムステータスワードをプログラ
ムステータスレジスタにロードするステップにより先行
され、 前記実行ステップは前記プログラムステータスワードの
うちの第１プログラムステータスワードに従って第１デ
ータ処理タスクを実行するステップを備え、 前記割り込みステップは前記プログラムステータスワー
ドのうちの第２プログラムステータスワードに従って前
記第２データ処理タスクを実行するステップを備え、 前記禁止ステップは第２プログラムステータスワードの
キャッシュ制御データに従ってキャッシュメモリの動作
を制御するステップを備え、 前記再開ステップは第１プログラムステータスワードの
情報に従って前記第１データ処理タスクの実行を再開す
るステップを備えたことを特徴とする請求項７に記載の
キャッシュ制御方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US783551 | 1991-10-28 | ||
| US07/783,551 US5371872A (en) | 1991-10-28 | 1991-10-28 | Method and apparatus for controlling operation of a cache memory during an interrupt |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05216687A true JPH05216687A (ja) | 1993-08-27 |
Family
ID=25129632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4258260A Pending JPH05216687A (ja) | 1991-10-28 | 1992-09-28 | 割り込み中のキャッシュ動作を制御する方法および装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5371872A (ja) |
| JP (1) | JPH05216687A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007502480A (ja) * | 2003-05-21 | 2007-02-08 | フリースケール セミコンダクター インコーポレイテッド | キャッシュに適用可能な読み込みアクセス及び記憶回路の読み込み割り当て |
| JP2009525552A (ja) * | 2006-01-31 | 2009-07-09 | クゥアルコム・インコーポレイテッド | ノーマル割り当てからの干渉がないキャッシュロッキング |
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