JPH05216705A - 信号条件付け手段及びデータ有効ウィンドウ条件付け手段 - Google Patents

信号条件付け手段及びデータ有効ウィンドウ条件付け手段

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JPH05216705A
JPH05216705A JP3355846A JP35584691A JPH05216705A JP H05216705 A JPH05216705 A JP H05216705A JP 3355846 A JP3355846 A JP 3355846A JP 35584691 A JP35584691 A JP 35584691A JP H05216705 A JPH05216705 A JP H05216705A
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JP3355846A
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Douglas A Goss
ダグラス・エー・ゴス
Arnold T Schnell
アーノルド・トーマス・シュネル
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Compaq Computer Corp
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4247—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus
    • G06F13/4256—Bus transfer protocol, e.g. handshake; Synchronisation on a daisy chain bus using a clocked protocol

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Abstract

(57)【要約】 【構成】コンピュータシステムにおいて、信号発生手段
３２及び信号受信手段Ｓの間に結合されており、上記信
号発生手段３２に結合されている遅延入力で受信した上
記信号の遅延信号を遅延出力から供給するための遅延手
段と、上記信号又は上記遅延信号の選択を指示する選択
指示手段と、上記信号発生手段３２及び上記遅延手段に
結合されている複数の信号入力、上記選択指示手段に結
合されている複数の制御入力、並びに、上記信号受信手
段Ｓに結合されている多重出力を有し、上記選択指示手
段で指示された選択を基礎として上記信号入力の一つを
上記多重出力から供給する多重手段とを備えている信号
条件付け手段及びデータ有効ウィンドウ条件付け手段。 【効果】ユーザによる、信号の条件付け及びデータ読み
出し／書き込みが可能であり、コンピュータシステムに
おけるシステムボードの仕様及びタイミング制限をテス
トすることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、コンピュータシステム
において信号を条件付ける装置に関し、特に、バスタイ
ミング仕様とのシステムボード互換性を決定するために
コンピュータシステムボードへの信号入力を条件付ける
装置に関する。
【０００２】
【従来の技術】パーソナルコンピュータ産業は、新しい
技術革新により発展を続けている成長分野である。パー
ソナルコンピュータ産業の成功の駆動力は、或る部分に
おいては、新しく開発されるコンピュータシステムと現
在市場にあるか又は使用されている古いシステムとの間
の互換性を維持するシステム設計者たちにある。コンピ
ュータシステムの設計上起こる互換性についての多くの
問題は、システム内の種々の部品とこのシステムに接続
されている外部入力／出力（Ｉ／Ｏ）デバイス（装置）
との間のタイミングを考慮する必要があることから引き
起こされる。上記種々の部品と上記外部Ｉ／Ｏデバイス
の間の通信は、本質的にはコンピュータのさまざまな要
素を一つにまとめるように接続する電気的ハイウェイで
あるシステムバスを通してすることが可能である。コン
ピュータシステムにおいて、システムバスはコンピュー
タシステムボードにある。上記タイミングについては、
このバスのオペレーションのタイミングが、バス上のデ
バイス間の信号交換を容易にするために、好適に整合さ
せられることが要求される。コンピュータシステムのさ
まざまな要素の間のタイミングは、相互の通信が可能と
なるように、及び、コンピュータシステムが正常に機能
するように同期される必要がある。
【０００３】従来のコンピュータシステム及びソフトウ
ェアとの互換性を維持するために、事実上の標準バスア
ーキテクチュア（architectures）がパーソナルコンピ
ュータシステムにおいて現れた。パーソナルコンピュー
タの標準バスアーキテクチュアのひとつは、現在は「産
業標準アーキテクチュア」（ＩＳＡ）といわれているＩ
ＢＭ社のＰＣ／ＡＴパーソナルコンピュータにおいて導
入されたバスアーキテクチュアである。このＩＳＡの拡
張版が近年開発され、「拡張産業標準アーキテクチュ
ア」（ＥＩＳＡ）といわれている。ＥＩＳＡは、３２ビ
ットアドレスバスと３２ビットデータバスとを含んでお
り、すべてのＩＳＡデバイス及びソフトウェアと完全な
互換性をもつように設計されている。ＥＩＳＡシステム
ボードに完全なテスト能力を提供するために及びこれら
のボードが実際にＥＩＳＡ仕様に従うことを保証するた
めに、ＥＩＳＡシステムボードの機能及びタイミング互
換性を確かめる装置が必要である。
【０００４】以下、ＩＳＡ及びＥＩＳＡについて簡単に
説明する。ＩＢＭ社の最初のパーソナルコンピュータで
あるＩＢＭ ＰＣは、８ビットのデータバス、及び、Ｓ
Ａ＜１９‥０＞アドレス線といわれている２０本のアド
レス線を含んでいる。しかしながら、パーソナルコンピ
ュータ産業が発達すると、より大容量のメモリが必要と
なった。それゆえ、ＩＢＭ社は、２４本のアドレス線及
び１６本のデータ線を含むＩＢＭ ＰＣ／ＡＴパーソナ
ルコンピュータを開発した。これらの新しいアドレス線
は、アーキテクチュアにＬＡ＜２３‥１７＞アドレス線
といわれる７つの新しいラッチアドレス線を含むことに
より実現された。上記ラッチされた（ＬＡ）アドレス線
は、今までよりもメモリスピードが速いという利点を持
たせるために開発された。しかしながら、データのバン
ド幅の増加と同様に、大容量メモリへの要求は大きくな
り続け、この要求がＥＩＳＡを生み出した。ＥＩＳＡ
は、３２ビットデータバス及び３２ビットアドレスバス
を含み、ＩＳＡとの完全な互換性を有している。
【０００５】ＥＩＳＡシステムバスは、マイクロプロセ
ッサとメモリ又はＩ／Ｏスレーブ（slave）との間のデ
ータ転送のための、標準（Standard）、圧縮（Compress
ed）、及び、バースト（Burst）というサイクルの型（t
ype）を供給する。ＥＩＳＡバスマスタは、標準及びバ
ーストサイクルを用いてもよいが、圧縮サイクルを用い
ることはない。圧縮サイクルは、１〜１／２ＢＣＬＫ信
号期間ごとに一つの転送を完了させ、高速ＥＩＳＡメモ
リ又はＩ／Ｏスレーブから或いはこれらへデータを転送
するためにマイクロプロセッサにより用いられる。バー
ストサイクルは、連続した１ＢＣＬＫ読み出し又は書き
込みサイクルを供給するサイクルであって、ＥＩＳＡメ
モリから或いはこれらへのゼロ待ち状態転送である。バ
ーストサイクルの最初のデータ転送は、正常すなわち標
準ＥＩＳＡサイクルに等しい。その後のバーストサイク
ルでは、データが次の立ち上がり端においてラッチされ
るために、このデータはＢＣＬＫ信号の立ち下がり端ご
とにアサートされる。
【０００６】ＥＩＳＡ仕様は、もしスレーブカードがデ
フォールトサイズ（８ビット）でなければ、スレーブカ
ードが信号（データバス幅及び上記スレーブカードがサ
ポートする通常タイミングを表示する信号であるＥＸ３
２＊，ＥＸ１６＊，ＩＯ１６＊及びＭ１６＊）の一つを
アサートすることを要求する。ＥＩＳＡメモリ又はＩ／
Ｏスレーブは、これらが３２ビット（ダブルワード）又
は１６ビット（ワード）転送をサポートすることを表示
するために、ＥＸ３２＊又はＥＸ１６＊をそれぞれアサ
ートする。ＩＳＡメモリ又はＩ／Ｏスレーブは、もしス
レーブが１６ビットデータバス幅を有していれば、Ｍ１
６＊又はＩＯ１６＊をそれぞれアサートする。ＥＩＳＡ
スレーブカードは、ＳＬＢＵＲＳＴ＊又はＮＯＷＳ＊信
号をアサートするのに用いられるサイクルの型に影響を
与えることができる。ＥＩＳＡスレーブは、バースト転
送を行うことが可能であることを示すＳＬＢＵＲＳＴ＊
信号をアサートする。ＮＯＷ＊信号は、ＩＳＡサイクル
とＥＩＳＡサイクルとでは異なった意味を有している。
ＥＩＳＡ転送においては、ＮＯＷ＊信号は、スレーブが
圧縮サイクルをサポート可能であることを表示する信号
である。ＩＳＡサイクルにおいては、ＮＯＷ＊信号は、
スレーブに要求されるＢＣＬＫ信号サイクルの数を決定
する。１サイクルにおいて起こる待ち状態の数は、スレ
ーブにより制御される。ＥＩＳＡスレーブは、待ち状態
タイミングを要求するためのＥＸＲＤＹ信号を否定す
る。ＩＳＡスレーブは、待ち状態を要求するためのＣＨ
ＲＤＹ信号を否定し、付加的なクロックサイクルが必要
とされていないことを示すＮＯＷＳ＊信号をアサートす
る。
【０００７】ＩＳＡにより発達したコンピュータシステ
ムは、Ｉ／Ｏメモリにおいてアクセスされる複数の８ビ
ット量すなわちバイト間の区別をするためのＳＡ＜１＞
及びＳＡ＜０＞のアドレス線を利用する。ＩＳＡバス
は、ロウにアサートされたときに、拡張カード（１６ビ
ットデータ転送をサポートする）はドライブするか、或
いは、１６ビットデータバスであるＤ＜１５‥０＞の上
半分でデータを受信するかを表示するＳＢＨＥ＊といわ
れる信号をさらに含んでいる。これに対して、ＥＩＳＡ
バスは、アクセスされるデータのバイト間の区別をする
ＢＥ＜３‥０＞＊といわれる４バイトのイネーブル信号
を含んでいる。ＢＥ＜３‥０＞＊信号は、ＣＰＵすなわ
ちＥＩＳＡバスマスタが、メモリ内の各ダブルワードデ
ータ構造にあるそれぞれのバイトのいずれかと、個々に
アクセスすることを許容する。
【０００８】上述したように、ＥＩＳＡは、すべてのＩ
ＳＡデバイス及びソフトウェアと完全な互換性を維持し
ている。この互換性を維持するために、ＥＩＳＡコンピ
ュータシステムは、ＥＩＳＡ及びＩＳＡデバイスが互い
に通信可能になるようなロジックを含んでいる。このロ
ジックは、ＥＩＳＡバスコントローラ（ＥＢＣ）といわ
れているチップに配置されている。ＥＢＣは、ＥＩＳＡ
バスをモニタし、ＩＳＡ及びＥＩＳＡバスサイクル間の
適当なバスサイクル変換を実行する。ＥＢＣは、一般的
には１６ビット又は３２ビットデータ幅のいずれかを含
むＥＩＳＡ拡張カードが、一般的には１６ビット又は８
ビットデータ幅のいずれかを含むＩＳＡ拡張カードと共
に正常にオペレートすることを可能にするデータ翻訳ロ
ジックを含んでいる。データ翻訳を行うときには、ＥＢ
Ｃは、ＢＥ＊＜３‥０＞信号とＳＡ＜１‥０＞及びＳＢ
ＨＥ＊信号との間の信号翻訳を適切に行う。また、ＥＢ
Ｃは、ＥＩＳＡサイクル制御信号ＣＭＤ＊、Ｗ−Ｒ及び
Ｍ−ＩＯ及びＩＳＡコマンド信号ＭＲＤＣ＊、ＭＷＴＣ
＊、ＩＯＲＣ＊、及びＩＯＷＣ＊間の翻訳をも実行す
る。それゆえ、ＥＢＣは、データ幅の変化するＩＳＡ及
びＥＩＳＡバスマスタ及びスレーブが互いに及びホスト
プロセッサとインターフェイスすることをイネーブルに
するように、ＩＳＡ／ＥＩＳＡバスサイクル及びデータ
翻訳を実行する。
【０００９】バスマスタサイクルの間、ＥＢＣは、実行
されるバスサイクルを追跡し、上述したように、ＥＩＳ
Ａ及びＩＳＡ制御信号間の必要な翻訳を実行する。ま
た、それは、バス及びラン追加サイクルの制御のために
必要なデータ幅非整合条件を検出する。例えば、もし３
２ビットＥＩＳＡバスマスタが３２ビットデータを１６
ビットデータＩＳＡスレーブに転送しようと試みると、
ＥＢＣはＥＩＳＡ信号をＩＳＡ信号に自動的に翻訳す
る。また、それは、３２ビット転送を、ＩＳＡスレーブ
から／への２つの１６ビット転送に分割する。書き込み
転送においては、ＥＢＣはバスマスタにより書き込まれ
る上位ワードを格納（store）し、下位ワードはスレー
ブに転送される。さらに、適当なアドレス線を変更し、
バスマスタにより書き込まれた上位ワードを下位バイト
レーンにコピーし、第２の転送を完了する。読み出し転
送においては、ＥＢＣは、正常翻訳が完了したのちに、
スレーブからの１６ビットをラッチし、他の転送を初期
化する。さらに、適当なアドレス線をスレーブからの次
のワードに向いたものに変更し、受信データの１６ビッ
トをラッチする。その後、２つの１６ビット読み出しで
読み出されたデータを１つの３２ビット（ダブルワー
ド）に再組立（reassemble）し、データバスの３２ビッ
トデータをドライブし、現在データバスにある３２ビッ
トダブルワードをバスマスタにラッチさせる信号である
ＥＸ３２＊をアサートする。
【００１０】ＳＴＡＲＴ＊信号の後縁において、１６及
び３２ビットＥＩＳＡバスマスタは、アクセスされたス
レーブが３２ビットＥＩＳＡ転送をサポートするかどう
かを決定するためにＥＸ３２＊信号を標本にする。１６
ビットＥＩＳＡバスマスタは、アクセスされたスレーブ
が１６ビットＥＩＳＡ転送をサポートするかどうかを決
定するためにＥＸ１６＊及びＥＸ３２＊信号をモニタす
る。３２ビットバスマスタにおいては、アサートされた
ＥＸ３２＊信号はアクセスされたスレーブが３２ビット
ＥＩＳＡ転送をサポートすることを表示し、否定された
ＥＸ３２＊信号はＥＢＣがデータ幅翻訳を実行しなけれ
ばならないことを表示する。１６ビットバスマスタにお
いては、アサートされたＥＸ１６＊又はＥＸ３２＊信号
はアクセスされたスレーブが１６ビットＥＩＳＡ転送を
サポートすることを表示し、否定されたＥＸ１６＊（及
びＥＸ３２＊）信号はＥＢＣがデータ幅翻訳を実行しな
ければならないことを表示する。ＥＸ３２＊又はＥＸ１
６＊の各信号が否定されているときは、バスマスタは、
そのＢＥ＜３：０＞信号出力、ＳＴＡＲＴ＊信号、及び
そのデータ線をトライステートにして、ＥＢＣが、バス
の制御をすること、自身のＢＥ＜３：０＞＊信号及びＳ
ＴＡＲＴ＊信号を発生すること、並びに、書き込み操作
の間にデータバスをドライブすることを可能にする。
【００１１】例えば、１６ビットバスマスタが３２ビッ
トスレーブの奇数アドレスに書き込み操作を行っている
とき、ＥＢＣは、データバスの下位バイトから上位バイ
トへのデータコピー操作を行って、３２ビットスレーブ
がそのデータバスの上位バイトにあるデータを受信する
ことをイネーブルにする。この例では、ＥＢＣは、最初
の１６ビットデータ転送を受信し、このデータをデータ
バスの上位バイトにコピーする。また、３２ビットバス
マスタが８ビット又は１６ビットスレーブからのデータ
を受信しているときは、ＥＢＣは、下位バイトから上位
バイトへのデータコピー操作を実行して、バスマスタが
３２ビット転送を受信することをイネーブルにする。
【００１２】３２ビットＥＩＳＡバスマスタは、１６ビ
ットＥＩＳＡスレーブのバーストサイクルを実行するた
めに、選択的に１６ビット幅にダウンシフト（downshif
t）してもよい。３２ビットＥＩＳＡバスマスタがダウ
ンシフトしているときには、それはＭＡＳＴＥＲ１６＊
信号をアサートし、その一方で、ＳＴＡＲＴ＊信号は、
１６ビットＥＩＳＡメモリバーストスレーブのための３
２ビットから１６ビットへの自動データ幅翻訳がＥＢＣ
により行われることをディスエーブルにするためにアサ
ートされる。ダウンシフトが検出されると、ＥＢＣは、
バスの制御をしなくなるが、バスマスタが自身のバイト
をマスキング（masking）することを許容する。
【００１３】ＩＳＡアーキテクチュアとＥＩＳＡアーキ
テクチュアとのその他の相違点は、ＩＳＡバスが、メモ
リ又は入力／出力（ＩＯ）サイクルと読み出し又は書き
込みサイクルとの区別をするための４つの信号（ＭＲＤ
Ｃ＊、ＭＷＴＣ＊、ＩＯＷＣ＊及びＩＯＲＣ＊といわれ
る）を含んでいることである。これに対して、ＥＩＳＡ
は、書き込み／読み出しとメモリ／ＩＯとのそれぞれの
区別をするための信号（Ｗ−Ｒ及びＭ−ＩＯといわれ
る）を含んでいる。Ｗ−Ｒ及びＭ−ＩＯ信号は、それぞ
れが、アサート、否定、又はトライステートという異な
った３つのステートを有している点でユニークなもので
ある。
【００１４】ＥＩＳＡ信号及びサイクル型についての詳
細は、ＥＩＳＡ仕様バージョン３．１に記載されてい
る。
【００１５】
【発明の開示】本発明は、信号条件付け能力を、拡張カ
ードからシステムボードへのシステムボードのタイミン
グパラメータをテストするための選択された信号出力に
提供するための方法及び装置を含むものである。本発明
は、２つの信号条件付けカードを備えるものであって、
一つは、バスマスタ拡張カードと共に用いられるように
設計されており、もう一つは、スレーブ拡張カードと共
に用いられるように設計されている。本発明の装置は、
コンピュータシステムボードと拡張カードとの間に挿入
され、システムボードに備えられた様々な信号を条件付
けることが可能である。それゆえ、バス仕様と互換性を
もつシステムボードは、エラーが起こるまでのインクリ
メントステップ（incremental steps）においてシステ
ムボードに与えられる信号の信号タイミングパラメータ
を調整することによりテストされる。
【００１６】本発明によるスレーブ信号条件付けカード
は、各サイクル型のいずれかを利用するＩＳＡ及びＥＩ
ＳＡスレーブカードと共にオペレートすることができ
る。このスレーブ信号条件付けカードは、オプションカ
ードからの信号出力とシステムボードとの間に直列に配
置される要素であるいくつかの変更可能信号のためのプ
ログラム可能遅延要素を含んでいる。各遅延要素は、信
号がそのパルス幅から影響を受けないで遅延されるよう
にし、さらには、信号遅延がＥＩＳＡ仕様の最大幅を越
えて拡張されるようにし、そのため、柔軟性を最大にす
ることができ、バスエラーに打ち勝つことができる。
【００１７】上記スレーブ信号条件付けカードは、拡張
カードの出力信号が信号条件付けカードで発生する信号
に置き換わることを可能にする信号先進（advancing）
ロジック回路を含んでいる。この先進ロジックは、出力
信号が、コンピュータオペレーションの通常動作の間の
通常あるべきものから、一般には、先進したものにされ
ることをイネーブルにし、それゆえ、ユーザは各信号に
最小ウィンドウ境界を配置することができる。さらに、
ユーザは、各出力信号のアサート期間又はパルス幅を制
御することが可能となる。また、信号先進ロジックは、
各信号のタイミングについて、上記直列の遅延回路で起
こる本質的遅延により上記回路が上記信号と共に用いら
れることが妨げられるような場合にも用いられる。
【００１８】各遅延信号及び先進信号は、その出力がシ
ステムボードに接続されているマルチプレクサの入力に
供給される。条件付けられた各信号は、ユーザによるプ
ログラムが可能であって、マルチプレクサへの信号入力
の遅延信号に与えられる遅延量、並びに、ユーザがシス
テムボードに供給される信号の所定のバージョンを選択
することをイネーブルにするレジスタを含んでいる。上
記信号の所定のバージョンは、条件付けされていない信
号、遅延信号、先進信号、又は、トライステート出力の
いずれかでよい。スレーブカードからの信号出力のいか
なる組み合わせも、本発明に従って条件付けされること
ができる。
【００１９】さらに、上記スレーブ信号条件付けカード
は、ユーザが、データ翻訳オペレーション又はシステム
ボードのＣＰＵ読み出し転送タイミングを確認するため
に、データがスレーブカードからイネーブルにされると
ころの読み出しデータ有効ウィンドウを、インクリメン
ト的に（incrementally）制御することを可能にする。
信号条件付けカードは、そのアドレスデコードを整合さ
せることによっていつ各スレーブカードが活性（activ
e）であるかを知り、また、スレーブにあるダイレクト
メモリアクセス（ＤＭＡ）デバイスがアクセスされてい
るかを知るためにＤＭＡチャンネルをモニタする。上記
スレーブ信号条件付けカードを制御するソフトウェア
は、このカードに結合されるスレーブ拡張カードのタイ
プ（型）、並びに、読み出しデータ有効ウィンドウが正
常ステートであることを保証するサイクルラン（cycles
run）の型を知っている。ユーザは、エラーが起こるま
では、スレーブカードからのデータをイネーブルにする
ことをインクリメント的に遅延させることができる。ま
た、上記スレーブ信号条件付けカードは、データバスの
正常なチャンネルのみがシステムボードにイネーブルに
されたことを保証するロジックを含んでいる。
【００２０】上記スレーブ信号条件付けカードは、従前
のバスサイクルがＢＣＬＫ信号サイクルの正確な数を含
んでいたことを保証するカウンタを含んでいる。これに
より、ユーザは、システムボードが正確なサイクル型及
び正確な長さのサイクルを実行していることを確認でき
る。好適な具体例による読み出しデータ有効ウィンドウ
を遅延するのに用いられる遅延要素は、最大値３３０ｎ
ｓの遅延を提供できるのみである。３３０ｎｓよりも長
い期間データをイネーブルにする遅延ができるようにす
るために、上記条件付けカードは、データをイネーブル
にする遅延がバスサイクル内へのＢＣＬＫ信号サイクル
のプリセット数を始めることをさせるロジックを含んで
いる。これによって、ＤＭＡサイクル及び長ＩＳＡプロ
グラムサイクルのような長いサイクルでのエラーに打ち
勝つために必要な長い遅延が得られる。
【００２１】バスマスタ信号条件付けカードは、バスマ
スタからシステムボードへの、システムメモリを制御す
るために用いられる或いはＥＩＳＡ／ＩＳＡ変換のため
に要求される信号出力を条件付ける。ＭＳＢＵＲＳＴ＊
及びＭＡＳＴＥＲ１６＊信号は、上記スレーブ信号条件
付けカードのための上述した信号と直列の遅延要素を配
置することにより条件付けられ、デジタルマルチプレク
サは、システムボードからの条件付けられていない信号
出力、この信号の遅延した信号、又はトライステート出
力のいずれかを選択するために用いられる。好ましい具
体例によると、バスマスタ信号条件付けカードには、先
進ロジックは含まれない。各信号の遅延回路は、ユーザ
が、上記信号の遅延した信号に与えられる遅延量と同様
に、上記信号の所望のバージョンを選択することができ
るようなユーザによるプログラム可能なレジスタを含ん
でいる。
【００２２】バスマスタ信号条件付けカードは、システ
ムボードに供給されるＳＴＡＲＴ＊信号を発生するロジ
ックを含む。ＳＴＡＲＴ＊信号はＢＣＬＫ信号の立ち上
がりの後２５ｎｓより少ない時間でアサートされなけれ
ばならないためにＳＴＡＲＴ＊信号を発生させるには特
別の回路が必要とされ、上述した直列の遅延回路の本質
的遅延のためにＳＴＡＲＴ＊信号はその所定の限界を超
えて遅延させられるであろう。ＳＴＡＲＴ＊発生ロジッ
クはバスマスタのステートを追跡し、いつＳＴＡＲＴ＊
信号がアサートされるかを予期する。ＳＴＡＲＴ＊発生
ロジックは、ユーザによる、ＳＴＡＲＴ＊信号の前縁及
び／又は後縁（セットアップ及び保持タイミング）の選
択的な遅延を許容する。
【００２３】Ｗ−Ｒ及びＭ−ＩＯ信号は３つの異なった
ステートを有しており、そのため上記直列の遅延方法は
これら信号にとっては有効には機能しないので、バスマ
スタ信号条件付けカードは、Ｗ−Ｒ及びＭ−ＩＯ信号の
ための特別遅延ロジックを含んでいる。Ｗ−Ｒ及びＭ−
ＩＯ信号はＥＩＳＡバスマスタがＩＳＡスレーブに話し
かけているときに条件付けられることが好ましいが、そ
れはこの場合には、システムボードがこれらの信号をＭ
ＲＤＣ＊、ＭＷＴＣ＊、ＩＯＲＣ＊及びＩＯＷＣ＊とい
った適当なＩＳＡコマンド信号に変換しなければならな
いからである。Ｗ−Ｒ及びＭ−ＩＯ信号は、遅延期間内
においてバスマスタからの適当な信号出力を変換するこ
とにより条件付けられる。遅延期間が終わると、上記信
号は正常なステートに戻される。
【００２４】バスマスタ信号条件付けカードは、システ
ムボードのＥＢＣにより実行される翻訳ロジックのオペ
レーションをテストするために、バスマスタにより発生
させられるＢＥ＜３：０＞＊信号又はＳＡ＜１：０＞及
びＳＢＨＥ＊信号をイネーブルにすることを制御するロ
ジックを含んでいる。特別コントロールロジックは、こ
れら信号のセットアップ及び保持タイミングが重要であ
るためにバスマスタからのこれら信号を単に遅延させる
ことは不十分ので、これら信号のために必要とされる。
上記ロジックは、いつ各バスマスタサイクルがアサート
されるのかを予期するために上記バスマスタサイクルを
追跡し、ユーザがこれら信号のイネーブル及びディスエ
ーブルを制御することを可能にする。データ翻訳サイク
ルの間、上記ロジックはＢＥ＜３：０＞＊信号をフロー
ト（float）して、システムボードのＥＢＣがこれらを
アサートできるようにする。
【００２５】バスマスタ信号条件付けカードは、システ
ムボードのＥＢＣにより実行されるデータ翻訳ロジック
のタイミングを確認するため、又は、ホストメモリをテ
ストするために、バスマスタからの書き込みデータを遅
延させることのできるロジックを含んでいる。また、バ
スマスタ信号条件付けカードは、いつバスマスタが活性
であるかを決定するロジックを含んでいる。バスマスタ
信号条件付けカードを制御するソフトウェアは、書き込
みデータ有効ウィンドウが正常であることを保証するた
めに、どの型のバスマスタがこの条件付けカードに備え
付けられており、さらにはどの型のサイクルがラン（ru
n）しているかを知っている。このロジックは、ユーザ
が、エラーが起こるまで、上記バスマスタカードからの
データをイネーブルにすることをインクリメント的に遅
延できるようにする。さらに、バスマスタ信号条件付け
カードは、バスマスタ及びシステムボードの間のデータ
の流れ（data flow）の適当な方向を決定するロジッ
ク、並びに、データバスの正常なチャンネルのみがシス
テムボードにイネーブルにされていることを保証するロ
ジックを含んでいる。
【００２６】本発明は、以下の詳細な実施例及び図面を
参照することにより、より深く理解されるであろう。
【００２７】
【実施例】信号条件付けカードを含む本発明のコンピュ
ータシステムボードＳを、図１に示した。このシステム
ボードＳは、好ましい実施例によるＥｘｔｅｎｄｅｄ
Ｉｎｄｕｓｔｒｙ Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅ
ｃｔｕｒｅ（ＥＩＳＡ）に基づいたバスアーキテクチャ
を包含するが、しかしまた他のバスアーキテクチャの使
用も意図している。このＥＩＳＡバスは、Ｄ＜３１：０
＞と呼ばれる１個の３２ビットデータバスと、ＬＡ＜３
１：２＞と呼ばれる１個のラッチされたアドレスバス
と、ＳＡ＜１９：０＞と呼ばれる２０個のＩＳＡアドレ
スラインと、多数のＩＳＡ及びＥＩＳＡ制御信号とを含
んでいる。ＥＩＳＡシステムの要求を完全に説明したも
のには、ＥＩＳＡ仕様バージョン３．１がある。以下の
説明においては、星印（＊）を後尾に付けた信号名は低
論理値（ロウ）にアサートされており、単独で現われる
信号名の逆である。
【００２８】実施例の一例においては、好ましくはホス
トバス（図示せず）に連結されている１個のＥＩＳＡバ
ス（図示せず）がシステムボードＳに含まれている。マ
イクロプロセッサとランダムアクセスメモリ（図示せ
ず）とがホストバスに連結されているのが好ましい。シ
ステムボードＳはまた、１個のＥＩＳＡバス制御装置
（ＥＢＣ）チップと１個の集積システム周辺装置（ＩＳ
Ｐ）チップ（両者共図示せず）とを含んでいる。このＥ
ＢＣ及びＩＳＰの両チップは、ＥＩＳＡベースのコンピ
ュータシステムと連結して動作する様に設計されたチッ
プである。ＥＢＣチップは、ＥＩＳＡバスへインターフ
ェースしかつＩＳＡ／ＥＩＳＡバスサイクル中継を与え
るために必要な機能を提供する論理回路（ロジック）を
含んでいる。このことによって、ＩＳＡ及びＥＩＳＡの
バスマスタ及びスレーブが、相互間に、及びプロセッサ
と、インタフェースすることが可能になる。ＩＳＰは、
ＥＩＳＡに要求される多数の機能を、ＤＭＡ制御装置
（コントローラ）と割り込み制御装置（コントローラ）
とを含めて、単一装置に集積化している。以下の説明に
おいては、ＥＢＣとＩＳＰとはシステムボードＳの一部
分と見なし、また、説明を明解にするために、ＥＢＣと
ＩＳＰとによって遂行される機能はシステムボードＳに
よって遂行されるものとして説明する。ＥＢＣとＩＳＰ
との詳細情報に関しては、ここで参考文献として引用す
るインテル ペリフェラルズ ハンドブック（Ｉｎｔｅ
ｌ Ｐｅｒｉｐｈｅｒａｌｓ Ｈａｎｄｂｏｏｋ）、１
９９０年版、インテル社発行、を参照されたい。
【００２９】システムボードＳはＥＩＳＡバスに連結さ
れている多数の拡張用スロットを含んでおり、この拡張
用スロット内に拡張用カードを挿入することができる。
好ましい実施例においては、拡張用スロットの一つにロ
ジックアナライザインタフェースカード２８が挿入され
ているのが好ましい。このロジックアナライザインタフ
ェースカード２８はロジックアナライザ（図示せず）に
連結されているのが好ましく、こうすることによってユ
ーザが、システムボードＳで発生したりまたはそこへ供
給されたりする夫々の信号を解析することが可能とな
る。本発明においてスレーブタイミング先進／遅延カー
ドまたはＳＬＴＡＤ３０と呼ばれているスレーブ信号条
件付けカードは、システムボードＳ上の拡張用スロット
に連結されている。本発明によれば、ＥＩＳＡまたはＩ
ＳＡのスレーブ拡張カード３２がＳＬＴＡＤ３０に連結
されているのが好ましい。ＳＬＴＡＤ３０は、システム
ボードＳ上のＥＩＳＡバスとスレーブカード３２との間
をインタフェースし、またＩＳＡ／ＥＩＳＡスレーブと
ＤＭＡ装置とに対して信号条件付けの能力を付与する。
本発明においてバスマスタタイミング先進／遅延カード
またはＢＭＴＡＤ３４と呼ばれているバスマスタ信号条
件付けカードは、システムボードＳ上のバスマスタ拡張
用スロットに連結されている。本発明によれば、ＩＳＡ
またはＥＩＳＡのバスマスタカード３６がＢＭＴＡＤ３
４に連結されているのが好ましい。ＢＭＴＡＤ３４は、
システムボードＳ上のＥＩＳＡバスとバスマスタ３６と
の間をインタフェースし、またＥＩＳＡ及びＩＳＡのバ
スマスタに対して信号条件付けの能力を付与する。ＳＬ
ＡＴＤ３０とＢＭＴＡＤ３４とが存在することによっ
て、ユーザは、スレーブ３２とバスマスタカード３６と
からシステムボードＳへ向かう信号のタイミングパラメ
ータを段階的に増加させて（ｉｎｃｒｅｍｅｎｔａｌｓ
ｔｅｐｓ）調節することができるので、ＥＩＳＡ仕様タ
イミング限界とのシステムボードの互換性を決定するこ
とができる。
【００３０】システムボードＳとスレーブカード３２と
の間に連結されているＳＬＡＴＡＤ３０を、図２に示
す。ＳＬＴＡＤ３０は、システムボードＳ上のＥＩＳＡ
スロット４２に連結している一次ポート４０を含んでい
る。ＳＬＴＡＤ３０は、スレーブカード３２のＥＩＳＡ
スロット接続３９を受け入れるのに適した第２（２次）
ポート４４をも含んでいる。従って、本発明によるＳＬ
ＴＡＤ３０は、２個のＥＩＳＡコネクタを有している。
システムボードＳ中にはめ込まれたカードプラグの底部
中に配置されているエッジコネクタつまり一次ポート４
０と、ＳＬＴＡＤ３０の上面に配置されているシステム
ボード等価コネクタつまり第２ポート４４とによって、
スレーブカード３２をプラグ挿入することが可能にな
る。両コネクタ４０と４４とは、本発明の好ましい実施
例において標準ＥＩＳＡピンアウト（ｐｉｎｏｕｔ）を
採用している。
【００３１】ＳＬＴＡＤ３０を構成している各種部品を
図示したブロック図を、図３に示す。ＳＬＴＡＤ３０
は、多数の先進／遅延回路を有しているインライン（ｉ
ｎ ｌｉｎｅ）信号条件付け論理回路４０を含んでい
る。この多数の先進／遅延回路によって、スレーブカー
ド３２からシステムボードＳへ向かう選択された出力信
号を遅延または先進させることができる。論理回路はユ
ーザによるプログラム作成が可能であり、従ってユーザ
は、拡張カード３０からのどの信号出力が遅延または先
進されるべきであるかということと、この遅延または先
進の長さとを制御することができる。ＳＬＴＡＤ３０
は、先進信号を発生する先進信号発生論理回路４１を含
んでいるが、この先進信号はインライン（直列）条件付
け回路４０内の各先進／遅延条件付け回路に供給され
る。ＳＬＴＡＤ３０がデータイネーブル条件付け論理回
路４２を含んでいることによって、ユーザはスレーブ３
２からシステムボードＳへ供給されたデータの読出しデ
ータ有効ウィンドウを選択的に遅延させることができ
る。データイネーブル条件付け論理回路４２はデータト
ランシーバに連結されているが、このデータトランシー
バはスレーブカード３２とシステムボードＳとの間のデ
ータをイネーブルするために使用される。
【００３２】ＳＬＴＡＤ３０は、データイネーブル条件
付け回路４２の動作を制御するための各種の制御（コン
トロール）レジスタを有するブロック回路４３を含んで
いる。ＳＬＴＡＤ３０は、スレーブカード３２のＩ／Ｏ
アドレスを整合するために使用される多数個のＤＩＰ
（ディップ）スイッチを有するブロック回路４４をも含
んでいる。ＳＬＴＡＤ３０は更に、各バスサイクル内に
おけるＢＣＬＫ信号サイクルの数を計数する計数回路４
８を含んでいる。
【００３３】スレーブカード３２からの総ての出力信号
は、データバス信号Ｄ＜３１：０＞を除いて、バッファ
４５を介してスレーブカード３２に直接的に到達する。
データ信号は、ユーザが読出しデータ有効期間を制御で
きる様にするためのデータイネーブル条件付け回路４２
によって制御されるトランシーバ４６を介してバッファ
される。これによって、ユーザはシステムボードＳの動
作（オペレーション）を確認することができる。ＳＬＴ
ＡＤ３０は、スレーブカード３２がいつアドレスされる
かを知り、ＳＬＴＡＤ３０を制御するソフトウエアは正
しいデータ有効ウィンドウを知る。このことによって、
データがイネーブルされたウィンドウをユーザが漸増的
に制御することができる。ＳＬＴＡＤ３０の機能が無力
化（ディスエーブル）した場合には、このＳＬＴＡＤ３
０は、スレーブカード３２からの出力について最小限の
遅延のみをもたらす様な添加ボードとして機能する。こ
れに関しての例外は、データバスであって、このデータ
バスは、拡張カードがアドレスされた場合にのみイネー
ブルされる。
【００３４】ＳＬＴＡＤ３０は、ＳＬＴＡＤパラメータ
レジスタと呼ばれる８ビットユーザプログラマブルレジ
スタ４７を含んでいる。この型のレジスタは本分野の専
門家には周知なので、実施の細目についての説明は、本
発明の論旨を明解にするために割愛する。ＳＬＴＡＤパ
ラメータレジスタ４７は、それぞれＥＳＬＡＶＥ１、Ｅ
ＳＬＡＶＥ０、ＷＩＤＴＨ１及びＷＩＤＴＨ０と呼ばれ
る信号を発生する。ＷＩＤＴＨ０及びＷＩＤＴＨ１信号
は、スレーブカード３２が使用可能なデータの幅を表現
する。ＷＩＤＴＨ０及びＷＩＤＴＨ１信号が両者共に０
の値を持つ場合には、スレーブカード３２は１６ビット
カードであって、データバスの下位１６ビットを使用す
ることができる。ＷＩＤＴＨ０及びＷＩＤＴＨ１信号が
夫々０及び１の値を持つ場合には、スレーブカード３２
は８ビットカードであって、データバスの下位８ビット
のみを使用できる。ＷＩＤＴＨ０及びＷＩＤＴＨ１信号
が共に１の値を持つ場合には、スレーブカード３２は３
２ビットカードであって、データバスの全３２ビットを
使用することができる。ＥＳＬＡＶＥ０信号は、スレー
ブカード３２がＥＩＳＡスレーブであるかまたはＩＳＡ
スレーブであるかを表現する。ＥＳＬＡＶＥ０信号は、
低論理値（ロジック低値）のときにはスレーブカード３
２がＩＳＡスレーブであることを表現し、高論理値（ロ
ジック高値）のときにはスレーブカード３２がＥＩＳＡ
スレーブであることを表現する。ＥＳＬＡＶＥ１信号
は、本発明の好ましい実施例では使用されない。
【００３５】スレーブカード３２からの信号出力のうち
のいくつかを条件付けするためにＳＬＴＡＤ３０上で使
用されるインライン条件付け回路４０（図３）からのイ
ンライン先進／遅延回路を図示するブロック図を図４に
一般的に示す。ＳＬＴＡＤ３０は、ＩＯ１６＊、Ｍ１６
＊、ＥＸ１６＊、ＥＸ３２＊、ＥＸＲＤＹ、ＣＨＲＤ
Ｙ、ＮＯＷＳ＊の各信号と、これらの信号がスレーブカ
ード３２からシステムボードＳへ移る際の条件付けを制
御するためのＳＬＢＵＲＳＴ＊信号とのための先進／遅
延回路を含んでいる。これらの信号中のあるものは、Ｅ
ＩＳＡシステムボードＳの小さなプルアップ及び増加し
た静電容量のために遅い立ち上がり時間を持つことがあ
る。ＳＬＴＡＤ３０をスレーブカード３２とシステムボ
ードＳとの間に設置すると、この問題が更に悪化しない
とも限らないことに注意すべきである。従って、追加の
プルアップレジスタの様な矯正手段を使うこともある種
の信号には必要かも知れない。
【００３６】ＥＸＲＤＹ、ＣＨＲＤＹ又はＮＯＷ＊信号
のうちの一つがスレーブカード３２に使用され、それが
遂行できる速度およびサイクルの型を示すことは前述し
た。システムボードＳは、要求された待ち状態の数を決
定する以前においてこれらの信号をアサートする様にス
レーブ３２のために適当なタイミングウィンドウが設定
されなければならない。従って、システムボードＳが正
しくない待ち状態の数を決定するに至るまで、これらの
信号のためのタイミングウィンドウは、これらの信号の
アサーションを選択的に遅延させることによってテスト
される。
【００３７】更にまたスレーブ３２は、もしそれが８ビ
ットディフォールトサイズ（ｄｅｆａｕｌｔ ｓｉｚ
ｅ）でない場合において、それがサポートできるデータ
バス幅を指示するために、ＥＸ３２＊、ＥＸ１６＊、Ｉ
Ｏ１６＊、またはＭ１６＊のうちの何れか一つの信号を
アサートしなければならない。システムボードＳは、ど
のデータバスレーンがこれらのスレーブ応答信号からの
有効データを持っているかを決定する。従って、ＳＬＴ
ＡＤ３０によって、ユーザはシステムボードＳの動作を
試験するためにこれらの信号を選択的に条件付けするこ
とができる。これらの信号は、スレーブ３２が直ぐには
応答しない様に、遅延されることができる。スレーブ３
２が直ぐに応答することに失敗すれば、システムボード
Ｓはあたかもそれ自身が８ビットスレーブに話しかけた
かの様に応答する。この結果、システムボードＳが１つ
の転送を多くの転送に分割して、その転送中に多すぎる
ＢＣＬＫ信号サイクルを引き起こしたり、またはデータ
エラーを引き起こしたりすることが起り得る。
【００３８】上述の信号のための先進／遅延回路または
インライン回路の各々は、信号遅延素子（要素）５２、
信号遅延／制御マルチプレクサ５４、及びディップスイ
ッチジャンパー５６を含んでいる。先進／遅延回路の各
々は、それ自身と組み合せてユーザによるプログラム可
能な制御レジスタ５０を有しており、このレジスタはマ
ルチプレクサ５４へ供給される二個の制御信号を生成す
る。この制御レジスタはまた、信号遅延素子５２の遅延
選択入力部へ供給される６個の信号を生成する。スレー
ブ３２からの信号出力は、信号遅延素子５２と信号遅延
／制御マルチプレクサ５４とへの入力となる。信号遅延
素子５２の出力は、信号マルチプレクサ５４に接続され
ている。スレーブカード３０からの信号出力もまた、デ
ィップスイッチジャンパー５６を介して信号マルチプレ
クサ５４の出力部へ接続されている。ＡＤＶＯＵＴ＊と
呼ばれる信号は、信号マルチプレクサ５４に接続されて
いる。このＡＤＶＯＵＴ＊信号はＳＬＴＡＤ３０上で先
進論理回路系から生成され、夫々のスレーブカード出力
信号の先進バージョンを供給するために使用される。マ
ルチプレクサ５４からの信号出力は、システムボードＳ
へ供給されるスレーブカード３０からの出力信号の望み
通りの版（ｖｅｒｓｉｏｎ）である。マルチプレクサ５
４からの信号出力は、スレーブカード３２からの信号出
力の条件付け無し（ｕｎｃｏｎｄｉｔｉｏｎｅｄ）の
版、その信号の遅延版、ＡＤＶＯＵＴ＊信号、またはト
ライステート信号であってよい。
【００３９】制御レジスタ５０は、ユーザによるプログ
ラムが可能なレジスタであって、遅延素子５２によって
スレーブ出力信号に付与される遅延の量を制御すると共
に、システムボードＳへ供給されるスレーブカード出力
信号の適切な版の選択を制御する。制御レジスタ５０
は、入力としてＤ＜７．．０＞信号を受け取る。夫々の
制御レジスタ５０のデコードされたＩ／Ｏアドレス信号
でありＳＥＬＥＣＴ＊と呼ばれる信号は、制御レジスタ
５０のクロック入力部に連結されている。システムバス
ＲＥＳＥＴ＊信号は、レジスタ５０の逆クリア入力部に
連結されている。このため、システムをリセットする
と、先進／遅延回路の各々のための制御レジスタはゼロ
値にリセットされる。
【００４０】制御レジスタ５０はビット０〜７と呼ばれ
る８個のビットを含んでおり、レジスタ５０内のこれら
の各ビットは対応する信号を生成する。ビット０とビッ
ト１とは、システムボードＳへ供給されるスレーブカー
ド出力信号の望み通りの版を選択する制御ビットとして
使用される。また、これらの両ビットは、マルチプレク
サ５４の出力を選択するために連結される二個の制御信
号を生成する。ビット１とビット０とが共に０値の場合
は、マルチプレクサは、スレーブボード３２から無条件
の信号出力部を通ってシステムボードＳへ至る。ビット
１とビット０とが夫々０値と１値の場合は、システムボ
ードＳへ供給される信号はＡＤＶＯＵＴ＊信号である。
このＡＤＶＯＵＴ＊信号の生成については、後で説明す
る。ビット１とビット０とがそれぞれ１値と０値の場合
は、信号遅延素子５２からの遅延信号出力はシステムボ
ードＳへ供給される。この場合、スレーブカード出力信
号へ与えられる遅延の量は下記の様に制御レジスタのビ
ット２〜７内に格納されている値によって決定される。
ビット１とビット０とが共に１値の場合は、マルチプレ
クサの出力はトライステートとなる。
【００４１】ディップスイッチジャンパー５６がディス
エーブルにされているときは、スレーブ出力信号に加え
られる最小遅延は、ＯＦＦにプログラムされた遅延特性
（遅延特徴）（制御レジスタ５０のビット０とビット１
とが共に０値）と共に先進／遅延回路を通過した時の伝
播遅延である。この様に構成されている場合は、本発明
の好ましい実施例における論理回路を通過した時に１２
ｎｓ（最大）の遅延が存在する。本来的な遅延は、ＯＮ
にプログラムされた遅延特徴（ビット０とビット１とが
夫々１値とゼロ値を持っている）、及び遅延がゼロにな
る様にプログラムされた遅延素子５２と共に、先進／遅
延回路を通過した時の伝播遅延である。この本来的な遅
延の値は、各遅延回路によって変化し、一般的には最大
で２７ｎｓであると特徴づけられている。従って、この
本来的な遅延は、マルチプレクサ５４を通過する時の最
小遅延１２ｎｓと、信号遅延素子５２によって与えられ
る最小遅延１５ｎｓとから成る。従って、遅延素子５２
によって各スレーブカード信号に付加される遅延量は、
信号遅延素子５２からのプログラム可能な遅延に回路の
本来的な遅延を加えた量である。制御レジスタ５０のビ
ット２〜７は夫々に対応する信号を生成するが、これら
の対応信号は信号遅延素子５２の遅延選択入力部に接続
され、これらのビットはスレーブカード出力信号に加え
られるプログラム可能な遅延の量を制御する。
【００４２】このプログラム可能な遅延は５ｎｓの段階
毎に本来的な遅延に加えられ、またビット２〜７内に格
納されている値は、信号の本来的な遅延に加えられる５
ｎｓ遅延の数に相当している。例えば、ビット２〜７内
に格納されている値０００００１は５ｎｓ遅延に相当
し、値００００１０は１０ｎｓ遅延に相当する等々であ
る。本来的な遅延の量は、プログラム可能な値に付加さ
れて、全付加遅延になる。従って、もし本来的な遅延が
２７ｎｓで、段階サイズが５ｎｓで、かつ遅延レジスタ
値が７である場合には、全遅延は２７＋３５＝６２ｎｓ
である。この様に、所望の遅延は次の等式によって計算
することができる。 遅延＝本来的な遅延＋（Ｎ×段階サイズ） ここで、 本来的な遅延＝イネーブルされた遅延による最小遅延、 Ｎ＝遅延レジスタ値、 段階サイズ＝当該信号の遅延増分（５ｎｓ）。 遅延素子５２によって与えられる最大遅延は、３３０ｎ
ｓである。
【００４３】本明細書の以後の部分において、以下に述
べる遅延素子は上述の信号遅延素子５２と同一の形態で
動作し、その際において、遅延素子の遅延選択入口部へ
供給された信号値は、この遅延素子への、信号入口部に
加えられた５ｎｓ遅延数に対応する。
【００４４】先進／遅延信号の最少遅延がその規格範囲
を超えてスレーブカード出力信号をシフトする場合は、
ディップスイッチジャンパー５６を各先進／遅延回路内
に設けることによって、ユーザは夫々の信号について先
進／遅延信号条件付け論理回路をバイパスすることがで
きる。この場合には、マルチプレクサ５４の出力は、制
御レジスタ５０のビット０とビット１とを共に１値にプ
ログラムすることによってトライステートになり、スレ
ーブカード３２からの信号はシステムボードＳへ直接的
に供給される。
【００４５】制御レジスタ５０のビット０とビット１と
が夫々０値と１値との場合は、ＡＤＶＯＵＴ＊信号が、
システムボードＳへ供給される信号としてスレーブカー
ド出力信号を置き換える。スレーブカード３２からの出
力信号が最大許容タイミングウィンドウに適合するのを
先進／遅延回路の本来的な遅延が不可能にしている場合
には、ＡＤＶＯＵＴ＊信号が使用される。従って、先進
／遅延回路による本来的な遅延がＥＩＳＡ規格の最大仕
様範囲を超えてスレーブ出力信号をシフトする場合に
は、インライン信号先進／遅延回路系による本来的な遅
延を信号の先進が補償する。この信号先進はまた、各ス
レーブ出力信号のための最少ウィンドウ境界を探し出す
手段を提供する。信号先進試験は、各信号に対する比較
的カスタマイズされた手続きである。本発明の好ましい
実施例のＳＬＴＡＤアダプタ上にはただ１個の信号先進
回路が設けられており、従ってこの好ましい実施例によ
れば、どの一時点においてもただ１個の信号を先進させ
ることができる。しかしながら、非常に多数の信号先進
回路の使用もまた考慮の対象となっている。
【００４６】ＡＤＶＯＵＴ＊信号を生成する先進信号発
生論理回路４２を、図５に一般的に示す。このＡＤＶＯ
ＵＴ＊信号は、上述の総ての先進／遅延回路内に供給さ
れる。ＡＤＶＯＵＴ＊信号は、何れのスレーブカード出
力信号の代りとしても置換され得るので、本発明におい
てはパルス幅はプログラム可能である。以下に更に説明
する様に、Ｍ−ＩＯ信号の状態に依存して、ＳＴＡＲＴ
＊信号の前縁（ｌｅａｄｉｎｇ ｅｄｇｅ）後に時間的
遅延をもってＡＤＶＯＵＴ＊信号の前縁が生成される。
【００４７】先進信号発生論理回路４１は、２個の制御
レジスタ８０、８２と、先進制御ＰＡＬ８４と呼ばれる
プログラム可能なアレイ論理（ＰＡＬ）装置と、２個の
信号遅延要素８６、８８とを含んでいる。制御レジスタ
８０、８２は、夫々８ビットのプログラム可能なレジス
タであって、これによってユーザはＡＤＶＯＵＴ＊信号
の特性を制御することができる。ＡＤＶＳＥＬと呼ばれ
る信号は、制御レジスタ８０、８２のクロック入口部に
接続されている。このＡＤＶＳＥＬ信号は、制御レジス
タ８０、８２のデコードされたＩ／Ｏアドレスを表わし
ている。システムＲＥＳＥＴ＊信号は、制御レジスタ８
０、８２の各々にある逆クリア入力部に接続されてい
る。制御レジスタ８０、８２は、入力として夫々データ
バス信号Ｄ＜７．．０＞及びＤ＜１５．．８＞信号を受
け取る。従って、ユーザが制御レジスタ８０、８２へ書
き込みまたはプログラミングをしている時には、ＡＤＶ
ＳＥＬ信号はアサートされ、これによってレジスタ８
０、８２はプログラムされたデータをデータバスから入
手（ラッチ）することができる。
【００４８】レジスタ８０、８２の各々のビット０とビ
ット１とは制御ビットとして使用され、また対応するＱ
出力部は先進制御ＰＡＬ８４へ供給される制御信号を生
成する。制御レジスタ８０のビット０とビット１とは、
ＡＤＶＳ０及びＡＤＶＳ１と呼ばれる信号を生成し、こ
れらの信号は、ＡＤＶＯＵＴ＊信号がアサートされる時
に制御を行う。ＳＴＡＲＴ＊信号がアサートされた後
に、遅延時間量をもってＡＤＶＯＵＴ＊信号が低論理値
にアサートされる。もしビット１とビット０とが夫々１
値とゼロ値との場合は、Ｍ−ＩＯ信号が高論理値である
ときにおいてＳＴＡＲＴ＊信号の立ち下がり端の後に遅
延時間量をもってＡＤＶＯＵＴ＊信号がアサートされ
る。もしビット１とビット０とが共にゼロ値の場合は、
Ｍ−ＩＯ信号が低論理値であるときにおいてＳＴＡＲＴ
＊信号の立ち下がり端の後に遅延時間量をもってＡＤＶ
ＯＵＴ＊信号が低論理値にアサートされる。ビット１と
ビット０とが共にゼロ値であるかまたは夫々０値と１値
である条件は、本発明の好ましい実施例による将来の拡
張のために確保しておくのが好ましい。
【００４９】制御レジスタ８２のビット０とビット１と
はＡＤＶＳ８及びＡＤＶＳ９と呼ばれる信号を生成する
が、本発明の好ましい実施例によれば、これらの信号は
またＡＤＶＯＵＴ＊信号のアサーションまたはセットア
ップの時間を制御する。本発明の好ましい実施例によれ
ば、ビット０とビット１とは共にゼロ値に設定されてい
るのが好ましく、これはＳＴＡＲＴ＊信号の立ち下がり
端の後の遅延時間量をもってＡＤＶＯＵＴ＊信号のノー
マルアサーションが起ることを意味する。制御レジスタ
８２のビット０とビット１との値の残りの組合わせは、
本発明の好ましい実施例による将来の拡張のために確保
しておくのが好ましい。
【００５０】制御レジスタ８０のＱ＜２．．７＞出力部
は、遅延素子８６の遅延選択入力部に接続されている。
この遅延素子８６は、ＡＤＶＯＵＴ＊信号がアサートさ
れ得る以前において、ＳＴＡＲＴ信号の立ち下がり端の
後に選択された遅延量を供給することによって、ＡＤＶ
ＯＵＴ＊信号のアサーション（ａｓｓｅｒｔｉｏｎ）を
制御するが、この遅延の長さは制御レジスタ８０のビッ
ト２〜７に格納されている値に依存する。制御レジスタ
８２のＱ＜２．．７＞出力部は、遅延素子８８の遅延選
択入力部へ接続される信号を生成する。遅延素子８８
は、選択された遅延量を提供してその遅延期間内におい
てＡＤＶＯＵＴ＊信号がアサートされて止まる様にする
ことによって、ＡＤＶＯＵＴ＊信号の否定または保持時
間を制御する。この遅延の長さは、制御レジスタ８２の
ビット２〜７内に格納されている値に依存する。遅延素
子８６、８８は、上述の様に夫々の遅延選択入力部に供
給された各信号値に依存する遅延長を供給する。
【００５１】先進制御ＰＡＬ８４への信号入力は、ＳＴ
ＡＲＴ＊信号と、ＬＭ−ＩＯと呼ばれる信号と、ＳＬＳ
ＥＬ＊と呼ばれる信号と、制御レジスタ８０、８２から
生成されるＡＤＶＳ０、ＡＤＶＳ１、ＡＤＶＳ８及びＡ
ＤＶＳ９信号と、ＤＥＬＡＤＶと呼ばれる信号と、ＤＥ
ＬＥＤＧＥと呼ばれる信号とを含んでいる。ＬＭ−ＩＯ
信号は、Ｍ−ＩＯ信号のラッチ版である。ＳＬＳＥＬ＊
信号は、低論理値にアサートされた時に、スレーブ３２
がアクセスされたことを示している。先進制御ＰＡＬ８
４の出力は、ＡＤＶＯＵＴ＊信号と、ＡＤＶＳＩＧ及び
ＥＤＧＥと呼ばれる信号とである。ＡＤＶＳＩＧ信号は
遅延素子８６の信号入力部に接続され、ＥＤＧＥ信号は
遅延素子８８の信号入力部に接続されている。遅延素子
８６の出力はＤＥＬＡＤＶ信号であり、遅延素子８８の
出力はＤＥＬＥＤＧＥ信号である。
【００５２】スレーブ３２が選択され、ＳＴＡＲＴ＊信
号がアサートされ、そしてＬＭ−ＩＯ信号が選択された
極性を持つ時に、先進回路４１はＡＤＶＳＩＧ信号をア
サートする。ＳＬＳＥＬ＊信号がアサートされない限
り、ＡＤＶＯＵＴ＊信号はアサートされない。このこと
は、システムボードＳに付けられたスレーブカード３２
がアドレスされない限り、ＳＬＴＡＤ３０はシステムボ
ードＳへのＡＤＶＯＵＴ＊信号をアサートしないことを
保証する。従って、スレーブ３２がアドレスされたこと
を表示するＳＬＳＥＬ＊信号は、先進回路４１のための
イネーブルとして作用する。ＡＤＶＳＩＧ信号が遅延素
子８６を通って伝播した時に、ＤＥＬＡＤＶ信号は先進
制御ＰＡＬ８４に対してアサートされる。アサートされ
たＤＥＬＡＤＶ信号は、ＰＡＬ８４がＡＤＶＯＵＴ＊信
号をアサートするようにさせ、また遅延素子８８へのＥ
ＤＧＥ信号をアサートする。ＥＤＧＥ信号が遅延素子８
８を通って伝播した時に、ＤＥＬＤＧＥ信号はＰＡＬ８
４に対してアサートされ、ＰＡＬ８４はＡＤＶＯＵＴ＊
信号を否定する。
【００５３】先進制御ＰＡＬ８４は、ＳＰＡＲＥ０及び
ＳＰＡＲＥ１と呼ばれる２個の内部信号を生成し、この
両信号は、ＡＤＶＯＵＴ＊、ＡＤＶＳＩＧ及びＥＤＧＥ
の諸信号のアサーションをデコードすることを支援す
る。ＳＰＡＲＥ０信号に対する等式は、 ＳＰＡＲＥ０＝ＲＥＳＥＴ＊・（ＳＰＡＲＥ１＊・ＳＰ
ＡＲＥ０＊・ＳＬＳＥＬ・（ＡＤＶＳ１・ＡＤＶＳ０・
ＳＴＡＲＴ・ＬＭ−ＩＯ＋ＡＤＶＳ１・ＡＤＶＳ０・Ｓ
ＴＡＲＴ・ＬＭ−ＩＯ＊）＋ＳＰＡＲＥ１＊・ＳＰＡＲ
Ｅ０＋ＳＰＡＲＥ１・ＳＰＡＲＥ０・ＤＥＬＥＤＧＥ
＊） である。ＳＰＡＲＥ０信号は、どこでＡＤＶＳＩＧ信号
がアサートされるべきかの条件をデコードするが、これ
は、ＬＭ−ＩＯ信号が適切な極性を持つ時に、ＳＴＡＲ
Ｔ＊信号の立ち下がり端において起こる。ＤＥＬＤＧＥ
信号が否定されるまで、ＳＰＡＲＥ０信号はアサートさ
れたままである。ＳＰＡＲＥ１信号に対する等式は、 ＳＰＡＲＥ１＝（ＳＰＡＲＥ１＊・ＳＰＡＲＥ０・ＤＥ
ＬＡＤＶ＋ＳＰＡＲＥ１・ＳＰＡＲＥ０＋ＳＰＡＲＥ１
・ＳＰＡＲＥ０＊・ＳＴＡＲＴ＊）・ＲＥＳＥＴ＊ である。ＤＥＬＡＤＶ信号が高論理値にアサートされか
つＥＤＧＥ信号がどこでアサートされるべきかの条件を
デコードする時に、ＳＰＡＲＥ１信号がアサートされ
る。ＳＴＡＲＴ＊信号が低論理値に否定されるまでか、
またはＲＥＳＥＴ信号がアサートされるまでは、ＳＰＡ
ＲＥ１信号はアサート状態のままである。
【００５４】ＡＤＶＯＵＴ＊、ＡＤＶＳＩＧ及びＥＤＧ
Ｅ信号に対する等式は、 ＡＤＶＯＵＴ＝ＳＰＡＲＥ１・ＳＰＡＲＥ０ ＡＤＶＳＩＧ＝ＳＰＡＲＥ１＊・ＳＰＡＲＥ０ ＥＤＧＥ＝ＳＰＡＲＥ１・ＳＰＡＲＥ０ である。
【００５５】ＳＬＴＡＤ３０上の制御レジスタブロック
回路４３は、データ遅延制御レジスタと呼ばれる２個の
プログラム可能な８ビットレジスタを含んでいる。この
データ遅延制御レジスタは、スレーブカード３２の読出
しデータ有効ウィンドウのアサーションを制御する。こ
のプログラム可能なレジスタによって、ユーザはソフト
ウェアを介してスレーブ３２からのデータのイネーブリ
ング（ｅｎａｂｌｉｎｇ）を制御することができる。こ
れらのレジスタは、ＤＡＴＡＤＳ＜１５：０＞と呼ばれ
る出力信号を生成する。このＤＡＴＡＤＳ＜１５：０＞
信号は、後述するデータイネーブル条件付け論理回路４
２へ供給される。ＤＡＴＡＤＳ＜３：０＞信号は、デー
タがいつスレーブカード３２から遅延されるべきかを制
御する。ＤＡＴＡＤＳ＜３：０＞信号が００００値の時
には、データ遅延特性はディスエーブルされ、またデー
タは正常に全スレーブアクセスにおいてイネーブルされ
る。ＤＡＴＡＤＳ＜３：０＞信号が０００１値の時に
は、読出しデータ有効期間は、総てのスレーブメモリと
Ｉ／Ｏ読出しサイクルにおいて遅延される。この場合に
おいて、データがイネーブルされる以前に挿入された遅
延量は、ＤＡＴＡＤＳ＜１５：１０＞信号によって制御
され、またバースト及び圧縮サイクルについてはＤＡＴ
ＡＤＳ＜９：４＞信号によって制御される。バースト及
び圧縮サイクルの期間においては、データイネーブルは
ＢＣＬＫ信号の遅延によって遅延され、またＤＡＴＡＤ
Ｓ＜９：４＞信号は、バースト及び圧縮サイクル転送期
間においてＢＣＬＫ信号へ供給される遅延量を制御す
る。ＤＡＴＡＤＳ＜３：０＞信号は、本発明の好ましい
実施例では使用されない予備の条件である。ＤＡＴＡＤ
Ｓ＜３：０＞信号が１ＸＸＸ値の時には、プログラム可
能な遅延はＸＸＸ個のＢＣＬＫ信号サイクルの後で開始
する。下記において更に説明される様に、これは、より
長いサイクルについての別の手段を提供する。
【００５６】ＳＬＴＡＤ３０上のディップスイッチブロ
ック回路３８（図３）は、ＳＬＴＡＤ３０のためのＩ／
Ｏアドレスをセットアップするために使用される物理的
アドレス選択ディップスイッチを含むが、これによって
ＳＬＴＡＤ３０上の各種の制御レジスタをユーザプログ
ラム可能にすることができる。このディップスイッチ
は、ＳＡ＜１１：４＞アドレス信号からのベースＩ／Ｏ
アドレスを選択するために使用される。次いでＳＡ＜
３：０＞信号は、ＳＬＴＡＤ３０上の各制御レジスタの
夫々について個別アドレスをデコードするために使用さ
れる。この型のアドレスデコードは本分野の専門家に周
知なので、説明の明瞭化のために、その実施の詳細は割
愛する。
【００５７】ディップスイッチブロック回路３８はま
た、スレーブ拡張カード３２上のアドレス範囲セットア
ップを整合するために使用されるディップスイッチ類一
式を含んでいる。ＳＬＴＡＤ３０は、スレーブカードの
メモリ、Ｉ／Ｏ及びＤＭＡチャンネルデコーディングを
複写する。これによってＳＬＴＡＤ３０は、スレーブカ
ード３２がいつアドレスされているを知ることができ、
システムボードＳへ向かうデータとシステムボードＳか
ら来るデータとを適切な時点においてイネーブルするこ
とができる。ＳＬＴＡＤ３０はスレーブカード３２と同
じスロットを占めるが、このためには、ＥＩＳＡバスの
スロット専用Ｉ／Ｏアドレス指定にも拘らず、データ争
奪問題を避けるために、スレーブカード３２またはＳＬ
ＴＡＤ３０がアドレスされているかどうかを決定するた
めにＳＡ＜＞ラインがモニタされる必要がある。ＳＬＴ
ＡＤ３０は、ＳＡ＜１１：８＞信号からのＩＳＡスレー
ブ３２のＩ／Ｏポートアドレスをデコードする。ブロッ
ク回路３８はディップスイッチ１（図示せず）と呼ばれ
るディップスイッチを含むが、このディップスイッチ１
は、もしスレーブ３２がＩＳＡスレーブであれば、スレ
ーブ３２のＩ／ＯポートアドレスのＳＡ＜１１：８＞信
号値を表す論理値へのセットである４個のスイッチを含
む。ディップスイッチ１からの４値出力は、一括してＤ
ＩＰＳＷ１信号と呼ばれる。ＤＩＰＳＷ１信号はプルア
ップレジスタに連結され、デフォルトによって高論理値
を持つ。
【００５８】ＳＬＴＡＤ３０はＬＡ＜３１：１７＞信号
からのＥＩＳＡメモリアドレスをデコードし、またＬＡ
＜２３：１７＞信号からのＩＳＡメモリアドレスをデコ
ードする。ＳＬＴＡＤ３０上のディップスイッチブロッ
ク回路３８は、ディップスイッチ２及びディップスイッ
チ３（図示せず）と呼ばれる２個のディップスイッチを
含んでいる。ディップスイッチ２は、もしスレーブ３２
がＥＩＳＡメモリのマップされたスレーブであれば、ス
レーブ３２のＥＩＳＡメモリアドレスのＬＡ＜３１：２
４＞信号値を表す論理値へのセットである８個のスイッ
チを含む。ディップスイッチ２からの出力は、一括して
ＤＩＰＳＷ２信号と呼ばれる。ＤＩＰＳＷ２信号は、プ
ルアップレジスタに連結され、デフォルトによって高論
理値を持つ。ディップスイッチ３は、ＥＩＳＡまたはＩ
ＳＡメモリにマップされたスレーブ３２のＬＡ＜２３：
１７＞信号値を表す論理値へのセットである７個のスイ
ッチを含む。ディップスイッチ３からの出力は、一括し
てＤＩＰＳＷ３信号と呼ばれる。ＤＩＰＳＷ３信号は、
プルアップレジスタに連結され、デフォルトによって高
論理値を持つ。
【００５９】圧縮サイクルの唯一のサイクルタイミング
にために、データイネーブルの遅延は、圧縮サイクルに
対しては正常サイクルとは異なった方式で取り扱われ
る。総てのＥＩＳＡシステムボードが圧縮サイクルを支
援（サポート）可能なわけではなく、ＳＬＴＡＤ３０は
各々のシステムボードＳが圧縮サイクルを支援できるか
どうかを知らなければならない。従って、ブロック回路
４４がディップスイッチ（図示せず）を含むことによっ
て、ユーザはＳＬＴＡＤ３０に対して、システムボード
Ｓが圧縮サイクルを支援可能であることを知らせなけれ
ばならない。スイッチ入力部は、データイネーブル条件
付け論理回路４２からの、ＣＭＰＲ＊と呼ばれる信号を
受け取る。このＣＭＰＲ＊信号は低論理値にアサートさ
れた時に、圧縮サイクルが起こりつつあることを表す。
このスイッチの出力は、ＣＯＭＰＲ＊と呼ばれる信号を
生成する。このスイッチが閉じられている時において
は、ＣＭＰＲ＊信号がアサートされているときは、ＣＯ
ＭＰＲ＊信号は低論理値にアサートされており、ＳＬＴ
ＡＤ３０上のデータイネーブル条件付け回路４２はこれ
らのサイクルの制御を実行するために必要な特別なタイ
ミングをイネーブルする。
【００６０】ＢＣＬＫ信号カウンタ（計数回路）４８
（図３）は、一括してＢＣＬＫ計数器と呼ばれる２個の
８ビット計数器（図示せず）を有している。ＢＣＬＫ計
数器は、各々のバスサイクルにおけるＢＣＬＫ信号サイ
クル数を計数する。この型の計数回路系は本発明分野の
専門家にに周知なので、説明の明瞭化のために、その実
施の詳細は割愛する。ＢＣＬＫ計数器は、先行したサイ
クルが適切なＢＣＬＫ信号サイクル数を含んだことを確
認する方法を有するソフトウェアを提供する。これは、
システムボードＳが適切なサイクル形式と適切な長さと
を実行していることを確認するものである。ＢＣＬＫ計
数器は、スレーブカード３２が選択（アドレス）されて
いる間またはスレーブカード３２が動作状態のＤＭＡ装
置である時、ＢＣＬＫ信号サイクルの全数を計数する。
ＢＣＬＫ計数器は、ＳＬＴＡＤのＩ／Ｏ空間から読まれ
る。これによって、ＢＣＬＫ計数器はそのカウントを変
えることなく読まれることができる。ＢＣＬＫ計数器
は、読出し後にクリアされるが、クリアされなかった場
合には、以前に停止した所からその計数を続行する。
【００６１】スレーブ３２に出入りするデータをイネー
ブルすることを制御するデータイネーブル条件付け回路
４２を、図６及び図７に示す。このデータイネーブル条
件付け回路４２によって、ユーザは、データ有効ウィン
ドウを５ｎｓのプログラム可能な段階でシフトできると
共にその時間長を制御できる。この回路は、ＥＩＳＡ及
びＩＳＡメモリ並びにＩ／Ｏスレーブとでも、またＤＭ
Ａ装置とでも動作する。またこの回路は、多数の待ち状
態を持つサイクルを含む総てのサイクル形式とでも、ま
た標準、圧縮及びバーストサイクルとでも動作する。
【００６２】データイネーブル条件付け回路４２は、ス
レーブＩ／Ｏ選択制御ＰＡＬ１０２と呼ばれるＰＡＬを
含んでいるが、このＰＡＬは、スレーブカード３２が各
々ＩＳＡかまたはＥＩＳＡのＩ／Ｏスレーブカードであ
るかに従って、スレーブカード３２のＩＳＡまたはＥＩ
ＳＡのＩ／Ｏポートアドレスをデコードする。 ＰＡＬ
１０２は、入力信号ＡＥＮ、ＳＡ＜１１：８＞、ＬＭー
ＩＯ、４個のＤＩＰＳＷ１信号及びＬＡＴＣＨＥＮと呼
ばれる信号を受信し、ＩＳＡＩＯ＊及びＥＩＯＳＥＬ＊
と呼ばれる２個の信号を生成する。ＬＡＴＣＨＥＮ信号
は、高論理値にアサートされた時、スレーブ３２がサイ
クルを開始したことを表し、また信号状態を保存するた
めにパイプライン（ｐｉｐｅｌｉｎｅｄ）されるサイク
ルの開始時の信号をラッチするために使用される。ＩＳ
ＡＩＯ＊信号は低論理値にアサートされた時、スレーブ
３２がＩＳＡスレーブであってかつ選択されたことを表
す。ＥＩＯＳＥＬ＊信号は、スレーブ３２がＥＩＳＡス
レーブであってかつ選択された時、低論理値にアサート
される。
【００６３】ＰＡＬ１０２は、ＥＩＯＳＥＬ＊信号の生
成を支援するために、ＬＡＸと呼ばれる条件をデコード
する。ＬＡＸ条件は、 ＬＡＸ＝ＡＥＮ・ＬＡＴＣＨＥＮ＋ＬＡＸ・ＬＡＴＣＨ
ＥＮ＊ としてデコードされる。ＬＡＸ条件はＡＥＮ信号のラッ
チ版である。ＡＥＮ信号がＤＭＡサイクル及びスロット
専用Ｉ／Ｏサイクルの間において他のスロットに対して
高論理値であるのは、Ｉ／Ｏスレーブがこれらのサイク
ルを有効Ｉ／Ｏサイクルと誤認しないようにするためで
ある。Ｉ／Ｏポートアドレスは、ＡＥＮ信号が低論理値
である時においてＳＡ＜１１：８＞信号からデコードさ
れる。ＩＳＡＩＯ＊信号の等式は、 ＩＳＡＩＯ＝（ＳＡ＜１１：８＞＝＝ＤＩＰＳＷ１）・
ＡＥＮ＊ である。スレーブＩ／Ｏ選択制御ＰＡＬがＩＳＡスレー
ブカード３２のポードアドレスをデコードしかつＡＥＮ
信号が低論理値である時に、ＩＳＡＩＯ＊信号が低論理
値にアサートされ、これはＩ／Ｏスレーブが応答可能な
ことを表している。ＥＩＳＡ Ｉ／Ｏポートアドレス指
定は、スロット専用であって、ＡＥＮ信号とＬＭーＩＯ
信号とが低論理値であること及びＳＡ＜１１：８＞信号
が：Ｃ値または：８値を持つことを要求する。ＥＩＯＳ
ＥＬ＊信号のための等式は、 ＥＩＯＳＥＬ＝（（ＳＡ＜１１：８＞＝＝１０００）＋
（ＳＡ＜１１：８＞＝＝１１００）・ＬＡＸ＊・ＬＭＩ
Ｏ＊ である。ＥＩＯＳＥＬ＊信号は、スレーブ選択Ｉ／Ｏ制
御ＰＡＬ１０２が偽ＬＡＸ条件で各スロット専用ＥＩＳ
Ａアドレスをデコードする時に、低論理値にアサートさ
れる。偽ＬＡＸ条件は、スロット専用ＡＥＮ信号がスレ
ーブ３２に否定されることを表すが、これはＥＩＳＡス
レーブが選択されたことを意味する。
【００６４】もしスレーブ３２がメモリにマップされて
いると、ＳＬＴＡＤ３０はそのＥＩＳＡまたはＩＳＡメ
モリアドレスを、各々ＬＡ＜３１：１７＞及び／または
ＬＡ＜２３：１７＞信号をディップスイッチ２及びディ
ップスイッチ３と比較することによって、デコードす
る。ＬＡ＜３１..２４＞＊信号は比較器１０６のＡ＜
７：０＞入力に接続されることを、図６及び図７が示し
ている。ＤＩＰＳＷ２信号は、比較器１０６のＢ＜７..
０＞入力へ接続される。比較器１０６の逆イネーブル入
力は低論理値に接続される。比較器１０６の出力はＣＭ
ＰＨ＊と呼ばれる信号であるが、これは、ＬＡ＜３１：
２４＞＊信号がディップスイッチ２内に蓄えられた値に
整合する時、低論理値にアドレスされる。ＬＡ＜２３：
１７＞信号は、比較器１０８のＡ＜７..０＞入力部に接
続される。ＤＩＰＳＷ３信号は、比較器１０８のＢ＜
７..０＞入力部に接続される。比較器１０８の逆イネー
ブル入力部は低論理値に接続される。比較器１０８の出
力はＣＭＰＭ＊と呼ばれる信号であって、これは、ＬＡ
＜２３：１７＞信号がディップスイッチ３内に格納され
ている値に整合する時、低論理値にアサートされる。Ｅ
ＩＳＡメモリスレーブ３２は、両比較器出力ＣＭＰＨ＊
とＣＭＰＭ＊とに対し、適当なデコードのために真であ
ることを要求し、ＩＳＡメモリスレーブ３２はＣＭＰＭ
＊信号が真であることのみを要求する。
【００６５】ＣＭＰＨ＊信号、ＣＭＰＭ＊信号、ＡＥＮ
信号、ＷーＲ信号及びＭーＩＯ信号は、８ビットＤ型ラ
ッチ１１０の入力部に接続される。ＬＡＴＣＨＥＮ信号
は、ラッチ１１０のイネーブル入力部に接続される。ラ
ッチ１１０の出力は、各々ＬＣＭＰＨ＊、ＬＣＭＰＭ
＊、ＬＡＥＮ、ＬＷーＲ及びＬＭーＩＯと呼ばれる信号
である。ラッチ１１０は、イネーブル入力が高論理値を
受け取った時、Ｑ出力がＤ入力に後続する様に動作す
る。イネーブル入力が低論理値を受け取る時には、イネ
ーブル入力が低論理値になってしまった時にセットアッ
プされたデータのレベルにおいてＱ出力がラッチされ
る。これらの信号がサイクルの初めにラッチされる理由
は、これらｎ信号がパイプライン処理のために１サイク
ル間において変化するかも知れないからである。
【００６６】データイネーブル条件付け論理回路４２は
ＤＭＡ選択制御ＰＡＬ１１２と記されているＰＡＬを含
んでおり、このＰＡＬはスレーブ３２上のＤＭＡ装置が
動作状態になる時を決定する。ＤＭＡ装置へのデータ及
びＤＭＡ装置からのデータがスレーブ３２上に存在して
いれば、このデータをイネーブルにするためにＤＭＡチ
ャンネルが動作状態になる時を、ＰＡＬ１１２が決定す
る。システムボードＳによって、スレーブ３２からの夫
々のＤＲＱ信号が高論理値にアサートされかつ対応する
ＤＡＫ＊信号が低論理値にアサートされれば、ＤＭＡチ
ャンネルは動作状態にある。この対応するＤＡＫ＊信号
が否定されるまで、ＤＭＡチャンネルは動作状態のまま
である。ＤＲＱ〈０：７〉信号及びＤＡＫ〈０：７〉＊
信号は、ＰＡＬ１１２の入力に結合されている。ＰＡＬ
１１２は、ＢＤＲＱ〈０：７〉及びＤＭＡＳＥＬ＊と記
されている信号を生成する。このＢＤＲＱ〈０：７〉信
号は、対応するＤＲＱ〈０：７〉信号を反映している。
ＤＭＡＳＥＬ＊信号に対する等式は、 ＤＭＡＳＥＬ＝（ＤＲＱ０＋ＤＭＡＳＥＬ）・ＤＡＫ０
＋（ＤＲＱ１＋ＤＭＡＳＥＬ）・ＤＡＫ１＋（ＤＲＱ２
＋ＤＭＡＳＥＬ）・ＤＡＫ２＋（ＤＲＱ３＋ＤＭＡＳＥ
Ｌ）・ＤＡＫ３＋（ＤＲＱ５＋ＤＭＡＳＥＬ）・ＤＡＫ
５＋（ＤＲＱ６＋ＤＭＡＳＥＬ）・ＤＡＫ６＋（ＤＲＱ
７＋ＤＭＡＳＥＬ）・ＤＡＫ７ である。スレーブ３２上のＤＭＡ装置が対応するＤＲＱ
信号を生成しかつシステムボードＳが対応するＤＡＫ＊
信号で応答する時に、ＰＡＬ１１２がＤＭＡＳＥＬ＊信
号をアサートする。システムボードＳがＤＡＫ＊信号の
アサートを中止するまで、ＤＭＡＳＥＬ＊信号はアサー
トされたままである。
【００６７】スレーブ選択制御ＰＡＬ１１４と記されて
いるＰＡＬは、ＳＬＴＡＤ３０に結合されているスレー
ブ３２がアドレスされる時を決定する。このことは、ス
レーブ３２へのデータ及びスレーブ３２からのデータを
イネーブルにすることとこれらのデータの方向とを、Ｓ
ＬＴＡＤ３０が制御することを可能にする。ＩＯＷＣ＊
信号、ＩＯＲＣ＊信号、ＭＤＲＣ＊信号、ＬＡＥＮ信
号、ＤＭＡＳＥＬ＊信号、ＥＩＯＳＥＬ＊信号、ＳＴＡ
ＲＴ＊信号、ＡＬＥ信号、ＩＳＡＩＯ＊信号、ＬＣＭＰ
Ｈ＊信号、ＬＣＭＰＭ＊信号、ＬＭ−ＩＯ信号、ＬＷ−
Ｒ信号、ＭＷＴＣ＊信号、ＣＭＤ＊信号、ＬＭＳＢＳＴ
＊信号及びＥＳＬＡＶＥと記されている信号は、スレー
ブ選択制御ＰＡＬ１１４の入力に結合されている。ＢＣ
ＬＫ信号は、ＰＡＬ１１４のクロック入力に結合されて
いる。ＥＳＬＡＶＥ信号は、アサートされた時に、スレ
ーブ３２がＥＩＳＡスレーブであるということを示す。
ＰＡＬ１１４は、出力として、ＬＡＴＣＨＥＮ信号、Ｓ
ＬＳＥＬ＊信号及びＤＡＴＡＤＩＲと記されている信号
を生成する。
【００６８】ＳＬＳＥＬ＊信号に対する等式は、 ＳＬＳＥＬ＝ ＥＩＯＳＥＬ・ＬＡＥＮ＊・ＬＭＩＯ＊
・ＤＭＡＳＥＬ＊＋ＩＳＡＩＯ・ＤＭＡＳＥＬ＊・（Ｉ
ＯＲＣ＋ＩＯＷＣ）＋ＬＣＭＰＨ・ＬＣＭＰＭ・ＥＳＬ
ＡＶＥ・ＤＭＡＳＥＬ＊＋ＬＣＭＰＭ・ＥＳＬＡＶＥ＊
・ＤＭＡＳＥＬ＊・（ＭＷＴＣ＋ＭＲＤＣ）＋ＤＭＡＳ
ＥＬ・（ＩＯＲＣ＋ＩＯＷＣ） である。スレーブ３２がメモリ−マップされたか若しく
はＩ／ＯスレーブであるかまたはＩＳＡ若しくはＥＩＳ
Ａスレーブであるかどうかに関係なく、システムボード
Ｓによってスレーブ３２がアドレスされた時に、ＳＬＳ
ＥＬ＊信号が低論理値にアサートされる。スレーブ３２
上のＤＭＡ装置が動作状態にありかつＩＯＲＣ＊信号ま
たはＩＯＷＣ＊信号の何れかが生成されていても、ＳＬ
ＳＥＬ＊信号がアサートされる。このことは、データイ
ネーブル条件付け論理回路４２が、ＤＭＡとプログラム
されたサイクルとを区別することを可能にし、かつＤＭ
Ａ装置へのデータまたはＤＭＡ装置からのデータがイネ
ーブルになる時を知ることを可能にする。
【００６９】ＤＡＴＡＤＩＲ信号に対する等式は、 ＤＡＴＡＤＩＲ＝ ＬＣＭＰＨ・ＬＣＭＰＭ・ＬＷ−Ｒ
＊・ＥＳＬＡＶＥ・ＣＭＤ＋ＬＣＭＰＭ・ＭＲＤＣ・Ｅ
ＳＬＡＶＥ＊＋ＤＭＡＳＥＬ・ＩＯＲＣ・ＭＳＢＵＲＳ
Ｔ＊＋ＤＭＡＳＥＬ・ＬＷ−Ｒ・ＭＳＢＵＲＳＴ＋ＬＡ
ＥＮ＊・ＥＩＯＳＥＬ・ＬＷ−Ｒ＊・ＬＭ−ＩＯ＊・Ｅ
ＳＬＡＶＥ・ＣＭＤ＋ＩＳＡＩＯ・ＩＯＲＣ・ＥＳＬＡ
ＶＥ＊ である。ＤＡＴＡＤＩＲ信号は、スレーブカード３２と
システムボードＳとの間におけるデータの転送方向を示
す。ＤＡＴＡＤＩＲ信号は、システムボードＳからスレ
ーブカード３２へのデータをイネーブルにするために高
論理値になり、スレーブカード３２からシステムボード
Ｓへのデータをイネーブルにするために低論理値にな
る。ＬＡＴＣＨＥＮ信号に対する等式は、 ＬＡＴＣＨＥＮ＝ ＢＣＬＫ＊・ＳＴＡＲＴ・ＭＳＢＵ
ＲＳＴ＊・ＥＳＬＡＶＥ＋ＢＣＬＫ＊・ＭＳＢＵＲＳＴ
・ＥＳＬＡＶＥ＋ＡＬＥ・ＥＳＬＡＶＥ＊ である。既述の様に、ＬＡＴＣＨＥＮ信号は、高論理値
にアサートされた時に、スレーブ３２がバスサイクルを
開始しているということを示す。ＢＣＬＫ信号が低論理
値である場合か、スレーブ３２がＥＩＳＡスレーブでか
つサイクルを開始した場合か、またはスレーブ３２がＩ
ＳＡスレーブでかつＢＡＬＥ信号がアサートされてＬＡ
〈３１：２〉アドレス線上に有効なアドレスが存在して
いるということを示している場合に、ＬＡＴＣＨＥＮ信
号がアサートされる。サイクルの開始時にＣＭＰＨ＊、
ＣＭＰＭ＊、ＡＥＮ、Ｗ−Ｒ及びＭ−ＩＯの各信号をラ
ッチし、かつパイプライン処理のためにサイクル中にこ
れらの信号が変化する可能性があるのでこれらの信号の
状態を保持するために、アサートされたＬＡＴＣＨＥＮ
信号はラッチ１１０をイネーブル状態にする。
【００７０】データイネーブル条件付け論理回路４２は
ＢＥラッチ制御ＰＡＬ１１６と記されているＰＡＬを含
んでおり、このＰＡＬはＥＩＳＡバス上におけるパイプ
ライン処理を可能にするためにＢＥ〈３：０〉＊信号を
ラッチする。ＢＥ〈３〉＊信号、ＢＥ〈２〉＊信号、Ｂ
Ｅ〈１〉＊信号、ＢＥ〈０〉＊信号、ＥＳＬＡＶＥ０信
号、ＥＳＬＡＶＥ１信号、ＭＳＢＵＲＳＴ＊信号、ＥＸ
ＲＤＹ信号及びＳＴＡＲＴ＊信号は、ＢＥラッチ制御Ｐ
ＡＬ１１６の入力に結合されている。ＢＣＬＫ信号は、
ＰＡＬ１１６のクロック入力に結合されている。ＰＡＬ
１１６は、ＥＳＬＡＶＥ及びＬＢＥ〈３：０〉＊と記さ
れている出力信号を生成する。以下の信号等式では、表
現は下記の様になる。 ＢＥ＝［ＢＥ〈３〉，ＢＥ〈２〉，ＢＥ〈１〉，ＢＥ
〈０〉］ ＬＢＥ＝［ＬＢＥ〈３〉，ＬＢＥ〈２〉，ＬＢＥ
〈１〉，ＬＢＥ〈０〉］ ＬＢＥ〈３：０〉＊信号の生成を促進するために、ＬＥ
ＸＲＤＹと記されている条件をＰＡＬ１１６が生成す
る。ＬＥＸＲＤＹ条件は、 ＬＥＸＲＤＹ＝ＥＸＲＤＹ・ＢＣＬＫ＋ＬＥＸＲＤＹ・
ＢＣＬＫ＊ と定義されているＥＸＲＤＹ信号のラッチ版である。Ｌ
ＢＥ〈３：０〉＊信号に対する等式は、 ＬＢＥ：＝ＢＥ・ＳＴＡＲＴ・ＭＳＢＵＲＳＴ＊＋ＬＢ
Ｅ・ＳＴＡＲＴ＊・ＭＳＢＵＲＳＴ＊＋ＢＥ・ＭＳＢＵ
ＲＳＴ・ＬＥＸＲＤＹ＋ＬＢＥ・ＭＳＢＵＲＳＴ・ＬＥ
ＸＲＤＹ＊ である。ＬＢＥ〈３：０〉＊信号は対応するＢＥ〈３：
０〉＊信号のラッチ版であり、この対応するＢＥ〈３：
０〉＊信号は、ＳＴＡＲＴ＊信号がアサートされている
場合に非バーストサイクルの開始時にアサートされ、新
しいサイクルが開始されるまでアサートされたままであ
る。ＥＩＳＡスレーブ３２が待ち状態タイミングを要求
しなかった場合にバーストサイクルの開始時にもＬＢＥ
〈３：０〉＊信号はアサートされ、ＥＩＳＡスレーブ３
２が待ち状態タイミングを要求していればＬＢＥ〈３：
０〉＊信号はアサートされたままである。ＥＳＬＡＶＥ
信号に対する等式は、 ＥＳＬＡＶＥ ＝ ＥＳＬＡＶＥ０ である。ＥＳＬＡＶＥ信号は、スレーブ３２がＥＩＳＡ
スレーブである場合に高論理値にアサートされ、スレー
ブ３２がＩＳＡスレーブである場合に低論理値に否定さ
れる。ＥＳＬＡＶＥ１信号は、ＰＡＬ１１６では使用さ
れていないが、将来の拡張のために確保されている。
【００７１】ＥＩＳＡバスのデータ転送要求のために、
あるデータチャンネルまたはバイトのみが、スレーブ３
２からイネーブルになる。従って、ＳＬＴＡＤ３０は、
スレーブ３２によってイネーブルにされるチャンネル上
でのみデータをイネーブルにしなければならない。いく
つかの場合には、３２ビットバスマスタがデータバスの
正しいチャンネル上のデータを受け取ることができる様
に、システムボードＳがデータバスの下位バイトから上
位バイトへデータを複写するので、上記のことが必要で
ある。データの複写が要求されている時は、下位バイト
のみがイネーブルされており上位バイトがトライステー
トにあるということを、ＳＬＴＡＤ３０が保証しなけれ
ばならない。このことは、システムボードＳがデータを
上位バイトへ複写しようとしている間に、ＳＬＴＡＤ３
０がデータバスの上位バイトを不注意に操作することを
防止する。従って、データイネーブル条件付け論理回路
４２はチャンネルイネーブル制御ＰＡＬ１１８と記され
ているＰＡＬを含んでおり、このチャンネルイネーブル
制御ＰＡＬ１１８は、スレーブ３２のデータイネーブリ
ングを複写して、データバスの適当なデータチャンネル
または適当なバイトのみをスレーブ３２からシステムボ
ードＳへイネーブルする。
【００７２】チャンネルイネーブル制御ＰＡＬ１１８
は、ＳＡ〈０〉信号、ＳＢＨＥ＊信号、ＣＭＤ＊信号、
ＭＳＢＵＲＳＴ＊信号、ＤＡＴＡＤＩＲ信号、ＥＳＬＡ
ＶＥ信号、ＷＩＤＴＨ１信号、ＷＩＤＴＨ０信号、ＬＢ
Ｅ〈３：０〉＊信号、ＤＡＴＡＤＳ〈０〉信号及びＤＭ
ＡＳＥＬ＊信号を、入力として受け取る。ＢＣＬＫ信号
は、ＰＡＬ１１８のクロック入力に結合されている。チ
ャンネルイネーブル制御ＰＡＬ１１８は、ＳＬＴＡＤ３
０に接続されているスレーブカード３２のデータ幅を決
定するために、パラメータレジスタ４７によって生成さ
れたＷＩＤＴＨ１信号及びＷＩＤＴＨ０信号を利用して
いる。このことは、スレーブ３２がシステムボードＳに
直接に接続されていればスレーブ３２が同じチャンネル
または同じバイトをイネーブルするであろう様に、ＰＡ
Ｌ１１８が同じチャンネルまたは同じバイトをイネーブ
ルするのを可能にする。ＥＩＳＡ転送の間に、要求され
たワードのどのバイトがアクセスされているかというこ
とを決定するために、ＰＡＬ１１８はＬＢＥ〈３：０〉
＊信号を利用している。ＩＳＡ転送の間、要求されたワ
ードのどのバイトがアクセスされているかということを
決定するために、ＰＡＬ１１８はＳＡ〈０〉信号及びＳ
ＢＨＥ＊信号を利用している。
【００７３】ＰＡＬ１１８は、ＬＭＳＢＳＴ＊と記され
ている出力信号と、ＥＮ〈３：０〉＊と記されている４
つのイネーブル信号とを生成する。ＬＭＳＢＳＴ＊信号
に対する等式は、 ＬＭＳＢＳＴ：＝ ＭＳＢＵＲＳＴ・ＣＭＤ である。ＬＭＳＢＳＴ＊信号は、ＣＭＤ＊信号がアサー
トされている間はアサートされたままであるＭＳＢＵＲ
ＳＴ＊信号のラッチ版である。
【００７４】下記の定義が、ＥＮ〈３：０〉＊信号ＰＡ
Ｌ等式において使用されている。 ＢＥＮ＝［ＬＢＥ〈３〉，ＬＢＥ〈２〉，ＬＢＥ
〈１〉，ＬＢＥ〈０〉］ ＥＮ＝［ＥＮ〈３〉，ＥＮ〈２〉，ＥＮ〈１〉，ＥＮ
〈０〉］ ＳＩＺＥ＝［ＷＩＤＴＨ１，ＷＩＤＴＨ０］ ＥＮ〈３：０〉＊信号に対する等式は、 ＥＮ〈０〉＝ＥＳＬＡＶＥ・（（ＢＥＮ＝＝０）＋（Ｂ
ＥＮ＝＝１）・（ＳＩＺＥ＝＝１）＋（ＢＥＮ＝＝３）
・（（ＳＩＺＥ＝＝１）＋ＷＩＤＴＨ０＊）＋（ＢＥＮ
＝＝７）・（ＳＩＺＥ＝＝１）＋（ＢＥＮ＝＝８）＋
（ＢＥＮ＝＝９）・（ＳＩＺＥ＝＝１）＋（ＢＥＮ＝＝
Ｂｈ）・（（ＳＩＺＥ＝＝１）＋ＷＩＤＴＨ０＊）＋
（ＢＥＮ＝＝Ｃｈ）＋（ＢＥＮ＝＝Ｄｈ）・（ＳＩＺＥ
＝＝１）＋（ＢＥＮ＝＝Ｅｈ）＋ＥＳＬＡＶＥ＊・ＤＭ
ＡＳＥＬ＊・（（ＳＩＺＥ＝＝１）＋（ＳＩＺＥ＝＝
０）・ＳＡ〈０〉＊）＋ＤＭＡＳＥＬ である。
【００７５】要求している装置がメモリから下位バイト
を要求している場合か、または要求している装置が他の
何れかのバイトを要求しておりかつスレーブ３２が８ビ
ットＥＩＳＡスレーブである場合に、データバスの下位
バイトまたは下位チャンネルがＥＩＳＡスレーブ３２か
らイネーブルされる。要求している装置がメモリから第
３バイトを要求しており（ＢＥ＊〈２〉がアサートされ
ている）、かつスレーブ３２が１６ビットＥＩＳＡスレ
ーブである場合にも、データバスの下位バイトがイネー
ブルされる。ＤＭＡサイクル中か、またはスレーブ３２
がＩＳＡスレーブでかつＳＡ〈０〉信号が低論理値に否
定されている場合にも、下位バイトがイネーブルされ
る。
【００７６】ＥＮ〈１〉＊信号に対する等式は、 ＥＮ〈１〉＝ＥＳＬＡＶＥ・（（ＢＥＮ＝０）・（ＷＩ
ＤＴＨ０＊＋（ＳＩＺＥ＝＝３））＋（ＢＥＮ＝＝１）
・（ＷＩＤＴＨ０＊＋（ＳＩＺＥ＝＝３））＋（ＢＥＮ
＝＝３）・ＷＩＤＴＨ０＊＋（ＢＥＮ＝＝７）・ＷＩＤ
ＴＨ０＊＋（ＢＥＮ＝＝８）・（ＷＩＤＴＨ０＊＋（Ｓ
ＩＺＥ＝＝３））＋（ＢＥＮ＝＝９）・（ＷＩＤＴＨ０
＊＋（ＳＩＺＥ＝＝３））＋（ＢＥＮ＝＝Ｃｈ）・（Ｗ
ＩＤＴＨ０＊＋（ＳＩＺＥ＝＝３))＋（ＢＥＮ＝＝Ｄ
ｈ）・（ＷＩＤＴＨ０＊＋（ＳＩＺＥ＝＝３)))＋ＥＳ
ＬＡＶＥ＊・ＤＭＡＳＥＬ＊・（ＳＩＺＥ＝＝０）・Ｓ
ＢＨＥ＊＋ＤＭＡＳＥＬ＊・（ＳＩＺＥ＝＝１） である。スレーブ３２が１６ビットＥＩＳＡスレーブで
あり、かつ要求している装置が下位バイトのみかまたは
第３位バイトのみ以外の任意のバイトの組み合わせを要
求している総ての場合に、データバスの第２位バイトが
イネーブルされる。要求している装置が上位バイトのみ
かまたは第３位バイトと上位バイトとのみを要求してい
る場合を除いて、スレーブ３２が３２ビットＥＩＳＡス
レーブである場合にも、第２位バイトがイネーブルされ
る。スレーブ３２がＩＳＡスレーブであってかつＳＢＨ
Ｅ＊信号がアサートされているか、またはスレーブ３２
が１６ビット若しくは３２ビットであるＤＭＡサイクル
中である場合にも、第２位バイトがイネーブルされる。
【００７７】ＥＮ〈２〉＊信号に対する等式は、 ＥＮ〈２〉＝（ＳＩＺＥ＝＝３）・（（（ＢＥＮ＝０）
＋（ＢＥＮ＝１）＋（ＢＥＮ＝３）＋（ＢＥＮ＝８）＋
（ＢＥＮ＝９）＋（ＢＥＮ＝Ｂｈ））＋ＤＭＡＳＥＬ・
（ＳＩＺＥ＝＝３）） である。スレーブ３２が３２ビットスレーブであり、か
つ要求している装置が第３位バイトを要求しているかま
たは現在のバスサイクルがＤＭＡサイクルであるかの何
れかの場合に、データバスの第３位バイトがイネーブル
される。
【００７８】ＥＮ〈３〉＊信号に対する等式は、 ＥＮ〈３〉＝（ＳＩＺＥ＝＝３）・（（（ＢＥＮ＝０）
＋（ＢＥＮ＝１）＋（ＢＥＮ＝３）＋（ＢＥＮ＝７））
＋ＤＭＡＳＥＬ・（ＳＩＺＥ＝＝３）） である。スレーブ３２が３２ビットスレーブであり、か
つ要求している装置が上位バイトを要求しているかまた
は現在のバスサイクルがＤＭＡサイクルであるかの何れ
かの場合に、データバスの上位バイトがイネーブルされ
る。
【００７９】データイネーブル条件付け論理回路４２
は、ＢＣＬＫカウンタ整合（マッチ）ＰＡＬ１２０と記
されているＰＡＬを含んでいる。本発明による圧縮及び
バーストサイクルを除く全サイクルに対してプログラマ
ブルデータイネーブル遅延を与える遅延素子１２２を
も、回路４２は含んでいる。遅延素子１２２によってデ
ータ有効ウィンドウの前に挿入され得る最大遅延は、本
発明によると３３０ｎｓである。データイネーブルの遅
延がデータイネーブル条件付け論理回路で使用されてい
る遅延素子１２２の最大遅延である３３０ｎｓよりも長
い期間に亙って遅延されるのを、ＢＣＬＫカウンタマッ
チＰＡＬ１２０が可能にしている。この機能は、ＤＭＡ
サイクルや長いＩＳＡプログラムドサイクルの様な長い
サイクル中でエラーが発生するのに十分なほどに長いデ
ータ遅延を考慮して、プリセットされた個数のＢＣＬＫ
信号サイクルをプログラマブル読出しデータイネーブル
遅延がサイクル中へ生じさせることを可能にしている。
【００８０】ＰＡＬ１２０は、入力として、ＤＡＴＡＤ
Ｓ〈３〉信号、ＭＡＴＣＨ＊と記されている信号、ＮＯ
ＷＳ＊信号、ＥＸ１６＊信号、ＥＸ３２＊信号、ＬＭ−
ＩＯ信号、ＬＷ−Ｒ信号、ＳＬＳＥＬ＊信号、ＤＭＡＳ
ＥＬ＊信号、ＡＬＥ信号、ＣＭＤ＊信号、ＳＴＡＲＴ＊
信号、ＥＳＬＡＶＥ信号及びＲＥＳＥＴ信号を受け取
る。ＢＣＬＫ信号は、ＰＡＬ１２０のクロック入力に結
合されている。既述の様に、ＤＡＴＡＤＳ〈３〉信号
は、高論理値の場合は、ＢＣＬＫカウンタ遅延が働いて
おり、かつＤＡＴＡＤＳ〈２：０〉信号によって決定さ
れるＸＸＸ個のＢＣＬＫ信号サイクルの後にデータイネ
ーブルプログラマブル遅延が開始する、ということを表
している。ＰＡＬ１２０はＤＥＮ＊及びＣＭＰＲ＊と記
されている出力信号を生成するが、これらの信号につい
ては後述する。
【００８１】ＰＡＬ１２０は、バスサイクル中における
ＢＣＬＫ信号サイクルの個数をカウントする３ビットカ
ウンタをも備えている。ＰＡＬ１２０は、ＢＣＬＫＣＴ
Ｒ〈２．．０〉信号と記されておりカウンタの現在の状
態を表している３個の信号を生成する。このカウンタは
各サイクルの最後でリセットされ、転送における連続的
なサイクルの間でこのカウンタが使用されることを可能
にしている。ここではＣＴＲと集合的に記されているＢ
ＣＬＫＣＴＲ〈２：０〉信号に対する等式は、 ＣＴＲ：＝（ＣＴＲ＋１）・（（ＣＭＤ・ＥＳＬＡＶＥ
＋ＥＳＬＡＶＥ＊）・ＤＭＡＳＥＬ＊＋ＤＭＡＳＥＬ）
・ＳＬＳＥＬ・ＲＥＳＥＴ＊ である。カウンタは、ＥＩＳＡ、ＩＳＡまたはＤＭＡス
レーブバスサイクル中のＢＣＬＫの個数をカウントす
る。ＢＣＬＫＣＴＲ〈２：０〉信号は、コンパレータ
（比較器）１２１のＢ〈２：０〉入力に結合されてい
る。ＤＡＴＡＤＳ〈２：０〉信号は、比較器１２１のＡ
〈２：０〉入力に結合されている。比較器１２１の逆イ
ネーブル入力は、低論理値に結合されている。比較器１
２１はＭＡＴＣＨ＊信号を生成し、このＭＡＴＣＨ＊信
号はＢＣＬＫＣＴＲ〈２：０〉信号がＤＡＴＡＤＳ
〈２：０〉信号にマッチしている時に低論理値にアサー
トされる。ＭＡＴＣＨ＊信号は、低論理値にアサートさ
れている場合は、ＤＡＴＡＤＳ〈２：０〉信号によって
表されている選択された個数のＢＣＬＫ信号が現在のバ
スサイクルで発生したということを示している。
【００８２】ＣＭＰＲ＊信号に対する等式は、 ＣＭＰＲ：＝ＮＯＷＳ・ＳＬＳＥＬ・（ＥＸ１６＋ＥＸ
３２）． である。ＣＭＰＲ＊信号は、低論理値にアサートされて
いる場合は、ＥＩＳＡ１６ビットまたは３２ビットスレ
ーブが、圧縮サイクルをサポートしていれば、このサイ
クルを生成しているということを示している。
【００８３】ＤＥＮ＊信号は、ＰＡＬ１２０へ入力され
たバス制御信号から生成された信号パルスである。ＤＥ
Ｎ＊信号に対する等式は、 ＤＥＮ＝ＳＴＡＲＴ・ＢＣＬＫ＊・ＤＡＴＡＤＳ〈３〉
＊・ＤＭＡＳＥＬ＊・ＥＳＬＡＶＥ＋ＳＬＳＥＬ＊・Ｄ
ＡＴＡＤＳ〈３〉＊・ＤＭＡＳＥＬ＊・ＥＳＬＡＶＥ＊
＋（ＤＡＴＡＤＳ〈３〉＋ＤＭＡＳＥＬ）・ＭＡＴＣＨ
・ＳＬＳＥＬ である。ＢＣＬＫ信号が低論理値でかつＢＣＬＫカウン
タ遅延機能が使用不能であるＢＣＬＫ信号の半サイクル
の間、ＤＥＮ＊信号はＥＩＳＡスレーブサイクルの最初
で低論理値にアサートされる。ＩＳＡサイクルの間、Ｄ
ＥＮ＊信号は、ＳＬＳＥＬ＊信号の立ち上がり端で低論
理値にアサートされ、ＳＬＳＥＬ＊信号が低論理値にア
サートされるまで低論理値にアサートされたままであ
る。なお、ＳＬＳＥＬ＊信号が低論理値にアサートされ
るのは、ＩＳＡ命令信号ＭＲＤＣ＊またはＩＯＲＣ＊の
１つがアサートされた時に生じる。ＩＳＡ読出しサイク
ルの間、アサートされたＩＳＡ命令信号ＭＲＤＣ＊及び
ＩＯＲＣ＊は、スレーブ３２がそのデータをバス上へ移
動させるべきであることを示している。従って、ＤＥＮ
＊信号はＩＳＡ及びＥＩＳＡサイクルのための読出しデ
ータウィンドウを概算する。ＢＣＬＫカウンタ遅延機能
が使用可能か、または現在のサイクルがＤＭＡサイクル
であれば、スレーブ３２が選択されておりかつ現在のバ
スサイクル中のＢＣＬＫ信号サイクルの個数とＤＡＴＡ
ＤＳ〈２：０〉信号によって表されている個数とが等し
い場合に、ＤＥＮ＊信号は低論理値にアサートされる。
【００８４】ＰＡＬ１２０から出力されたＤＥＮ＊信号
は、遅延回路１２２へ入力される。ＤＡＴＡＤＳ〈１
５：１０〉信号は、遅延回路１２２の制御入力に結合さ
れている。遅延回路の出力は、ＤＥＬＤＥＮ＊と記され
ている信号である。ＤＥＬＤＥＮ＊信号は、ＤＥＮ＊信
号パルスの遅延版である。ＢＣＬＫ整合機能が使用不能
である場合は、ＤＥＬＤＥＮ＊信号は、読出しデータ有
効プログラマブル遅延が開始したということを示すため
に低論理値にアサートされ、その遅延が終了したという
ことを示すために低論理値から高論理値へ移行する。Ｂ
ＣＬＫ整合機能が使用可能である場合は、ＤＥＬＤＥＮ
＊信号は、ＢＣＬＫ信号遅延とプログラマブル遅延とが
終了したということを示すためにアサートされる。
【００８５】ＢＣＬＫ信号は、出力がＤＥＬＢＣＬＫと
記されている遅延素子１３０の入力に結合されている。
ＤＡＴＡＤＳ〈９：４〉信号は、遅延素子１３０の遅延
選択入力に結合されている。遅延素子１３０は、バース
ト及び圧縮転送のためのイネーブル遅延を制御する。
【００８６】データイネーブル条件付け論理回路４２
は、データ遅延制御ＰＡＬ１２４と記されているＰＡＬ
を含んでいる。このＰＡＬ１２４は、ＳＬＴＡＤ３０上
のデータバストランシーバ４６をイネーブルすることを
制御する非同期状態機構（ステートマシン）を備えてい
る。ＰＡＬ１２４は、入力として、ＣＭＤ＊信号、ＤＥ
ＬＢＣＬＫ信号、ＤＥＬＤＥＮ＊信号、ＣＯＭＰＲ＊信
号、ＤＭＡＳＥＬ＊信号、ＤＡＴＡＤＳ〈３〉信号、Ｄ
ＡＴＡＤＳ〈０〉信号、ＳＬＳＥＬ＊信号、ＤＡＴＡＤ
ＩＲ信号、ＲＥＳＥＴ信号、ＬＭＳＢＳＴ＊信号及びＥ
Ｎ〈３：０〉信号を受け取る。ＰＡＬ１２４は、ＤＡＴ
ＡＥＮ〈３〉＊、ＤＡＴＡＥＮ〈２〉＊、ＤＡＴＡＥＮ
〈１〉＊及びＤＡＴＡＥＮ〈０〉＊と記されている４個
のデータイネーブル出力信号を生成する。これらの信号
の各々は、夫々のデータバストランシーバのイネーブル
入力に結合されている。
【００８７】図８には、データ遅延制御ＰＡＬ１２４の
動作を図解している状態図（ステート図）が示されてい
る。状態機構は、ＩＤＬＥ、ＮＯ ＤＥＬＡＹ、ＤＥＬ
ＡＹ及びＥＮＡＢＬＥと記されている４つの状態を有し
ている。状態機構はそのＩＤＬＥ状態で始まり、この状
態ではＤＡＴＡＥＮ〈３：０〉＊信号が高論理値に否定
されている。状態機構は、条件 ＳＬＳＥＬ・（ＤＡＴＡＤＩＲ＋（ＤＡＴＡＤＳ〈３〉
＊・ＤＡＴＡＤＳ〈０〉＊）） が真である場合に、ＩＤＬＥ状態からＮＯ ＤＥＬＡＹ
状態へ進行する。動作の正常モードでは、不能にされた
（ＤＡＴＡＤＳ〈０〉＝＝０）遅延特徴と、不能にされ
た、つまり書き込み状態にあるＢＣＫＬ整合機能とを用
いて、状態機構がＳＬＳＥＬ＊信号の状態を調べる。Ｓ
ＬＳＥＬ＊信号がアサートされていれば、状態機構はＩ
ＤＬＥ状態からＮＯ ＤＥＬＡＹ状態へ進行し、適当な
ＤＡＴＡＥＮ〈３：０〉＊信号がＮＯ ＤＥＬＡＹ状態
でアサートされる。ＤＡＴＡＥＮ〈３：０〉＊信号は、
状態機構がＩＤＬＥ状態へ戻るまでアサートされたまま
である。この進行に対する等式は、 ＳＬＳＥＬ＊・ＬＭＳＢＳＴ＊＋ＤＡＴＡＤＩＲ＊・
（ＤＡＴＡＤＳ〈３〉＋ＤＡＴＡＤＳ〈０〉） である。状態機構は、ＳＬＳＥＬ＊信号が否定された時
にＩＤＬＥ状態へ戻る。
【００８８】状態機構は、条件 ＳＥＳＥＬ・ＤＡＴＡＤＩＲ＊・（ＤＥＬＤＥＮ・ＤＡ
ＴＡＤＳ〈３〉＊・ＤＡＴＡＤＳ〈０〉＋ＤＡＴＡＤＳ
〈３〉・ＤＥＬＤＥＮ＊＋ＤＭＡＳＥＬ・ＤＡＴＡＤＳ
〈３〉＊・ＤＡＴＡＤＳ〈０〉） が真である場合に、ＩＤＬＥ状態からＤＥＬＡＹ状態へ
戻る。現在のサイクルがスレーブ読出しサイクルであれ
ば、プログラマブル遅延特徴がイネーブルされた時に状
態機構がＤＥＬＡＹ状態へ入り、ＤＥＬＤＥＮ＊が低論
理値になった時にＢＣＬＫカウンタ整合機能が停止す
る。ＢＣＬＫカウント遅延がイネーブルされているか、
または現在のサイクルがＤＭＡサイクルであれば、ＤＡ
ＴＡＤＩＲ信号が低論理値になりかつＤＥＬＤＥＮ＊信
号がまだ高論理値である時に、状態機構が読出しサイク
ルの最初でＩＤＬＥ状態からＤＥＬＡＹ状態へ進行す
る。
【００８９】状態機構は、条件 ＤＥＬＤＥＮ＊・ＬＭＳＢＳＴ＊・ＣＯＭＰＲ＊・ＣＭ
Ｄ・ＤＡＴＡＤＳ〈３〉＊・ＤＭＡＳＥＬ＊＋ＤＥＬＢ
ＣＬＫ＊・ＣＯＭＰＲ＋ＤＡＴＡＤＳ〈３〉・ＤＥＬＤ
ＥＮ・ＳＬＳＥＬ＋ＤＥＬＢＣＬＫ・ＬＭＳＢＳＴ＋Ｄ
ＭＡＳＥＬ・ＤＥＬＤＥＮ・ＳＬＳＥＬ・ＤＡＴＡＤＳ
〈３〉＊ が真である場合に、ＤＥＬＡＹ状態からＥＮＡＢＬＥ状
態へ進行する。標準サイクルでは、ＤＥＬＤＥＮ＊信号
が高論理値になるまで状態機構はＤＥＬＡＹ状態のまま
であり、このことは遅延素子２２がＤＥＮ＊信号パルス
のアサーションから適当量の遅延を介在させたことを意
味している。また、標準サイクルでは、ＣＭＤ＊信号が
アサートされ、このことは状態機構がＥＮＡＢＬＥ状態
へ入る原因になる。ＢＣＬＫカウント遅延特徴がイネー
ブルされているか、または現在のサイクルがＤＭＡサイ
クルであれば、ＤＥＬＤＥＮ＊信号が低論理値にアサー
トされるまで、状態機構はＤＥＬＡＹ状態のままでい
る。ＢＣＬＫカウント遅延特徴がイネーブルされた場合
は、ＢＣＬＫＣＴＲ〈２：０〉がＤＡＴＡＤＳ〈２：
０〉信号に等しい時に、ＤＥＮ＊信号が低論理値にアサ
ートされ、このことは遅延を形成しているプログラムさ
れた数のＢＣＬＫ信号サイクル発生したことを示してい
る。従って、ＢＣＬＫ整合機能がイネーブルされた時
に、ＢＣＬＫ信号遅延と遅延素子１２２からのプログラ
マブル遅延との両方が発生したということを示すため
に、ＤＥＬＤＥＮ＊信号が低論理値になる。ＤＥＬＤＥ
Ｎ＊信号が低論理値になった時に、状態機構がＥＮＡＢ
ＬＥ状態に入る。圧縮及びバーストサイクルの間は、後
述する様に、ＤＥＬＢＣＬＫ信号が低論理値及び高論理
値の夫々である時に、状態機構がＥＮＡＢＬＥ状態に入
る。
【００９０】ＥＮＡＢＬＥ状態では、適当なデータイネ
ーブル信号ＤＡＴＡＥＮ〈３：０〉＊信号をＰＡＬ１２
０が低論理値にアサートする。状態機構は、条件 ＣＭＤ＊・ＣＭＰＲ＊・ＤＡＴＡＤＳ〈３〉＊・ＤＭＡ
ＳＥＬ＊＋ＬＭＳＢＳＴ・ＤＥＬＢＣＬＫ＊＋ＣＭＤ＊
・ＣＭＰＲ・ＤＥＬＢＣＬＫ＋ＳＬＳＥＬ＊・ＬＭＳＢ
ＳＴ＊＋ＤＡＴＡＤＳ〈３〉・ＤＥＬＤＥＮ＊ が真である場合に、ＥＮＡＢＬＥ状態からＤＥＬＡＹ状
態へ戻る。正常なつまり標準サイクルの転送中は、ＣＭ
Ｄ＊信号が否定された時に、状態機構がＤＥＬＡＹ状態
へ戻る。ＢＣＬＫマッチ機能がイネーブルされていれ
ば、状態機構がＤＥＬＡＹ状態へ戻る時であるＤＥＬＤ
ＥＮ＊信号が高論理値に否定される時まで、状態機構は
ＥＮＡＢＬＥ状態のままである。圧縮及びバーストサイ
クル中は、後述する様に、ＤＥＬＢＣＬＫ信号が高論理
値及び低論理値の夫々である時に、状態機構が ＤＥＬ
ＡＹ状態へ戻る。
【００９１】状態機構は、条件 ＳＬＳＥＬ＊＋ＤＡＴＡＤＩＲ が真である場合に、ＤＥＬＡＹ状態からＩＤＬＥ状態へ
戻る。状態機構がＩＤＬＥ状態へ戻る原因であるＳＬＳ
ＥＬ＊が否定されるかまたはＤＡＴＡＤＩＲ信号が高論
理値になるまで、状態機構はＤＥＬＡＹ状態のままであ
る。スレーブがまだアクセスされたままであれば、ＤＥ
ＬＤＥＮ＊信号が再び高論理値になる時に状態機構がＤ
ＥＬＡＹ状態へ戻ると共に、上述の処理が繰り返され
る。
【００９２】従って、イネーブルされたＢＣＬＫ信号カ
ウント遅延特徴のために、状態機構の動作は正常モード
と相違している。このモードは、サイクル中への特定数
のＢＣＬＫ信号サイクルに加えて遅延素子１２２によっ
て与えられる遅延まで、データのイネーブリングの遅延
を可能にする。このことは、長いＩＳＡ及びＤＭＡサイ
クル中で遅延がエラーを回避することを可能にしている
遅延素子の全遅延である３３０ｎｓよりも長い期間に亙
ってデータのイネーブリングが遅延されることを可能に
している。
【００９３】ＥＩＳＡバーストサイクル中では、最初の
データの転送は２個のＢＣＬＫ信号サイクルを要求して
いる標準のＥＩＳＡ転送と同等であり、後続の転送は総
てのＢＣＬＫ信号サイクル毎に発生する。従って、バー
スト転送における最初の転送は、あたかも正常な転送で
あるかの様に取り扱われ、状態機構はあたかも正常なサ
イクルであるかの様に開始する。最初のバーストサイク
ル転送のＥＮＡＢＬＥ状態では、ＬＭＳＢＳＴ＊信号が
アサートされた時に、状態機構はＤＥＬＢＣＬＫ信号の
立ち下がり端でＤＥＬＡＹ状態へ戻る。バースト転送の
残りのために、ＤＥＬＢＣＬＫ信号によってデータ有効
ウィンドウが制御される。状態機構は、ＤＥＬＢＣＬＫ
信号が高論理値になるまでＤＥＬＡＹ状態のままであ
る。バーストサイクル中のデータのイネーブリングによ
り多くの制御を与えるためにＤＥＬＢＣＬＫ信号が低論
理値である時にのみ、データがイネーブルされる。この
ことは、データ有効準備時間を、バースト転送中におけ
る有効データウィンドウの総てのテストを行うことを可
能にしている６０ｎｓよりも短い時間にすることを可能
にしている。
【００９４】圧縮サイクル中は、ＢＣＬＫ信号の引き伸
ばしは、唯一のサイクルタイミングの原因になる。ＤＥ
ＬＤＥＮ＊信号が低論理値になった時に、丁度正常転送
中における様に、状態機構がＩＤＬＥ状態からＤＥＬＡ
Ｙ状態へ進む。ＤＥＬＡＹ状態では、状態機構の制御が
ＤＥＬＢＣＬＫ信号へ変わる。小項 ＤＥＬＢＣＬＫ＊・ＣＭＰＲ によって表されるＤＥＬＢＣＬＫ信号が低論理値になる
時に、状態機構がＤＥＬＡＹ状態からＥＮＡＢＬＥ状態
へ進む。ＤＥＬＢＣＬＫ信号が高論理値になりかつＣＭ
Ｄ＊信号が小項 ＣＭＤ＊・ＣＭＰＲ・ＤＥＬＢＣＬＫ によってアサートされる時に、状態機構がＤＥＬＡＹ状
態へ戻る。
【００９５】スレーブ３２上のＤＭＡ装置がＤＭＡサイ
クル中に含まれていれば、ＩＯＲＣ＊信号がアサートさ
れる時に（ＢＣＬＫ遅延特徴がディスエーブルされてい
れば）、ＤＥＮ＊信号が低論理値になる。条件 ＤＭＡＳＥＬ・ＤＡＴＡＤＳ〈３〉＊・ＤＡＴＡＤＳ
〈０〉 が真であれば、状態機構がスレーブＤＭＡ読出しサイク
ルにおいてＩＤＬＥ状態からＤＥＬＡＹ状態へ進む。Ｄ
ＥＬＤＥＮ＊信号が低論理値にアサートされた時、小項 ＤＭＡＳＥＬ・ＤＥＬＤＥＮ・ＳＥＳＥＬ・ＤＡＴＡＤ
Ｓ〈３〉＊ によって表されかつ適当なＤＡＴＡＥＮ〈３：０〉＊信
号がアサートされているＥＮＡＢＬＥ状態へ状態機構が
入る。ＩＯＲＣ＊信号が否定されるまで状態機構はＥＮ
ＡＢＬＥ状態のままであり、ＩＯＲＣ＊信号が否定され
ると、ＳＬＳＥＬ＊信号が否定され、状態機構はＤＥＬ
ＡＹ状態を通ってＩＤＬＥ状態へ戻る。ＤＭＡサイクル
中にイネーブルされたＢＣＬＫ信号遅延特徴によって、
イネーブルされたＢＣＬＫ信号と共に状態機構が上述の
正常なつまり標準サイクルの様に動作する。正常なつま
りプログラムされたサイクルよりもＤＭＡサイクルの方
が長いので、ＢＣＬＫ遅延特徴は、一般的に、正常なつ
まりプログラムされたサイクルよりもＤＭＡサイクルの
ために多く利用されている。ＤＭＡサイクルは、ＤＭＡ
装置からデータをアクセスしそのデータをメモリスレー
ブ３２へ書き込むための時間を要求する。
【００９６】ＤＡＴＡＥＮ〈３：０〉＊信号は、ＮＯ
ＤＥＬＡＹ状態またはＥＮＡＢＬＥ状態の何れかでアサ
ートされる。ＤＡＴＡＥＮ〈３：０〉＊信号に対する等
式は、 ＤＡＴＡＥＮ〈３〉＝ＥＮ〈３〉・（ＮＯ ＤＥＬＡＹ
＋ＥＮＡＢＬＥ・（ＢＣＬＫ・ＤＡＴＡＤＳ〈０〉・Ｌ
ＭＳＢＳＴ・ＤＡＴＡＤＩＲ＊・ＤＭＡＳＥＬ＊）
＊）； ＤＡＴＡＥＮ〈２〉＝ＥＮ〈２〉・（ＮＯ ＤＥＬＡＹ
＋ＥＮＡＢＬＥ・（ＢＣＬＫ・ＤＡＴＡＤＳ〈０〉・Ｌ
ＭＳＢＳＴ・ＤＡＴＡＤＩＲ＊・ＤＭＡＳＥＬ＊）
＊）； ＤＡＴＡＥＮ〈１〉＝ＥＮ〈１〉・（ＮＯ ＤＥＬＡＹ
＋ＥＮＡＢＬＥ・（ＢＣＬＫ・ＤＡＴＡＤＳ〈０〉・Ｌ
ＭＳＢＳＴ・ＤＡＴＡＤＩＲ＊・ＤＭＡＳＥＬ＊）
＊）； ＤＡＴＡＥＮ〈０〉＝ＥＮ〈０〉・（ＮＯ ＤＥＬＡＹ
＋ＥＮＡＢＬＥ・（ＢＣＬＫ・ＤＡＴＡＤＳ〈０〉・Ｌ
ＭＳＢＳＴ・ＤＡＴＡＤＩＲ＊・ＤＭＡＳＥＬ＊）
＊）； である。夫々のＤＡＴＡＥＮ〈３：０〉＊信号は、ＢＣ
ＬＫ信号が高論理値である時を除いて、ＥＮＡＢＬＥ状
態でアサートされる。
【００９７】図９を参照すると、ＳＬＴＡＤ３０は、４
個のトランシーバ１９０、１９２、１９４及び１９６を
含んでおり、システムボードＳとスレーブ３２との間で
データをイネーブルするためにこれらを使用する。シス
テムボードＳから受け取られたデータ信号はＢＤ〈３
１：０〉信号と記されており、スレーブからの信号はＳ
Ｄ〈３１：０〉信号と記されている。ＢＤ〈３１：２
４〉信号、ＢＤ〈２３：１６〉信号、ＢＤ〈１５：８〉
信号及びＢＤ〈７：０〉信号は、トランシーバ１９０、
１９２、１９４及び１９６のＡ入力に夫々結合されてい
る。ＳＤ〈３１：２４〉信号、ＳＤ〈２３：１６〉信
号、ＳＤ〈１５：８〉信号及びＳＤ〈７：０〉信号は、
トランシーバ１９０、１９２、１９４及び１９６のＢ入
力に夫々結合されている。ＤＡＴＡＤＩＲ信号は、トラ
ンシーバ１９０、１９２、１９４及び１９６の各々の方
向入力に結合されている。ＤＡＴＡＥＮ〈３〉＊信号、
ＤＡＴＡＥＮ〈２〉＊信号、ＤＡＴＡＥＮ〈１〉＊信号
及びＤＡＴＡＥＮ〈０〉＊信号は、トランシーバ１９
０、１９２、１９４及び１９６のイネーブル入力に結合
されている。従って、夫々のＤＡＴＡＥＮ〈３：０〉＊
信号が低論理値にアサートされた時に、データの適当な
バイトがトランシーバ１９０、１９２、１９４及び１９
６を通してイネーブルされるが、その方向はＤＡＴＡＤ
ＩＲ信号の状態に依存している。
【００９８】図１０、１１、１２及び１３を参照する
と、標準ＥＩＳＡサイクル、圧縮サイクル、バーストサ
イクル及びＤＭＡサイクル中におけるデータイネーブル
条件付けの動作を図解しているタイミング図が示されて
いる。
【００９９】ＳＬＴＡＤ３０は、このＳＬＴＡＤ３０に
結合されている拡張スレーブカード３２の読出しデータ
有効ウィンドウを使用者が制御することを可能にしてい
る。使用者が読出しデータ有効ウィンドウを制御するこ
とを希望すれば、ＳＬＴＡＤ３０上に位置しているスレ
ーブカード３２の型と、スレーブカード３２が実行する
サイクルの型とを、制御ソフトウェアが知っている必要
がある。既に述べた様に、異なるサイクルの型は異なる
ウィンドウを要求する。従って、読出しデータ有効ウィ
ンドウが十分に大きくかつサイクルの正しい位置に配置
され得る様に適切に形づくられていることを保証する様
に、ＤＡＴＡＤＳ〈１５：０〉制御レジスタがプログラ
ムされていなければならない。
【０１００】従って、スレーブカード３２からシステム
ボードＳへ出力される信号を先進または遅延させるため
に使用される複数の先進／遅延回路を、ＳＬＴＡＤ３０
が含んでいる。スレーブカード３２、信号の遅延版、信
号の先進版、またはシステムボードＳへ供給される夫々
の信号の版として供給されるべきトライステート出力か
ら、使用者が不変の信号を選択することを、先進／遅延
回路が可能にしている。スレーブカード３２からシステ
ムボードＳへ出力されるデータ信号の読出しデータ有効
ウィンドウを使用者が遅延させることを可能にしている
データイネーブル条件付け論理回路４２をも、ＳＬＴＡ
Ｄ３０が含んでいる。
【０１０１】図１４を参照して、ＢＭＴＡＤ３４はシス
テムボードＳとバスマスタ３６との間に接続されてい
る。ＢＭＴＡＤ３４は標準ＥＩＳＡ拡張スロット２０２
に適合する。ＢＭＴＡＤ３４は標準ＥＩＳＡ拡張カード
の幅と同じ幅を有し、かつ標準カードより約２インチ高
い。ＢＭＴＡＤ３４はＥＩＳＡ又はＩＳＡバスマスタ３
６がその上部のコネクタにプラグ（接続）できるように
設計され、これによって延長カードとして機能する。Ｂ
ＭＴＡＤ３４はシステムボードＳの上でＥＩＳＡスロッ
ト２０２に接続される一次ポート（コネクタ）２００を
含む。ＢＭＴＡＤ３４はバスマスタカード３６のＥＩＳ
Ａスロット接続部２０６を受け入れられるようになって
いる二次ポート２０４（コネクタ）を含む。これら両者
のコネクタ２００及び２０４は標準ＥＩＳＡピン配列が
使用されている。ＢＭＴＡＤ３４は好ましい実施態様に
よればバスマスタ３６の操作を記録するため、ロジック
解析インタフェースカード２８を介してロジック解析器
（図示せず）にインタフェースされているのが好まし
い。
【０１０２】バスマスタ３６は、種々の信号の内、ＭＳ
ＢＵＲＳＴ＊、ＭＡＳＴＥＲ１６＊、ＳＴＡＲＴ＊、Ｗ
−Ｒ、Ｍ−ＩＯ等と記される出力信号を出す。このバス
マスタ３６は、ＥＩＳＡ規格のバスマスタであるなら
ば、バスマスタ３６がバーストサイクルを形成している
事をスレーブ又はマスタメモリに指示するために、ＭＳ
ＢＵＲＳＴ＊信号をロウにアサートする。バスマスタ３
６は、その操作が１６ビットのデータサイズを指示する
ために、ＭＡＳＴＥＲ１６＊信号をロウにアサートす
る。バスマスタ３６はサイクルの開始時にタイミング制
御を形成するためＳＴＡＲＴ＊信号をアサートする。ま
た、バスマスタ３６は、ＩＳＡ規格のバスマスタである
ならば、アドレス信号ＳＡ＜０＞、ＳＡ＜１＞及びＳＢ
ＨＥ＊で示す信号を出す。信号ＳＡ＜０＞、ＳＡ＜１＞
は、メモリのダブルワード内の各バイトのどれを示すか
をアサートする。もしバスマスタ３６がＥＩＳＡバスマ
スタであるならば、それはＢＥ＊＜３‥０＞で示す４バ
イトの信号を出す。ＢＥ＊＜３‥０＞は、メモリ中の３
２ビットダブルワードのどのバイトのデータにアクセス
しているかを示す。
【０１０３】扱われるバスマスタ３６の出力信号は、シ
ステムメモリを制御するために使用され、またはＥＩＳ
Ａ／ＩＳＡ変換に必要なシステムボードＳへの入力であ
る。幾つかのバスマスタ３６の出力信号は、ＳＬＴＡＤ
３０に関して上述した先進／遅延回路と類似の信号を持
ってインライン（直列）の遅延要素を置換することで調
整（条件付け）される。この単純な非同期の遅延方法は
種々の理由のためにバスマスタ３６の出力を試験するた
めに十分でない。例えば、Ｗ−Ｒ、Ｍ−ＩＯは、各々が
異なる意味を持つ３つの明確な状態（ステート）を有
し、かつサイクル中必ずしも状態を変える必要がなく、
かくして非同期の遅延スキームが不用となる。それ故、
これらの信号は、本発明に従ってそれらのアサートに先
立って、所定の無効状態にさせられ、或いはトライステ
ート状態に条件付けさせられる。勿論、ＢＥ＊＜３‥０
＞又はＳＡ＜１：０＞及びＳＢＨＥ＊信号にとっては，
それらのセットアップ及びホールド時間を遅延すること
が重要であり、それ故、これらの信号を遅らすためイン
ライン要素を用いることは不十分である。さらに、書込
データはシステムボードＳのデータ変換ロジックのタイ
ミングを確認するためバスマスタ３６から遅延される。
これを達成するため、ＢＭＴＡＤ３４は どのタイプの
バスマスタ３６が取付けられているかを知らなければな
らず、かつ常にサイクルの現在のステートをモニタしな
ければならない。
【０１０４】図１５を参照すると、ＢＭＴＡＤ３４は、
バスマスタカード３６からシステムボードＳのＭＳＢＵ
ＲＳＴ＊及びＭＡＳＴＥＲ１６＊信号を遅延させるため
に使用されるインライン信号条件付けロジック回路２１
０を含む。このロジック回路はユーザがプログラム可能
で、このためユーザがこれらの信号のどれを遅らすべき
か、また遅延量を制御することができる。ＢＭＴＡＤ３
４はシステムボードＳに供給されるＳＴＡＲＴ＊信号の
条件付けバージョンを発生するＳＴＡＲＴ＊発生ロジッ
ク２１２を含む。ＢＭＴＡＤ３４はユーザがバスマスタ
カード３６からシステムボードＳへの書込みデータを選
択的に遅らせることができるデータ及び信号条件付け回
路２２０を含む。このデータ及び信号条件付け回路は、
ＢＥ＜３：０＞＊又はＳＡ＜１：０＞及びＳＢＨＥ＊信
号を出すブロック回路２２２を含む。回路２２０はＷ−
Ｒ及びＭ−ＩＯ信号をシステムボードＳに調整するブロ
ック回路２２４を含む。この回路２２０はＢＥ＜３：０
＞＊信号をサイクルの開始でラッチするＢＥ＜＞ラッチ
制御ロジック２２６を含む。これらの信号は、パイプラ
イン化の故にサイクルの間に変化してもいいので、サイ
クルの最初にラッチされる。また、回路２２０は、バス
マスタ３６が活性状態であることを示すバスマスタ活動
制御２２８と記されるロジックを含む。勿論、ＢＭＴＡ
Ｄ３４は、全部が以下に述べられるデータイネーブル条
件付けロジック２３０、データチャンネルイネーブルロ
ジック２３２、データトランシーバ２４０を含む。
【０１０５】ＢＭＴＡＤ３４はバスマスタ３６と同一の
スロットに占められ、このことはＢＭＴＡＤ３４のＩ／
Ｏアドレスがバスマスタ３６のＩ／Ｏアドレスと異なる
ことを必要とする。ＢＭＴＡＤ３４のプログラム可能特
性はバスのＩＳＡ部分を用いてアクセスされ、ＢＭＴＡ
Ｄ３４は１６ビットＩ／Ｏスレイブとしてアドレスされ
る。システムボードＳからのＤ＜１５：０＞データバス
信号は、トランシーバ２４０を介してＬＤ＜１５：０＞
信号で示されるＢＭＴＡＤのローカルデータバスに接続
される。それ故、ユーザがＢＭＴＡＤ３４上の制御レジ
スタを読出し又はプログラムする時には、データ転送が
トランシーバ２４０を介してＢＭＴＡＤ３４に又はＢＭ
ＴＡＤ３４からシステムボードＳにそれぞれ可能であ
る。このタイプのロジックが当業者に周知であるため、
その実施の詳細は明確化のため省略する。
【０１０６】ＢＭＴＡＤ３４は、バスマスタカード３６
のＩ／Ｏアドレスのデコードに一致させるために使用さ
れる多数のＤＩＰ（ディップ）スイッチを備えたブロッ
ク回路２１６を含む。ＢＭＴＡＤ３４は、ＢＭＴＡＤ３
４のベースアドレスのセットに使用されるＤＩＰスイッ
チも含む。ＢＭＴＡＤ３４における種々のユーザプログ
ラム可能な制御レジスタのアドレスは、このベースアド
レスから決定される。バスマスタ３６はそのＩ／Ｏコン
フィギュレーションレジスタがどこに位置するかを決定
する２つのＤＩＰスイッチを含み、このスイッチングは
ＢＭＴＡＤ３４に複写される。２つのＤＩＰスイッチの
内、第一スイッチは、バスマスタ３６がＥＩＳＡまたは
ＩＳＡ Ｉ／Ｏ空間のいずれに位置するかどうかを決定
する。第一スイッチが開いていれば、バスマスタ３６が
ＥＩＳＡ Ｉ／Ｏ空間のＩ／Ｏアドレス０Ｃ８Ｘに位置
する。第一スイッチが閉じていれば、第二スイッチがＩ
ＳＡアドレスの１０Ｘ（オン時）又は１４Ｘ（オフ時）
を選択する。第一及び第二スイッチはそれぞれＢＭＳ０
及びＢＭＳ１と記される信号を出す。
【０１０７】ＢＭＴＡＤ３４は、データ及び信号条件付
け回路２２０の作動を制御する制御レジスタからなるブ
ロック回路２１４を含む。また、ＢＭＴＡＤ３４はバー
スト転送の間書込データ有効ウィンドウを制御するため
に、ＢＣＬＫ信号の遅延に使用されるＢＣＬＫ遅延回路
２１５も含む。
【０１０８】バスマスタ３６に供給される全てのシステ
ムボード信号出力は、ＢＭＴＡＤ３４のバッファ２４１
を通過し、ついでバスマスタ３６に通過する。ＢＭＴＡ
Ｄ３４の機能がディスエーブルである時には、ＢＭＴＡ
Ｄ３４がバスマスタカード３６の出力信号に加えられた
極めて小さい遅延を持つ延長ボードとして作用する。こ
の遅延を逃れられるのは、もしバスマスタカード３６が
アドレス（選択）され又はバスマスタサイクルにあるな
らばそのときにのみイネーブルとなるデータバスであ
る。
【０１０９】図１６を参照すると、バスマスタカード３
６から出力されるＭＳＢＵＲＳＴ＊及びＭＡＳＴＥＲ１
６＊信号を遅らすために、インライン遅延ロジック２１
０に使用されるインライン遅延回路を説明するブロック
図が概括的に示される。ＭＳＢＵＲＳＴ＊及びＭＡＳＴ
ＥＲ１６＊信号は、各々がそれ自身の遅延回路を含む
が、１つの遅延回路のみが簡単のため以下に示される。
ＢＭＴＡＤ３４に使用されたインライン遅延回路は先進
信号を用いない点を除いてＳＬＴＡＤ３０のインライン
遅延回路（図４）と類似する。各遅延回路はユーザプロ
グラマブルな８ビット制御レジスタ２５０、信号遅延要
素２５２、信号遅延／制御マルチプレクサ２５４、ＤＩ
Ｐスイッチジャンパー２５６を含む。制御レジスタ２５
０は遅延素子２５２の選択入力を遅らせるために接続さ
れる６種の遅延値信号を出す。制御レジスタ２５０はマ
ルチプレクサ２５４の入力を選択するために接続される
２つの制御信号を出す。バスマスタカード３６から出力
した各信号は信号遅延素子２５２及びマルチプレクサ２
５４に接続される。信号遅延素子２５２の出力はマルチ
プレクサ２５４に接続される。各バスマスタ３６出力信
号はＤＩＰスイッチジャンパ２５６を介してマルチプレ
クサ２５４からの信号出力に接続される。このマルチプ
レクサ２５４の出力は、システムボードＳに供給される
バスマスタカード出力信号の所望のバージョンである。
マルチプレクサ２５４から出力される信号は、バスマス
タカード３６から出力される未条件付け信号か、バスマ
スタ出力信号の遅延バージョンかのいずれかか、或はこ
のマルチプレクサの出力がトライステートであってもよ
い。
【０１１０】制御レジスタ２５０はシステムボードＳに
供給されたバスマスタ出力信号のバージョンを選択する
ユーザプログラマブルなレジスタである。また、レジス
タ２５０は遅延素子２５２でバスマスタ出力信号に加え
られた遅延量を決定する。制御レジスタ２５０はＬＤ＜
７：０＞信号を入力として受け取る。ＳＥＬＥＣＴ＊と
記される各制御レジスタ２５０のデコードされたＩ／Ｏ
アドレス信号は、制御レジスタ５０のクロック入力に接
続される。従って、ユーザが各制御レジスタ２５０をプ
ログラムするか書込みするとき、各ＳＥＬＥＣＴ＊信号
は制御レジスタ２５０がＢＭＴＡＤローカルデータバス
からのそのデータをラッチできるようにアサートする。
システムバスＲＥＳＥＴ＊信号は，レジスタ２５０の反
転ＣＬＲ入力に接続される。従って、レジスタ２５０の
容量は、ＲＥＳＥＴ信号がアサートされるとき、クリア
される。
【０１１１】制御レジスタ２５０はビット０〜７と記さ
れる８ビットを備え、レジスタ２５０内の各ビットが対
応信号を出す。ビット０及びビット１はシステムボード
Ｓに供給されたバスマスタカード出力信号の所望バージ
ョンを選択するため制御ビットとして使用される。これ
らビットはマルチプレクサ２５４の選択入力に接続され
る２つの制御信号を出す。ビット０及び１が０の時に
は、マルチプレクサ２５４が非条件付けバスマスタ出力
信号をシステムボードＳに通過させる。ビット０及びビ
ット１がそれぞれ０及び１であれば、マルチプレクサ２
５４の出力がトライステートとなる。ビット０及びビッ
ト１がそれぞれ１及び０であれば、信号遅延素子２５２
からの遅延された出力信号がシステムボードＳに供給さ
れる。この場合、バスマスタ出力信号に供給された遅延
量は、以下に示されるように、制御レジスタ２５０のビ
ット２〜７に記憶された値による。ビット０及び１が両
方とも値１であるという条件は、好ましい実施例によれ
ば使用されない。
【０１１２】バスマスタ出力信号の最小の遅延は、ディ
スエーブルされたＤＩＰスイッチ２５６を持つ遅延回路
を通した伝播遅延であり、遅延特性は制御レジスタのビ
ット１及び０が両方とも０であるようにＯＦＦにプログ
ラムされる。このように形成される時には、１２ｎｓ遅
延が遅延回路に存在する。この固有の遅延は、制御レジ
スタ２５０のビット０及び１が各々１及び０を有するよ
うにＯＮにプログラムされた遅延特徴を持つ遅延回路を
介しての伝播遅延として定義され、遅延素子２５２がゼ
ロ遅延を形成するようにプログラムされる。固有の遅延
量は、各遅延回路毎に変化し、最大２７ｎｓを持つこと
を特徴とすることが一般的に好ましい。この２７ｎｓ遅
延は、ゼロ遅延を形成するようにプログラムされた時
に、遅延素子２５２からの最小１５ｎｓ遅延と最小１２
ｎｓ遅延の合計から導かれる。
【０１１３】バスマスタ３６出力信号の遅延バージョン
に加えられた遅延量は、回路の固有遅延と信号遅延素子
２５２により供給されたプログラマブル遅延量である。
制御レジスタ２５０のビット２〜７は遅延素子２５２の
選択入力を遅延させるために接続される対応信号を出
し、これらのビットは出力信号に加えられた信号遅延素
子２５２によって供給されたプログラマブル遅延量を制
御する。プログラマブル遅延は５ｎｓ段階で固有遅延に
加えられ、ビット２〜７に記憶された値が５ｎｓの数に
信号の固有遅延量を加えた値に対応する。ＢＭＴＡＤ３
４の残りの説明のために、以下に記載された遅延素子は
ＳＬＴＡＤ３０に関し上述された信号遅延素子と同一の
方法で操作される。
【０１１４】遅延回路の最小遅延がその仕様の限界を越
えてバスマスタカード出力信号をシフトさせた場合に対
しては、各遅延回路が各信号毎に遅延ロジックをバイパ
スさせるＤＩＰスイッチ用のジャンパー２５６を含む。
ＤＩＰスイッチジャンパがイネーブルであるとき、マル
チプレクサ２４５の出力は、それぞれ０及び１で制御レ
ジスタ２５０のビット１及びビット０をプログラムする
ことでトライステートとなり、バスマスタ出力信号は直
接システムボードＳに供給される。
【０１１５】図１７を参照するとＳＴＡＲＴ＊発生ロジ
ック２１２が一般に示される。ＳＴＡＲＴ＊発生ロジッ
ク２１２はシステムボードＳに供給されるＥＩＳＡサイ
クル制御信号ＳＴＡＲＴ＊を出す。ＢＭＴＡＤ３４は、
ＥＩＳＡの仕様がＳＴＡＲＴ＊信号にＢＣＬＫ信号の立
上り端後２５ｎｓ未満でアサートされることを必要とす
るので、この信号を発生し、インライン遅延回路（図１
５）によって課せられた２７ｎｓ固有遅延がこの信号を
その仕様限界を越えて遅延させる。ＳＴＡＲＴ＊発生ロ
ジック２１２は，ＳＴＡＲＴ＊信号がアサートされる時
を予想するためにバスマスタ３６の現在のステートを追
跡し、その後、システムボードＳに供給されるＳＴＡＲ
Ｔ＊信号の遅延バージョンを出すために、その立上端
（前縁）及び／又は立下端（後縁）を選択的に遅延させ
る。ＳＴＡＲＴ＊発生ロジック２１２は、ＰＡＬ２７２
の固有遅延がＳＴＡＲＴ＊信号をその仕様限界を越えて
遅延させるので、ＳＴＡＲＴ＊信号がアサートとされる
べき時を予想（予期）しなければならない。
【０１１６】ＳＴＡＲＴ＊発生ロジック２１２はＳＴＡ
ＲＴ＊制御レジスタ２７０で示される１６ビットプログ
ラマブルレジスタを含む。ＬＤ＜１５：０＞信号はレジ
スタ２７０のＤ入力に接続される。ＳＴＡＲＴＳＥＬ＊
信号で示されるレジスタ２７０のデコードされたＩ／Ｏ
アドレス信号は制御レジスタ２７０のクロック入力に接
続される。従って、ユーザがレジスタ２７０に書込み又
はプログラムするとき、ＳＴＡＲＴＳＥＬ＊信号は、レ
ジスタ２７０がＬＤ＜１５：０＞信号からのデータをラ
ッチできるように、ロウにアサートされる。レジスタ２
７０のＱ＜１５：０＞出力はＳＴＡＲＴ＜１５：０＞で
示される信号を出す。ＲＥＳＥＴ＊信号はレジスタ２７
０の反転クリア入力に接続される。
【０１１７】ＳＴＡＲＴ＊発生ロジック２１２はＳＴＡ
ＲＴ＊遅延／制御ＰＡＬ２７２で示されるＰＡＬ（デバ
イス）装置に移植される。ＰＡＬ２７２はＳＴＡＲＴ＊
信号、ＣＭＤ＊信号、ＭＳＴＲＡＣＴ＊で示される信
号、ＣＶＲＴ＊で示される信号、ＥＸＲＤＹ信号、ＳＴ
ＡＲＴ＜３：０＞信号及びＲＥＳＥＴ信号を入力として
受け取る。また、ＰＡＬ２７２はＤＥＬＳＴＡＲＴ１及
びＤＥＬＳＴＡＲＴ２で示される入力を受信する。反転
ＢＣＬＫ信号であるＮＢＣＬＫで示される信号はＰＡＬ
２７２のクロック入力に接続される。ＭＳＴＲＡＣＴ＊
信号は、ロウにアサートされた時に、バスマスタ３６が
活性状態であることを示す。ＣＶＲＴ＊信号は、ロウに
アサートされているときに、バスマスタ３６とスレーブ
との間にデータサイズの互換性がないので、システムボ
ードＳがデータ変換を実行していることを指示する。
【０１１８】ＰＡＬ２７２はＴＳＴＡＲＴ＊、ＰＲＩＳ
ＴＡＲＴ＊、ＳＴＡＲＴ１及びＳＴＡＲＴ２で示される
出力信号を出す。ＴＳＴＡＲＴ＊信号はＢＭＴＡＤ３４
のＳＴＡＲＴ＊信号のローカルバージョンである。ＰＲ
ＩＳＴＡＲＴ＊信号はシステムボードＳに供給されたＳ
ＴＡＲＴ＊信号のバージョンである。ＳＴＡＲＴ１信号
は信号遅延素子２７４の入力に接続される。ＳＴＡＲＴ
＜１５：１０＞信号は遅延素子２７４の遅延選択入力に
接続される。信号遅延素子２７４はＰＲＩＳＴＡＲＴ＊
信号がアサートされる前に遅延量を供給することによっ
てＰＲＩＳＴＡＲＴ＊信号のセットアップ時間を制御す
る。遅延素子２７４の出力はＤＥＬＳＴＡＲＴ１信号で
ある。ＳＴＡＲＴ２信号は信号遅延素子２７６の入力に
接続される。ＳＴＡＲＴ＜９：４＞信号は遅延素子２７
６の制御入力に接続される。信号遅延素子２７６はＰＲ
ＩＳＴＡＲＴ＊信号がアサートの状態にある間遅延量を
供給することによってＰＲＩＳＴＡＲＴ＊信号のホール
ド時間を制御する。遅延素子２７６の出力はＤＥＬＳＴ
ＡＲＴ２信号である。
【０１１９】従って、ＳＴＡＲＴ＜１５：１０＞信号に
対応する制御レジスタ２７０のビット１５〜１０はＰＲ
ＩＳＴＡＲＴ＊信号の前縁又はアサートを制御する。Ｓ
ＴＡＲＴ＜９：４＞信号に対応する制御レジスタ２７０
のビット９〜４はＰＲＩＳＴＡＲＴ＊信号の後縁又はデ
アサートを制御する。信号遅延素子２７４及び２７６
は，それらの遅延選択入力への信号入力が遅延素子によ
って供給された５ｎｓ遅延の数を決定する信号遅延素子
２５２（図２）と同様の方法で作動する。
【０１２０】制御レジスタ２７０のビット０及び１は，
ＳＴＡＲＴ＊信号が無条件で通過するか、或はＳＴＡＲ
Ｔ＊信号の前縁、後縁又は両縁が遅延されるかどうかに
関してＰＲＩＳＴＡＲＴ＊信号の発生を制御する。ＳＴ
ＡＲＴ＊信号の縁のための条件付けがイネーブルでない
時には、ＳＴＡＲＴ＊信号の各縁が条件付けロジックを
変化なしでシステムボードＳに通過する。ビット０及び
１の両方が０であるとき、バスマスタ３６によって生じ
たＳＴＡＲＴ＊信号はＰＲＩＳＴＡＲＴ＊信号としてシ
ステムボードＳへ条件付けなしで通過する。ビット０及
び１がそれぞれ０及び１を有する時には、ＳＴＡＲＴ＊
信号の前縁が遅延し、その遅延値が制御レジスタ２７０
のビット１５〜１０により決定される。ビット０及び１
が各々１及び０を有する時には、ＳＴＡＲＴ＊信号の後
縁が遅延し、遅延値が制御レジスタ２７０のビット９〜
４により決定される。ビット０及び１の両方が１を有す
る時には、ＳＴＡＲＴ＊信号の両縁が遅延する。制御レ
ジスタのビット２及び３は本発明で使用されない。ＳＴ
ＡＲＴ制御レジスタ２７０の操作は次の通り要約され
る。ＳＴＡＲＴ制御レジスタビットニューモニック 機 能 ０−１ 制御 ００−無条件付けＳＴＡＲＴ＊信号 ０１−ＳＴＡＲＴ＊前縁の遅延 １０−ＳＴＡＲＴ＊後縁の遅延 １１−ＳＴＡＲＴ＊両縁の遅延 ２−３ スペア ４−９ 後縁 後縁の遅延値 １０−１５ 前縁 前縁の遅延値
【０１２１】ＳＴＡＲＴ＊発生回路２１２は、ＳＴＡＲ
Ｔ＊信号が正常にアサートする立上り端に先立って、Ｂ
ＣＬＫ信号の立下り端でＰＲＩＳＴＡＲＴ＊信号をアサ
ートし始める状態（ステート）に入る。ＳＴＡＲＴ＊発
生回路２１２の固有遅延はＢＣＬＫ信号の立上り端から
測定して最大５０ｎｓである。従って、ＢＣＬＫ信号が
８．３３ＭＨｚ、即ち１２０ｎｓの長サイクルで操作さ
れるならば、第一遅延素子２７４を００ ００１０（１
０ｎｓ）にセットすることにより、ＳＴＡＲＴ＊信号は
おおよそＢＣＬＫ信号の立上り端でアサートされる。
【０１２２】図１８を参照すると、ＳＴＡＲＴ＊発生ロ
ジック２１２の操作を説明する状態図が示される。ステ
ートマシンはＮＢＣＬＫ信号の立上り端に同期する。ス
テートマシンは、ＰＡＬ２７２に内蔵されて、ＰＡＬ２
７２がシステムボードＳへのＰＲＩＳＴＡＲＴ＊信号を
何時にアサートさせるかを知ることができるようにバス
マスタ３６の現在のステートを追跡する。ＰＡＬ２７２
は、ＳＴＡＲＴ＊信号がアサートされた時にステートを
デコードするＥＮＳＴＡＲＴで示される内部ステートを
生じる。ＥＮＳＴＡＲＴ状態は、ＳＴＡＲＴ＊信号がア
サートされ、かつＥＮＳＴＡＲＴ状態が真である時に、
ＰＲＩＳＴＡＲＴ＊信号がロウにアサートされることを
意味するＰＲＩＳＴＡＲＴ＊信号のための出力イネーブ
ルとして作用する時を予想する。
【０１２３】ステートマシンはＩＤＬＥ、ＡＣＴＩＶ
Ｅ、Ｅ ＳＴＡＲＴ及びＣＯＮＶＥＲＴで示される４つ
のステートを含む。ステートマシンはＩＤＬＥステート
に始まり、全てのステートはＲＥＳＥＴ信号がアサート
される時にこのステートになる。ＩＤＬＥステートにお
いて、ＰＲＩＳＴＡＲＴ＊はＳＴＡＲＴ＊信号と同等で
ある。このステートにおけるＥＮＳＴＡＲＴ状態の式
は、 ＥＮＳＴＡＲＴ＝ＣＶＲＴ＊・ＭＳＴＡＲＴ ＥＮＳＴＡＲＴ状態は，バスマスタ３６が作動し、かつ
システムボードＳがデータ変換していない時に真であ
る。ＳＴＡＲＴ１及びＳＴＡＲＴ２信号はＩＤＬＥステ
ートにおいて両方とも否定（ネゲート）される。ステー
トマシンは、次のステートが真の時にＩＤＬＥステート
からＡＣＴＩＶＥステートへ前進する。ＭＳＴＲＡＣＴ
・（ＳＴＡＲＴ＜１＞＋ＳＴＡＲＴ＜０＞）ステートマ
シンは、バスマスタ３６が作動し、かつＳＴＡＲＴ制御
レジスタ２７０がＳＴＡＲＴ＊信号を条件付けするよう
にプログラムされている時にＡＣＴＩＶＥステートへ前
進する。ＡＣＴＩＶＥステートにおいて、ＰＲＩＳＴＡ
ＲＴ＊信号の等式は次の通りである。 ＰＲＩＳＴＡＲＴ＝ＳＴＡＲＴ＜１＞・ＳＴＡＲＴ＜０
＞＊・ＮＢＣＬＫ＊＋ＳＴＡＲＴ＜０＞・ＤＥＬＳＴＡ
ＲＴ１ 従って、ＳＴＡＲＴ＊信号の後縁だけが状態づけられて
いる、すなわちＳＴＡＲＴ＜１＞及びＳＴＡＲＴ＜０＞
信号がそれぞれ１及び０値を有するならば、ＰＲＩＳＴ
ＡＲＴ＊信号はＮＢＣＬＫ信号がハイである期間中に、
このステートでロウにアサートされる。ＳＴＡＲＴ＊信
号の前縁がロジック高値を有するＳＴＡＲＴ＜０＞信号
によって意義又は状態づけられているならば、ＰＲＩＳ
ＴＡＲＴ＊信号はＤＥＬＳＴＡＲＴ＊信号がアサートさ
れる時にロウにアサートされる。この方法で、信号遅延
素子２７４はＰＲＩＳＴＡＲＴ＊信号の前縁に適当な遅
延量を与える。ＡＣＴＩＶＥステートにおいて、ＥＮＳ
ＴＡＲＴ状態の等式は次の通りである。 ＥＮＳＴＡＲＴ＝ＭＳＴＡＲＴ・ＭＲＥＱ ＥＮＳＴＡＲＴ状態はバスマスタ３６が作動し、かつバ
スアクセスを求められた時にハイにアサートされる。Ａ
ＣＴＩＶＥステートにおいて、ＳＴＡＲＴ１信号の等式
は次の通りである。 ＳＴＡＲＴ１＝ＳＴＡＲＴ＜０＞ 従って、ＳＴＡＲＴ１信号の前縁が状態づけられている
ならば、ＳＴＡＲＴ１信号はハイにアサートされる。Ｓ
ＴＡＲＴ２信号はＡＣＴＩＶＥステートにおいて、ロジ
ック低値である。
【０１２４】ステートマシンは、ＳＴＡＲＴ＊信号がＮ
ＢＣＬＫ信号の立上り端でアサートされる時に、ＡＣＴ
ＩＶＥステートからＥ ＳＴＡＲＴステートに前進す
る。Ｅ ＳＴＡＲＴステートにおけるＰＲＩＳＴＡＲＴ＊
信号の等式は次の通りである。 ＰＲＩＳＴＡＲＴ＝ＳＴＡＲＴ＜１＞・ＳＴＡＲＴ＜０
＞＊・ＮＢＣＬＫ＋ＳＴＡＲＴ＜１＞・ＤＥＬＳＴＡＲ
Ｔ２＊ 即ち、ＰＲＩＳＴＡＲＴ＊信号は、前縁遅延特性だけが
イネーブルであれば、ＮＢＣＬＫ信号がアサートされる
までアサートされ続ける。また、ＰＲＩＳＴＡＲＴ＊信
号は、ＳＴＡＲＴ＊信号の後縁が遅延させられていて、
ＳＴＡＲＴ＜１＞信号がロジック低値を有するならば、
ＤＥＬＳＴＡＲＴ２信号がアサートされるまでアサート
され続ける。それ故、後縁遅延特性がイネーブルであれ
ば、ＰＲＩＳＴＡＲＴ＊信号の後縁が起こる前に信号遅
延素子２７６は適当な遅延量を形成する。Ｅ ＳＴＡＲ
Ｔステートにおいて、ＥＮＳＴＡＲＴ状態はこのステー
トでＰＲＩＳＴＡＲＴ＊信号をイネーブルにするロジッ
ク高値を有する。ＳＴＡＲＴ＊信号はこのステートにお
いてロジック低値を有する。ＳＴＡＲＴ２信号の等式は
次の通りである。 ＳＴＡＲＴ２＝ＳＴＡＲＴ＜１＞ もしＳＴＡＲＴ＊信号の後縁が条件付けられているなら
ば、ＳＴＡＲＴ２信号はＥ ＳＴＡＲＴステートにおい
てアサートされる。アサートされたＳＴＡＲＴ２信号に
よりＰＲＩＳＴＡＲＴ＊信号の後縁前に信号遅延素子２
７６は適当な遅延量を与える。
【０１２５】ステートマシンは、一方以下の状態が真で
あるときは、Ｅ ＳＴＡＲＴステートにある。 ＳＴＡＲＴ＋ＥＸＲＤＹ＊・ＣＶＲＴ＊ ステートマシンは、Ｅ ＳＴＡＲＴステートに留まり、
一方ＳＴＡＲＴ＊信号はアサートされ続けるか、又はス
レーブがアクセスされるならば、ウェイト（待機）ステ
ートが要求され、かつシステムボードＳはデータ変換し
ない。ステートマシンは、以下の状態 ＳＴＡＲＴ＊・ＣＶＲＴ＊・ＥＸＲＤＹ が真であるときＥ ＳＴＡＲＴステートからＡＣＴＩＶ
Ｅステートに戻る。ステートマシンは、ＳＴＡＲＴ＊信
号が否定され、アクセスされたスレーブが待機ステート
タイミングを要求せず、システムボードデータ変換が不
要である時に、ＡＣＴＩＶＥステートに戻る。
【０１２６】ステートマシンは以下の状態 ＳＴＡＲＴ＊・ＣＶＲＴ が真であるとき、Ｅ ＳＴＡＲＴからＣＯＮＶＥＲＴス
テートに前進する。ステートマシンはシステムボードＳ
がデータ信号変換をしなければならない時で、ＳＴＡＲ
Ｔ＊信号の否定の時にＣＯＮＶＥＲＴステートに前進す
る。ステートマシンはＣＯＮＶＥＲＴステートに留ま
り、一方システムボードＳが必要なデータ変換をしてい
る間、ＣＶＲＴ＊信号がアサートされ続ける。ＣＯＮＶ
ＥＲＴステートにおいては、ＰＲＩＳＴＡＲＴ＊信号が
ハイに否定され、ＳＴＡＲＴ１及びＳＴＡＲＴ２信号が
いずれもロジック低値であり、ＥＮＳＴＡＲＴ状態が真
でない。
【０１２７】ステートマシンは以下の状態 ＳＴＡＲＴ＊・ＣＶＲＴ＊・ＣＭＤ＊ が真であるとき、ＣＯＮＶＥＲＴステートからＡＣＴＩ
ＶＥステートに前進する。現在のバスサイクルが終了
し、かつシステムボードＳがそのデータ信号変換を終了
したとき、ステートマシンはそのＡＣＴＩＶＥステート
に戻る。ＡＣＴＩＶＥステートにおいて、ステートマシ
ンは上述のように操作され、ＳＴＡＲＴ＊制御レジスタ
２７０に記憶された値に応じてＰＲＩＳＴＡＲＴ＊信号
を出す。ステートマシンは、もしＭＳＴＲＡＣＴ＊信号
が否定されればそのＣＯＮＶＥＲＴステートからＩＤＥ
Ｌステートに前進し、バスマスタ３６はもはや活動しな
い。
【０１２８】図１９及び図２０を参照し、データ及び信
号条件付け回路２２０を示す。データ及び信号条件付け
回路２２０はＭＳＢＵＲＳＴ、ＭＡＳＴＥＲ１６及びＳ
ＴＡＲＴ＊信号を除く全ての条件付けバスマスタ出力信
号のアサートのタイミングを制御する。データ及び信号
条件付け回路２２０はバスマスタ３６がＥＩＳＡ又はＩ
ＳＡバスマスタであるかどうかに応じて、Ｗ−Ｒ及びＭ
−ＩＯ信号、書込みデータ有効ウィンドウ及びＢＥ＊＜
３：０＞信号又はＳＡ＜１：０＞及びＳＢＨＥ＊信号の
アサートを制御する。
【０１２９】ＢＥ＜＞ラッチ制御ブロック回路２２６は
ＢＥ＜＞ラッチ制御ＰＡＬ２９０で示されるＰＡＬから
なり、ＥＩＳＡバスをパイプライン化するためＢＥ＜
３：０＞＊信号及びＭＳＢＵＲＳＴ＊信号をラッチす
る。ＢＥ＜３＞＊信号、ＢＥ＜２＞＊信号、ＢＥ＜１＞
＊信号、ＢＥ＜０＞＊信号、ＥＸＲＤＹ信号、ＴＳＴＡ
ＲＴ＊信号及びＭＳＢＵＲＳＴ＊信号は，ＢＥ＜＞ラッ
チ制御ＰＡＬ２９０の入力に接続されている。ＰＡＬ２
９０はＬＢＥ＜３＞＊、ＬＢＥ＜２＞＊、ＬＢＥ＜１＞
＊、ＬＢＥ＜０＞＊及びＬＭＳＢＳＴ＊で示される出力
信号を出す。次の信号式において、表示を以下に示す。 ＢＥ＝［ＢＥ＜３＞、ＢＥ＜２＞、ＢＥ＜１＞、ＢＥ＜
０＞］ ＬＢＥ＝［ＬＢＥ＜３＞、ＬＢＥ＜２＞、ＬＢＥ＜１
＞、ＬＢＥ＜０＞］ ＬＥＸＲＤＹ状態は次のように定義されるＥＸＲＤＹ信
号のラッチバージョンである。 ＬＥＸＲＤＹ＝ＥＸＲＤＹ・ＢＣＬＫ＋ＬＥＸＲＤＹ・
ＢＣＬＫ＊
【０１３０】ＢＥ＜３：０＞＊信号は，どのデータチャ
ンネルがバスマスタサイクルの間にイネーブルとなるか
をＢＭＴＡＤ３４に知らせる。ＢＥ＜３：０＞＊信号が
パイプライン化されているので、ＬＢＥ＜３：０＞＊と
記されるＢＥ＜３：０＞＊信号のラッチバージョンは、
適当なチャンネルが全サイクル毎にイネーブルになるこ
とを保証するためにＢＭＴＡＤ３４により使用される。
標準サイクルでは、ＢＥ＜３：０＞＊信号がＳＴＡＲＴ
＊の間にラッチされ、全てのサイクルの間維持される。
ＢＵＲＳＴサイクルでは、待機ステート（待ち状態）が
追加されない限り、ＢＣＬＫ信号の周期ごとにラッチさ
れるように、ＢＥ＜３：０＞＊信号がサイクル内の転送
ごとに変化できる。このタスクを成就するため、ＸＢＥ
＜３：０＞＊で示されるＢＥ＜３：０＞＊信号のラッチ
バージョンが維持されている。次の表示がＸＢＥ＜３：
０＞＊信号に使用される。 ＸＢＥ＝［ＸＢＥ＜３＞、ＸＢＥ＜２＞、ＸＢＥ＜１
＞、ＸＢＥ＜０＞］ＸＢＥ信号の等式は次の通りであ
る。 ＸＢＥ：＝ＢＥ・（ＴＳＴＡＲＴ＋ＭＳＢＵＲＳＴ・Ｌ
ＥＸＲＤＹ）＋ＸＢＥ・（ＴＳＴＡＲＴ＋ＭＳＢＵＲＳ
Ｔ・ＬＥＸＲＤＹ） ＸＢＥ＜３：０＞＊信号はＳＴＡＲＴ＊信号がアサート
されるとき転送の開始にラッチされ、続いてＢＵＲＳＴ
サイクルに転送される。ＬＢＥ＜３：０＞＊信号の式は
次の通りである。 ＬＢＥ＝ＴＳＴＡＲＴ＊・ＸＢＥ＋ＴＳＴＡＲＴ・ＢＥ ＬＢＥ＜３：０＞＊信号はＳＴＡＲＴ＊信号がアサート
されるときＢＥ＜３：０＞＊信号に追従し、ＳＴＡＲＴ
＊信号が否定されるときＸＢＥ＜３：０＞＊に追従す
る。
【０１３１】バスマスタ活性制御ブロック回路２２８は
バスマスタ活性制御ＰＡＬ３００と記されるＰＡＬを備
える。ＰＡＬ３００は、ＢＭＴＡＤ３４に取付けたバス
マスタ３６がシステムバスの制御を有するとき、かつバ
スマスタ３６がＩＳＡ又はＥＩＳＡバスマスタであると
きを指示する。また、バスマスタがバスの制御を有する
ときデータフローの方向を決める。
【０１３２】ＰＡＬ３００は入力信号即ちＳＴＡＲＴ
＊、Ｗ−Ｒ、ＩＯＲＣ＊、ＩＯＷＣ＊、ＭＲＤＣ＊、Ｍ
ＷＣＴ＊、ＭＲＱ＊、ＭＡＫ＊、ＤＲＱ＜５：６＞及び
ＤＡＫ＊＜５：６＞を受信する。ＢＣＬＫ信号はＰＡＬ
３００のクロック入力に接続される。好ましい実施態様
によれば、ＤＭＡチャンネル５と６はＩＳＡバスマスタ
３６により使用されるのが好ましいが、他のチャンネル
の使用も考慮される。ＰＡＬ３００はＩＳＡＲＷＤＣ
＊、ＩＳＡＭＳＴＲ＊、ＤＡＴＡＤＩＲ、ＢＭＲＥＱ、
ＢＤＲＱ５、ＢＤＲＱ６と参照される出力信号と同様に
ＭＳＴＲＡＣＴ＊信号を出す。ＰＡＬ３００はＤＡＴＡ
ＤＩＲ信号を出す目的でＬＷ−Ｒと記される状態を出
す。ＬＷ−Ｒは次の様にデコードされる。 ＬＷ−Ｒ＝Ｗ−Ｒ・ＳＴＡＲＴ＋ＬＷ−Ｒ・ＳＴＡＲＴ
＊ ＬＷ−Ｒ状態は全サイクル中にＷ−Ｒ信号の極性をラッ
チするＷ−Ｒ信号のラッチバージョンである。
【０１３３】ＤＡＴＡＤＩＲ信号はバスマスタ３６とシ
ステムボードＳの間のデータフローウの方向を指示す
る。ＤＡＴＡＤＩＲ信号の式は次の通りである。 ＤＡＴＡＤＩＲ＊＝ＭＳＴＲＡＣＴ・（ＩＳＡＭＳＴＲ
＊・ＬＷ−Ｒ＋ＩＳＡＭＳＴＲ・（ＩＯＷＣ＋ＭＷＴ
Ｃ）） ＤＡＴＡＤＩＲ信号のデフォルト（初期）値はシステム
ボードＳからバスマスタ３６へのデータフローを形成す
るロジック高値である。ＤＡＴＡＤＩＲ信号はバスマス
タ読出しサイクルの間ロジック高値である。ＤＡＴＡＤ
ＩＲ信号は、バスマスタ３６からシステムボードＳにデ
ータを書込めるバスマスタ書込動作中にロジック低値と
なる。ＩＳＡバスマスタサイクルでは、ＩＯＲＣ＊又は
ＭＷＴＣ＊信号のいずれかがアサートされるまでＤＡＴ
ＡＤＩＲ信号がロジック低値である。これにより、ＩＯ
ＷＣ＊又はＭＷＴＣ＊信号のアサート前に書込みデータ
が有効となる。
【０１３４】ＩＳＲＡＷＤＣ＊信号はＩＳＡバスマスタ
３６のステートを決めるために使用され、この信号の式
が次の通りである。 ＩＳＲＡＷＤＣ＝ＩＯＷＣ＋ＩＯＲＣ＋ＭＷＴＣ＋ＭＲ
ＤＣ ＩＳＲＡＷＤＣ＊信号は上述の信号のいずれかかがロウ
にアサートされる時にロウにアサートされる。ＢＤＲＱ
５、ＢＤＲＱ６、ＢＭＲＥＱ信号はＤＲＱ５、ＤＲＱ
６、ＭＲＥＱ信号に対応するバファードバージョンであ
る。
【０１３５】ＰＡＬ３００はどのタイプの要求、マスタ
要求（ＭＲＥＱ）又はＤＭＡ要求がなされるのに応じ
て、ＥＩＳＡ又はＩＳＡバスマスタ３６がバスの制御を
有するか否かを決定する。ＩＳＡＭＳＴＲ＊信号は，ロ
ウにアサートされたときには、バスマスタ３６がＩＳＡ
バスマスタで、バスの制御を有することを指示する。Ｉ
ＳＡＭＳＴＲ＊信号は、バスマスタ３６がＥＩＳＡバス
マスタで、バスの制御を有する時に、ハイに否定され
る。ＭＳＴＲＡＣＴ＊信号は，ロウにアサートされたと
きに、バスマスタ３６がシステムバスの制御を有するこ
とを指示する。バスマスタ３６は、バスを要求し、シス
テムボードＳがバス要求を許可した時に、バスの制御を
非同期で行う。バスマスタは、システムボードＳが許可
を解除し、要求が否定されるまで、バスをその状態に留
める。ＭＳＴＲＡＣＴ＊信号は、ＭＲＥＱｘ＊（又はＤ
ＲＱｘ）及びＭＡＫｘ＊（又はＳＡＫｘ＊）信号が両者
共アサートされる時に非同期で発生し、ＭＡＫｘ＊（又
はＳＡＫｘ＊）信号及びこれらの対応要求が否定される
までロウに留まる。
【０１３６】図２１、２２、２３を参照すると、バスマ
スタ活性制御（コントロール）ＰＡＬはＭＳＴＲＡＣＴ
＊及びＩＳＡＭＳＴＲ＊信号の発生を制御するステート
マシンを発生する。ステートマシンは、システムボード
Ｓがバスの制御においてバスマスタ３６を先取でき、あ
る状況において他のデバイスとのバスアクセスを許可で
きる特性を含むので、これらの信号の発生を制御するた
めに要求される。ＤＭＡサイクルでは、他のデバイスが
バスを要求し、かつ４マイクロ秒経過した後にバスマス
タ３６を先取するために、システムボードＳが各ＤＡＫ
ｘ＊信号を否定する。ＥＩＳＡマスタサイクルの間に
は、他のデバイスがバスを要求したことを活性状態のバ
スマスタ３６に指示するために、システムボードＳがＭ
ＡＫｘ＊信号を否定する。この場合、バスマスタ３６
は、先取の発生時から８マイクロ秒以内にバスの制御を
解除するために、そのＭＲＥＱｘ＊要求を否定しなけれ
ばならない。従って、ステートマシンは、バスマスタ３
６がスロット特定ＥＩＳＡ要求或はＤＭＡ要求を介して
バスに対するアクセスを得る場合とシステムボードＳが
ＤＭＡプロセスを先取する場合の理由と区別する。ステ
ートマシンはＢＣＬＫ信号の立上り端に同期して、ＭＲ
ＥＱｘ＊及びＭＡＫｘ＊信号を用いたスロット特定バス
マスタ要求が初期化され、或はＤＲＱ＜５＞及びＤＡＫ
ｘ＊＜５＞又はびＤＲＱ＜６＞及びＤＡＫｘ＊＜６＞信
号を用いてＤＭＡチャンネル５又は６が要求される場合
の３つの経路を含む。
【０１３７】ステートマシンはそのＩＤＬＥステートに
始まり、ＢＣＬＫ信号でステートが変化する。ＩＤＬＥ
ステートにおけるＩＳＡＭＳＴＲ＊及びＭＳＴＲＡＣＴ
＊信号の式は次の通りである。 ＩＳＡＭＳＴＲ＝ＤＡＫ５・ＤＲＱ５＋ＤＡＫ６・ＤＲ
Ｑ６ ＭＳＴＲＡＣＴ＝ＭＡＫ・ＭＲＥＱ＋ＤＡＫ５・ＤＲＱ
５＋ＤＡＫ６・ＤＲＱ６ＩＳＡＭＳＴＲ＊信号は、バス
マスタ３６がＤＭＡチャンネルを要求し、ＤＭＡ確認
（アクノリッジ）をシステムボードＳから受信した時に
ＩＤＬＥステートにおいてロウにアサートされる。ＭＳ
ＴＲＡＣＴ＊信号は、バスマスタ３６がＤＭＡチャンネ
ル５又は６或いはそのスロット特定バス要求を介して、
バスへのアクセスを得た時にＩＤＬＥステートにおいて
ロウにアサートされる。ＩＳＡＭＳＴＲ＊及びＭＳＴＲ
ＡＣＴ＊信号は、適当な状況が起こった時にこれらの信
号が直ちにアサートされることを確保するため、ＩＤＬ
Ｅにおいてアサートされる。もし、これらの信号がつぎ
のステートまでアサートされないならば、それらは適当
なタイミングウィンドウを持たないということになるだ
ろう。ステートマシンはＭＳＴＲＡＣＴ＊信号の状態の
ひとつが真になるまでＩＤＬＥステートに留まる。
【０１３８】図２１を参照し、ステートマシンは、以下
の状態 ＭＲＥＱ・ＭＡＫ が真である時に、そのＩＤＬＥステートからＥＩＳＡ
ＭＳＴＲと記されるステートに前進する。ステートマシ
ンは、バスマスタ３６がスロット特定バス要求を行い、
システムボードＳから確認を受信した時に、ＥＩＳＡ
ＭＳＴＲステートになる。このステートにおいて、ＭＳ
ＴＲＡＣＴ＊信号はアサートされ、ＩＳＡＭＳＴＲ＊信
号は否定されて、バスマスタ３６がＥＩＳＡバスマスタ
であることを示す。ステートマシンは以下の状態 ＭＲＥＱ・ＭＡＫ が真である間このステートに留まる。
【０１３９】ステートマシンは、バスマスタ３６が以下
の状態 ＭＲＥＱ＊・ＭＡＫ により意義付けられる要求を解除した時に、ＭＲＱ Ｎ
ＯＲＭと記されるステートに前進する。ステートマシン
はＭＡＫｘ＊信号がアサートされ続ける間、ＭＲＱ Ｎ
ＯＲＭステートに留まる。
【０１４０】ステートマシンは、もしシステムボードＳ
がＭＲＥＱ＊信号をデアサート（deassert）するバスマ
スタに応答してＭＡＫｘ＊信号をデアサートするなら
ば、ＭＲＱ ＮＯＲＭステートからＭＲＱ ＥＮＤと記
される、以下の状態、 ＭＲＥＱ＊・ＭＡＫ＊ で同定されるステートに前進する。ステートマシンは次
のＢＣＬＫ信号サイクルの時にＭＲＱ ＥＮＤステート
からＩＤＬＥステートへ前進する。
【０１４１】もしバスマスタ３６がそのＭＲＥＱ＊要求
をデアサートし、ステートマシンがＭＲＱ ＮＯＲＭス
テートに進む前に、システムボードＳがＭＡＫｘ＊信号
のデアサートにより応答したならば、ステートマシンは
ＥＩＳＡ ＭＳＴＲステートから直接ＭＲＱ ＥＮＤス
テートに前進し、以下の状態 ＭＲＥＱ＊・ＭＡＫ＊ で同定される。他のデバイスがバスを要求したことをバ
スマスタ３６に指示するために、システムボードＳがＭ
ＡＫｘ＊信号を否定する時に、ステートマシンは、ＥＩ
ＳＡ ＭＳＴＲステートからＭＲＱ ＰＲＥと記される
ステートに前進し、以下の状態 ＭＲＥＱ・ＭＡＫ＊ で同定される。
【０１４２】ステートマシンは、ＭＲＥＱ＊信号がアサ
ートされている間、ＭＲＱ ＰＲＥに留まる。バスマス
タ３６が先取を確認し、そのバス要求をデアサートした
時には、ステートマシンがＭＲＱ ＰＲＥステートから
ＭＲＱ ＰＲＥに先進し、以下の状態 ＭＲＥＱ＊・ＭＡＫ＊ で同定される。ＥＩＳＡ ＭＳＴＲ、ＭＲＱ ＮＯＲ
Ｍ、ＭＲＱ ＰＲＥ、ＭＲＱ ＥＮＤステートにおいて
は、ＭＳＴＲＡＣＴ信号＊がアサートされ、ＩＳＡＭＳ
ＴＲ＊信号が否定される。
【０１４３】図２２を参照すると、ステートマシンは以
下の状態 ＤＲＱ５・ＤＡＫ５ が真である時にそのＩＤＬＥステートからＤＲＱ５ Ｍ
ＳＴＲと記されるステートに前進する。ステートマシン
は、バスマスタ３６がＤＭＡチャンネル５でのＤＭＡサ
ービスを要求し、システムボードＳからＤＭＡ確認を受
信した時に、ＤＲＱ５ ＭＳＴＲステートに入る。この
ステートにおいて、ＭＳＴＲＡＣＴ＊信号及びＩＳＡＭ
ＳＴＲ＊信号がアサートされて、バスマスタ３６が活性
かつＩＳＡバスマスタとなることを同定する。以下の状
態 ＤＲＱ５・ＤＡＫ５ が真である間は、ステートマシンがこのステートに留ま
る。
【０１４４】バスマスタ３６がその要求を解除する時に
は、ステートマシンがＤＲＱ５ ＭＳＴＲステートから
ＤＲＱ５ ＮＯＲＭと記されるステートに前進し、以下
の状態 ＤＲＱ５＊・ＤＡＫ５ で同定される。ＤＡＫ５＊信号がアサートされ続ける
か、又はバスマスタがＤＭＡアクセスを要求するためＤ
ＲＱ５を再度アサートするならば、ステートマシンはＤ
ＲＱ５ ＮＯＲＭに留まり、以下の状態 ＤＲＱ５＋ＤＡＫ５ で同定される。
【０１４５】ステートマシンは、もしシステムボードＳ
がＤＲＱ５信号をデアサートするバスマスタに応答して
ＤＡＫ５＊信号をデアサートするならば、ＤＲＱ５ Ｎ
ＯＲＭステートからＩＤＬＥステートへ戻り、以下の状
態 ＤＡＫ５＊ で同定される。
【０１４６】システムボードＳがＤＭＡプロセスを先取
したことをバスマスタ３６に指示するＤＡＫ５＊信号を
システムボードＳが否定するならば、ステートマシンは
ＤＲＱ５ ＭＳＴＲステートからＤＲＱ５ ＰＲＥと記
されるステートに前進する。この前進は以下の状態 ＤＲＱ５・ＤＡＫ５＊ で同定される。ＤＲＱ５信号がアサートされ続ける間、
又はシステムボードＳが続いてＤＡＫ５＊信号を再度ア
サートするならば、ステートマシンはＤＲＱ５ ＰＲＥス
テートに留まり、以下の状態 ＤＲＱ５＋ＤＡＫ５ で同定される。バスマスタ３６が先取に応答してＤＭＡ
要求をデアサートする時に、ステートマシンはＤＲＱ５
ＰＲＥステートからＤＲＱ５ ＥＮＤと記されるステ
ートに前進し、以下の状態 ＤＲＱ５＊・ＤＡＫ５＊ で同定される。ステートマシンは次のＢＣＬＫ信号サイ
クルのそのＩＤＬＥステートに戻る。ＤＲＱ５ ＭＳＴ
Ｒ、ＤＲＱ５ ＮＯＲＭ、ＤＲＱ５ ＰＲＥ及びＤＲＱ
５ ＥＮＤステートにおいては、ＭＳＴＲＡＣＴ＊及び
ＩＳＡＭＳＴＲ＊信号がアサートされる。
【０１４７】図２３を参照すると、バスマスタ３６がシ
ステムボードＳのＤＭＡ副システムのチャンネル６を要
求する時に、ステートマシンはその第三の通路を介して
進む。第三の通路を介したステートマシンの前進即ち遷
移は、ＤＲＱ６及びＤＡＫ６＊を参照する以外は、バス
マスタ３６がＤＭＡチャンネル５を用いる時の図２２で
上述された第二の通路と同一であり、かくしてその付属
品の詳細は簡略化のために省略された。
【０１４８】ＢＥ／ＳＡ制御ロジック２２２は、ＥＩＳ
Ａ又はＩＳＡバスマスタにより生じたＢＥ＜３：０＞＊
信号又はＳＡ＜１：０＞及びＳＢＨＥ＊信号のセットア
ップ及びホールドタイミングを制御して、システムボー
ドＳのＥＩＳＡ／ＩＳＡバス変換ロジックの操作を検証
している。これらの信号のセットアップ及びホールドタ
イミングの両者が重要であるので、インライン遅延回路
（図１５）を用いたバスマスタ３６からこれらの信号の
単純遅延は検査目的に十分でない。もし、バスマスタ３
６がＥＩＳＡバスマスタであり、ＩＳＡスレーブと通信
していれば、システムボードＳはバスマスタ３６からの
ＢＥ＜３：０＞＊をＩＳＡスレーブのためＳＡ＜１：０
＞及びＳＢＨＥ＊信号に変換しなければならない。バス
マスタ３６がＩＳＡバスマスタであり、ＥＩＳＡスレー
ブと交信していれば、システムボードＳはＩＳＡバスマ
スタ３６からのＳＡ＜１：０＞及びＳＢＨＥ＊をＥＩＳ
ＡスレーブのためＢＥ＜３：０＞＊信号に変換しなけれ
ばならない。
【０１４９】図１９及び図２０を再び参照すると、ＢＥ
／ＳＡ制御ロジック２２２は、ＢＥ／ＳＡ遅延イネーブ
ル制御ＰＡＬ３１０で示されるＰＡＬ及び２つの遅延素
子３１２と３１４にある。ＰＡＬ３１０はバスマスタサ
イクルに追従し、ユーザがこれらの信号のセットアップ
及びホールドタイムを選択的に遅延させることができ、
これによりシステムボードＳによる信号変換をテストで
きる。データ変換サイクルの間、ＥＩＳＡバスマスタは
システムボードＳがアサートできるようにするためＢＥ
＜３：０＞＊信号をハイインピーダンス（フロート、デ
ィスエーブル）にさせる。従って、ＢＥ／ＳＡ遅延イネ
ーブル制御ＰＡＬ３１０は、バスマスタ３６がＥＩＳＡ
バスマスタである時に、データ変換（翻訳）サイクルの
間ＢＥ＜３：０＞＊信号のハイインピーダンスをテスト
できる。
【０１５０】ＢＭＴＡＤ３４の制御レジスタブロック回
路２１４はバスマスタ３６により生じた各マスタ信号、
即ちＢＥ＊＜３：０＞又はＳＡ＜１：０＞及びＳＢＨＥ
＊に加えられ得る遅延量を制御する１６ビットユーザプ
ログラマブルレジスタを含む。この種の制御レジスタ
は、当業者に周知であるので、その詳細が簡略化のため
省略する。このレジスタはＢＥＳＡＳ＜１５：０＞で示
される信号を出す。ＢＥＳＡＳ＜１５：１０＞及びＢＥ
ＳＡＳ＜９：４＞信号は、発生したマスタ信号の立上り
端及び立下り端に各々加えられた遅延量を制御する。Ｂ
ＥＳＡＳ＜１：０＞信号は、各マスタ信号のいずれの端
を遅延させるかを制御する。ＢＥＳＡＳ＜１：０＞信号
が０を有する時には、対応のマスタ信号の条件付けがデ
ィスエーブルされる。ＢＥＳＡＳ＜１：０＞信号が１を
有する時には、遅延量が対応のマスタ信号の立下り端で
なく、立上り端に加えられる。ＢＥＳＡＳ＜１：０＞信
号が２を有する時には、遅延量が対応のマスタ信号の立
上り端でなく、立下り端に加えられる。ＢＥＳＡＳ＜
１：０＞信号が３を有する時には、対応のマスタ信号の
立上り端及び立下り端の両者を遅延させる。制御レジス
タのビット２及び３は本発明に使用されない。従って、
ＢＥ／ＳＡ制御レジスタの操作は次の通り要約される。 ＢＥ／ＳＡ制御レジスタビット ニューモニック 機 能 ０−１ 制 御 ００−ＢＥ／ＳＡを正常イネーブル ０１−ＢＥ／ＳＡの前縁遅延イネーブル １０−ＢＥ／ＳＡの後縁遅延イネーブル １１−ＢＥ／ＳＡの両縁遅延イネーブル ２−３ スペア ４−９ 立上り端遅延値 Ａ−Ｆ 立下り端遅延値
【０１５１】ＰＡＬ３１０は、入力としてＩＳＡＲＷＤ
Ｃ＊、ＲＥＳＥＴ、ＴＳＴＡＲＴ＊、ＭＳＴＲＡＣＴ
＊、ＩＳＡＭＳＴＲ＊、ＭＳＢＵＲＳＴ＊、ＢＥＳＡＳ
＜１＞、ＢＥＳＡＳ＜０＞信号を受信する。ＰＡＬ３１
０はＤＥＬＢＥＳＡ１、ＤＥＬＢＥＳＡ２、ＣＶＲＴ＊
で示される信号を受信する。ＢＣＬＫ信号は、ＮＢＣＬ
Ｋ信号である出力のインバータ２９８の入力に接続され
る。ＮＢＣＬＫ信号はＰＡＬ３１０のクロック入力に接
続される。ＰＡＬ３１０はＥＳＡＥＮ＊、ＥＢＥＮ＊、
ＢＥＳＡ０、ＢＥＳＡ１で示される信号を出す。ＰＡＬ
３１０はＳＴＡＴＥ＜２：０＞で示される３つのステー
ト信号を出す。ＢＥＳＡ０信号はＤＥＬＢＥＳＡ０信号
を出力する遅延素子３１２の入力に接続される。ＢＥＳ
ＡＳ＜１５：０＞信号は遅延素子３１２の遅延選択入力
に接続される。ＢＥＳＡ１はＤＥＬＢＥＳＡ１信号を出
力する遅延素子３１４の入力に接続される。ＢＥＳＡＳ
＜９：４＞信号は遅延素子３１４の遅延選択入力に接続
される。
【０１５２】同じ遅延素子がＳＡ＜１：０＞信号のイネ
ーブルを遅延するため使用され、ＳＢＨＥ＊信号はＢＥ
＊＜３：０＞信号を遅延させるため使用される。ＢＭＴ
ＡＤ３４はどのタイプのバスマスタ３６がバスの制御を
有するかどうかを決め、適当な信号を制御し、他の信号
をトライステートする。従って、遅延素子３１２と３１
４及び制御レジスタの１セツトだけが必要である。
【０１５３】ＥＢＥＮ＊信号はバッファ３１６のＥＭＳ
Ｂ＊イネーブル入力に接続される。ＢＥ＊＜３：０＞信
号はバッファ３１６の入力に接続される。バッファ３１
６の対応出力はシステムボードＳに与えられたバイトイ
ネーブルシステムボードＳであるＰＲＩＢＥ＊＜３：０
＞で示される信号を出す。ＥＭＳＢ入力がロジック低値
を受信する時に、バッファ３１６に入力された信号は対
応出力にイネーブルされる。従って、ＥＢＥＮ＊入力が
ロジック低値を受信する時、ＢＥ＊＜３：０＞信号はバ
ッファ３１６を介してＰＲＩＢＥ＜３：０＞信号として
システムボードＳにイネーブルされる。
【０１５４】ＥＳＡＥＮ＊信号はトランシーバ３１８の
直接入力に接続される。ＳＡ＜１：０＞信号及びＳＢＨ
Ｅ＊信号はそれぞれトランシーバ３１８の入力に接続さ
れる。トランシーバ３１８の入力はＰＲＩＳＡ＜３：０
＞及びＰＲＩＢＥとして示される信号を受信し、そして
これらはそれぞれシステムボードＳに接続される。トラ
ンシーバ３１８の変換されたイネーブル入力はロジック
低値に結びつけられる。従って、ＥＳＡＥＮ＊信号がロ
ウにアサートされる時に、ＳＡ＜１：０＞及びＳＢＨＥ
＊信号はトランシーバ３１８を介してＰＲＩＳＡ＜１：
０＞及びＰＲＩＳＢＨＥ＊信号としてシステムボードＳ
にイネーブルされる。
【０１５５】次に図２４および２５には、それぞれＩＳ
ＡおよびＥＩＳＡバスマスタに関してＢＥ／ＳＡコント
ロールＰＡＬ３１０の操作を説明するステート図を示
す。ステートマシンはＮＢＣＬＫ信号の立上り端に同期
する。またこのステートマシンは、バスマスタ３６がＩ
ＳＡバスマスタであるか、あるいはＥＩＳＡバスマスタ
であるかに依存する２本の１次パスを含んでいる。また
下述するステート式および転送条件において、ＢＥＳＡ
＜１：０＞信号はＣＴＬとして記される値で表わされ
る。
【０１５６】次に図２４で、もしバスマスタ３６がＩＳ
Ａバスマスタであるなら、ステートマシンはＳＡ＜１：
０＞およびＳＢＨＥ＊信号のイネーブリングを制御す
る。またこのステートマシンは、ＩＤＬＥとして記され
るステートにおいて始まる。もしＭＳＴＲＡＣＴ＊およ
びＩＳＡＭＳＴＲ＊信号がアサートされＩＳＡバスマス
タ３６が活性であるということを示すなら、上記ステー
トマシンはＩＳＡ ＷＡＩＴステートに入る。なおこの
ステートでは、ＥＳＡＥＮ＊信号はハイに否定されまた
ＢＥＳＡ０およびＢＥＳＡＩ信号はロウに否定される。
また次のＢＣＬＫ信号サイクルに関して上記ステートマ
シンはＩＳＡ ＭＳＴＲＡステートに進む。そしてＩＳ
Ａ ＭＳＴＲＡステートでは、ＢＥＳＡ０信号のための
等式は、 ＢＥＳＡ０＝（ＣＬＴ＝＝１）＋（ＣＬＴ＝＝３） となる。
【０１５７】上記ＢＥＳＡ０信号は、もし前縁遅延特性
がイネーブルされているなら、遅延要素３１２をトリガ
ーするようにＩＳＡ ＭＳＴＲＡ内でアサートされる。
また上記ＢＥＳＡＩ信号は、このステートでロウに否定
される。
【０１５８】ＥＳＡＥＮ＊信号のための等式は、 ＥＳＡＥＮ＝（ＣＴＬ＝＝０）＋（ＣＴＬ＝＝２）＋
（（ＣＴＬ＝＝１）＋（ＣＴＬ＝＝３））・ＤＥＬＢＥ
ＳＡ０ である。もし上記前縁遅延特性がイネーブルされていな
い、つまり、ＢＥＳＡＳ＜１：０＞信号が０又は２の値
を持つなら、ＥＳＡＥＮ＊信号はロウにアサートされ、
ＰＲＩＳＡ＜１：０＞およびＰＲＩＳＢＨＥ＊信号をシ
ステムボードＳにイネーブルする。またもし上記前縁遅
延特性がイネーブルされて、１又は３の値を持つＢＥＳ
ＡＳ＜１：０＞信号によって表わされるなら、ＥＳＡＥ
Ｎ＊信号は、ＤＥＬＢＥＳＡ０信号がアサートされると
きにアサートされる。なおそれは、ＢＥＳＡＯ信号が遅
延要素３１２を経て伝播しているときに生じる。この方
法では、遅延要素３１２はイネーブリングを遅延させ、
これによってＳＡ＜１：０＞およびＳＢＨＥ＊信号の前
縁を遅延させる。
【０１５９】上記ステートマシンは、もし、 ＩＳＡＲＷＤＣ・ＤＥＬＢＳＡ０・ＭＳＴＲＡＣＴ・
（（ＣＴＬ＝＝１）＋（ＣＴＬ＝＝３））＋ＩＳＡＲＷ
ＤＣ・ＭＳＴＲＡＣＴ・（（ＣＴＬ＝＝０）＋（ＣＴＬ
＝＝２）） という条件が真であるなら、ＩＳＡ ＭＳＴＲＡステー
トからＩＳＡ ＭＳＴＲＢとして記されるステートに進
む。
【０１６０】また上記ステートマシンは、もしバスマス
タ３６がＩＳＡコマンド信号の１つをアサートするな
ら、ＩＳＡ ＭＳＴＲＢステートに進む。
【０１６１】もし前縁遅延特性がイネーブルされると、
上記ステートマシンはＩＳＡ ＭＳＴＲＢステートに進
む前にアサートされるＤＥＬＢＥＳＡ０信号を待つ。ま
た上記ステートマシンは、上記ＩＳＡＲＷＤＣ＊信号が
アサートされる間、ＩＳＡ ＭＳＴＲＢステートに残る。
【０１６２】ＩＳＡ ＭＳＴＲＢステートにおけるＢＥ
ＳＡ１信号の等式は、 ＢＥＳＡ１＝ＮＢＣＬＫ・（（ＣＴＬ＝＝２）＋（ＣＴ
Ｌ＝＝３）） である。
【０１６３】上記ＢＥＳＡ１信号は、後縁遅延特性がイ
ネーブルされるときに遅延要素３１４をトリガーするよ
うにこのステートでアサートされる。また上記ＢＥＳＡ
１信号は、ＢＣＬＫ信号がロウであるときにアサートさ
れる。なおそれは、遅延値にＩＳＡコマンド信号の実際
の期間から独立であることを許容する。またＢＥＳＡ０
信号は、このステートでロウに否定される。
【０１６４】ＩＳＡ ＭＳＴＲＢステートにおけるＥＳ
ＡＥＮ＊信号についての等式は、 ＥＳＡＥＮ＝（ＣＴＬ＝＝０）＋（ＣＴＬ＝＝１）＋
（（ＣＴＬ＝＝２）＋（ＣＴＬ＝＝３））・ＤＥＬＢＥ
ＳＡ１＊・ＩＳＡＲＷＤＣである。
【０１６５】したがってもし後縁遅延特性がイネーブル
され、ＢＥＳＡＳ＜１：０＞信号が２又は３の値を持つ
なら、ＤＥＬＢＥＳＡ１信号がアサートされるか、ある
いはＩＳＡＲＷＤＣ＊信号が否定されるまで、ＥＳＡＥ
Ｎ＊信号はアサートされたまゝである。
【０１６６】この例では遅延要素３１４は、信号の保持
時間を確立するために適当量の遅延をつくり出そうとす
る。もし後縁遅延特性がディスエーブルにされるなら、
ＩＳＡコマンド信号ＩＳＡＲＷＤＣ＊が否定される（Ｎ
ＢＣＬＫと同期的）まで、ＥＳＡＥＮ＊信号はアサート
されたまゝである。なおそれは、ステートマシンにＩＳ
Ａ ＭＳＴＲＡステートに戻ることを惹き起させる。
【０１６７】上記ステートマシンは、ＩＳＡＲＷＤＣ＊
信号が否定されるとＩＳＡ ＭＳＴＲＡステートに戻
り、上述したサイクルが繰返される。また上記ステート
マシンは、バスマスタ３６がＩＳＡコマンド信号をアサ
ートして、ステートマシンにＩＳＡ ＭＳＴＲＢステー
トに戻ることを惹き起させるか、あるいは上記バスマス
タ３６が最早活性でなくなり、上記ステートマシンにＩ
ＤＬＥステートに戻ることを惹き起させるまで、ＩＳＡ
ＭＳＴＲＡステートのまゝである。
【０１６８】したがって１サイクルの最初の転送につい
ては、上記ステートマシンはＩＤＬＥステートに始ま
る。そして信号遅延は、ＭＳＴＲＡＣＴ＊信号のアサー
トからイネーブルされる。以下に続くサイクルについて
は、上記ステートマシンはＩＳＡ ＭＳＴＲＡステート
から始まり、上記遅延はアサートされたＩＳＡコマンド
信号でイネーブルされる。なお遅延のこのイネーブリン
グは、上記遅延が非同期的であっても、ＮＢＣＬＫ信号
の立上り端と同期的である。これは遅延値のために５ｎ
ｓの分解能を与える。
【０１６９】次に図２５において、もしバスマスタ３６
がＥＩＳＡバスマスタであれば、上記ステートマシンは
異ったパスに従うことになり、ＢＥ＊＜３：０＞信号の
イネーブリングを制御することになる。また上記ステー
トマシンはＩＤＬＥステートに始まり、そしてＥＩＳＡ
バスマスタ３６が活性であるときにはＭＳＴＲＣＴ・Ｉ
ＳＡＭＳＴＲ＊という条件で表わされるＥＩＳＡ ＭＳ
ＴＲとして記されるステートに進む。
【０１７０】このステートにおけるＢＥＳＡ０のための
等式は、 ＢＥＳＡ０＝（（ＣＴＬ＝＝１）＋（ＣＴＬ＝＝３））
・（ＭＳＢＵＲＳＴ＊＋ＭＳＢＵＲＳＴ・ＮＢＣＬＫ） である。
【０１７１】もし前縁遅延特性がＢＣＬＫ信号がロウで
あるときに非バーストサイクル上か、又はバーストサイ
クル上のいずれかにイネーブルされるなら、上記ＢＥＳ
Ａ０信号はアサートされる。上記ＢＥＳＡＩ信号はこの
ステートではロジック低値である。
【０１７２】このステートにおけるＥＢＥＮ＊信号のた
めの等式は、 ＥＢＥＮ＝（（ＣＴＬ＝＝０）＋（ＣＴＬ＝＝２）・
（ＮＢＣＬＫ＊＋ＭＳＢＵＲＳＴ）＋（ＣＴＬ＝＝１）
・（ＤＥＬＥＢＥＳＡ０＋ＭＳＢＵＲＳＴ・ＮＢＣＬＫ
＊）＋（ＣＴＬ＝＝３）・ＤＥＬＢＥＳＡ０ である。
【０１７３】したがってもし前縁遅延特性がディスエー
ブルされ、ＢＥＳＡＳ＜１：０＞信号が０又は２の値を
持つなら、上記ＥＢＥＮ＊信号は、ＢＣＬＫ信号がロウ
ときに各サイクルで１／２ＢＣＬＫの期間中を除き、ア
サートされる。もしこれらの信号の前縁のための信号遅
延特性がイネーブルされ、ＢＥＳＡＳ＜１：０＞信号が
１の値を持つなら、ＤＥＬＢＥＳＡ０信号がハイであ
る、つまりＢＥＳＡ０信号が遅延要素を通って伝搬して
いるときに上記ＥＢＥＮ＊信号はアサートされる。もし
後縁ではなくて前縁のみの遅延特性がイネーブルされる
と、ＢＣＬＫ信号がハイのときに、ＥＢＥＮ＊信号もま
たバーストサイクルでイネーブルされる。上記アサート
されるＥＢＥＮ＊信号は、バッファ３１６を経てシステ
ムボードＳにＢＥ＊＜３：０＞信号をイネーブルする。
【０１７４】上記ステートマシンは、ＳＴＡＲＴ＊信号
がアサートされてＳＴＡＲＴ・ＭＳＴＲＡＣＴという条
件が真であると、ＥＩＳＡ ＭＳＴＲステートからＥＩ
ＳＡ ＳＴＡＲＴとして記されるステートへと進む。
【０１７５】このステートでＢＥＳＡ０信号はロジック
低値である。もし後縁遅延特性がイネーブルされて、 ＢＥＳＡ１＝（（ＣＴＬ＝＝２）＋（ＣＴＬ＝＝３）） という等式が成立すると、上記ＢＥＳＡ１信号はアサー
トされる。
【０１７６】このステートにおけるＥＢＥＮ＊信号のた
めの等式は、 ＥＢＥＮ＝（ＣＴＬ＝＝０）＋（ＣＴＬ＝＝１）＋
（（ＣＴＬ＝＝２）＋（Ｃ ＴＬ＝＝３））・ＤＥＬＢ
ＥＳＡ１＊ である。
【０１７７】上記ＥＢＥＮ＊信号は、もし後縁遅延特性
がディスエーブルにされると、このステートでアサート
されたまゝである。
【０１７８】またもし後縁遅延特性がイネーブルされる
なら、ＤＥＬＢＥＳＡ１信号がアサートされるまで、上
記ＥＢＥＮ＊信号はアサートされたまゝである。なおこ
の方法では、遅延要素３１４はＢＥ＊＜３：０＞信号の
保持時間を制御する。
【０１７９】上記ステートマシンは、ＳＴＡＲＴ＊信号
が否定されるまで、ＥＩＳＡ ＳＴＡＲＴステートにあ
る。そして上記ＳＴＡＲＴ＊信号が否定されるや否や、
上記ステートマシンは３本の可能なパスの１つをとるこ
とができる。もしＣＶＲＴ＊信号が否定されて、システ
ムボードデータ変換が要求されないで、かつ、ＥＸＲＤ
Ｙ信号がアサートされて、アクセスされたスレーブが待
ち状態タイミングを要求していないならば、上記ステー
トマシンは、 ＳＴＡＲＴ＊・ＣＶＲＴ・ＥＸＲＤＹ という条件で表わされるＥＩＳＡ ＭＳＴＲステートに
戻る。
【０１８０】もしＣＶＲＴ＊信号がアサートされて、シ
ステムボードデータ変換が必要であるなら、上記ステー
トマシンはＳＴＡＲＴ＊・ＣＶＲＴという条件で表わさ
れるＥＩＳＡ ＣＯＮＶＥＲＴステートに入る。
【０１８１】このＥＩＳＡ ＣＯＮＶＥＲＴステートで
は、ＥＢＥＮ＊信号はハイに否定され、またＢＥＳＡ０
およびＢＥＳＡ１信号はロジック低値である。またこの
ステートでは、もしＥＩＳＡバスマスタ３６がＩＳＡス
レーブにトーク（ｔａｌｋ）していれば、システムボー
ドＳは必要なデータ変換を行なおうとし、またＢＥ＜
３：０＞＊信号を、対応するＳＡ＜１：０＞およびＳＢ
ＨＥ＊信号に翻訳しようとすることもできる。
【０１８２】正しいチャンネルでデータを受信あるいは
通信するためアクセスされたＥＩＳＡスレーブをイネー
ブルするために、上記システムボードＳに適当なＢＥ＜
３：０＞＊信号をアサートすることを許すように、ＢＥ
＜３：０＞＊信号はこの状態でディスエーブルされる。
ＥＩＳＡ ＣＯＮＶＥＲＴステートでは上記ステートマ
シンは、システムボードＳがそのデータおよび信号の変
換の完了を待っている。
【０１８３】ＥＩＳＡバスマスタ３６によって使用され
るＥＩＳＡ信号の速度の故に、別のステートが、上記ス
テートマシンのＥＩＳＡバスマスタの中にこれらの変換
のために必要とされる。
【０１８４】ＥＩＳＡ信号はそれらの対応するＩＳＡ信
号よりも早いから、ステートマシンのＩＳＡバスマスタ
パスはデータ変換のために別のステートを要求しない。
何故ならシステムボードＳが、如何なる遅延も挿入する
ことなしに、必要な変換を行い得る程に上記ＩＳＡ信号
は充分におそいからである。
【０１８５】さらにＥＢＣは転送を完了するために１〜
３の追加的バスサイクルを為すことを要求されるかも知
れない。上記ステートマシンはＣＶＲＴ＊信号がアサー
トされる一方でＥＩＳＡ ＣＯＮＶＥＲＴステートのま
ゝである。
【０１８６】ＳＴＡＲＴ＊・ＣＶＲＴ＊・ＥＸＲＤＹ・
ＭＳＴＲＡＣＴ の条件が真であるなら、上記ステートマシンはＥＩＳＡ
ＭＳＴＲステートに戻る。またシステムボードＳが必
要なデータおよび／又は信号の変換を完了していると
き、バスマスタがなおアクティブであるとき、待ち状態
タイミングが要求されていないとき、およびＳＴＡＲＴ
＊信号が否定されて、バスマスタ３６がもう１つのサイ
クルを始めていないことを表わす時に、上記ステートマ
シンはＥＩＳＡ ＭＳＴＲステートに戻る。なおＳＴＡ
ＲＴ・ＣＶＲＴ＊・ＥＸＲＤＹという条件が真であると
きに上記ステートマシンはＥＩＳＡ ＳＴＡＲＴステー
トに戻る。
【０１８７】データおよび／又は信号の変換が完全であ
るとき、待ち状態タイミングが要求されていないとき、
およびバスマスタ３６がＳＴＡＲＴ＊信号がアサートさ
れることによって示されるもう１つのサイクルを始めて
いるときに、この進展は生じる。上記ステートマシン
は、もしバスマスタが最早活性でない時にはＩＤＬＥス
テートに戻る。
【０１８８】上記ステートマシンがＥＩＳＡ ＳＴＡＲ
Ｔステートにある際、もしＣＶＲＴ＊信号が否定され、
またＥＸＲＤＹ信号が低くて、アクセスされるスレーブ
が待ち状態タイミングを要求しようとしていることを示
すなら、上記ステートマシンはＳＴＡＲＴ＊・ＥＸＲＤ
Ｙ＊・ＣＶＲＴ＊という条件で表わされるＥＩＳＡ ＷＡ
ＩＴ ステートに進む。
【０１８９】ステートではＥＢＥＮ＊信号はハイに否定
され、またＰＲＩＢＥ＊＜３：０＞信号はディスエーブ
ルにされる。ＢＥＳＡ０及びＢＥＳＡ１信号は、このス
テートでは両方ともロウである。またステートマシン
は、ＥＸＲＤＹ信号がロウに否定される間、ＥＩＳＡ
ＷＡＩＴステートのまゝである。なお上記ＥＸＲＤＹ信
号がハイになると、ステートマシンはＳＴＡＲＴ＊・Ｅ
ＸＲＤＹ・ＣＶＲＴ・ＭＳＴＲＡＣＴという条件で表わ
されるＥＩＳＡ ＭＳＴＲステートに戻る。
【０１９０】上記ＥＩＳＡ ＭＳＴＲステートでは、も
しバスマスタが非活性であれば、上記ステートマシンは
ＩＤＬＥステートに戻る。またステートマシンは、ＳＴ
ＡＲＴ＊信号のアサートおよび、ＳＴＡＲＴ・ＭＳＴＲ
ＡＣＴによって表わされる新しいサイクルの開始とほと
んど同時に、ＥＩＳＡ ＭＳＴＲステートからＥＩＳＡ
ＳＴＡＲＴステートに進む。
【０１９１】イネーブルされたＢＥ／ＳＡ遅延特性と共
に、ＢＭＴＡＤ３４上のＢＥ／ＳＡ遅延ロジックは、Ｂ
ＣＬＫ信号の立下り端からの４２ｎｓの本質的遅延を、
（ＳＴＡＲＴ＊信号のアサートに先立つ）サイクルの初
期に有効なＢＥ＊＜３：０＞信号に加える。上記ＢＭＴ
ＡＤ３４も、サイクルの終りの（ＣＭＤ＊中に）、ＢＣ
ＬＫ信号の立上り端からの同じ４２ｎｓの本質的遅延を
加える。
【０１９２】先に述べたようにＥＩＳＡ制御信号Ｍ−Ｉ
Ｏは、メモリとＩ／Ｏサイクルとの間で区別するために
使用される。またＥＩＳＡ制御信号Ｗ−Ｒは、書き込み
と読み出しとの間で区別するために使用される。
【０１９３】１つのＥＩＳＡバスマスタが１つのＥＩＳ
Ａスレーブと通信しているとき、システムボードＳはこ
れらの信号を簡単にスレーブに通す。しかしながら１つ
のＥＩＳＡバスマスタが１つのＩＳＡスレーブと通信し
ているときは、上記システムボードＳはＭ−ＩＯおよび
Ｗ−Ｒ信号を適当なＩＳＡコマンド信号であるＭＲＤＣ
＊、ＭＷＴＣ＊、ＩＯＲＣ＊又はＩＯＷＣ＊に変換しな
ければならない。
【０１９４】上記システムボードＳが変換を実行するた
めには、これらの信号はある特定の時間有効でなければ
ならない。したがって３６バスマスタ３６がＥＩＳＡバ
スマスタであり、しかもＩＳＡスレーブと通信している
時に、ユーザにテスト目的のためこれらの信号を条件付
けすることを許すロジックをＢＭＴＡＤ３４は含んでい
る。
【０１９５】上記ＥＩＳＡバスマスタの出力信号Ｗ−Ｒ
およびＭ−ＩＯは、特別な条件付けロジックを要求す
る。何故ならその他のバスマスタ出力信号は、それらが
アサートされるか、あるいは否定されるかのいずれかで
あることを意味する“２−ステート”信号であるのに対
し、上記Ｗ−ＲおよびＭ−１０信号は、３つの明確なロ
ジックレベルを持つからである。
【０１９６】上記Ｗ−ＲおよびＭ−１０信号は、バスマ
スタ３６によって、高（書き込み及びメモリ）、低（読
み出し及びＩ／Ｏ）、あるいはトライステート（高イン
ピーダンス）であることができる。それ故これらの信号
を単純に遅延させることは不充分である。何故ならこれ
らの信号は１サイクルの間にステートを変えることがで
きないからである。
【０１９７】例えばもしバスマスタ３６がメモリ書き込
みサイクルを一貫して実行していたら、Ｗ−ＲおよびＭ
−ＩＯ信号は全サイクルを通じて共にハイのまゝである
だろう。そしてこれらの信号を遅延させることは所望の
効果を生まないであろう。
【０１９８】したがってプログラムされた遅延期間が完
了される迄に、なおその時に信号はその正しいステート
が又は極性に戻されるのだが、その時迄にバスマスタ３
６から来るそれぞれの信号出力を変換することによっ
て、Ｗ−ＲおよびＭ−ＩＯ信号は本発明により遅延又は
条件付けられる。
【０１９９】ＢＭＴＡＤ３４上のコントロールレジスタ
ブロック回路２１４は、Ｗ−Ｒ／Ｍ−ＩＯコントロール
レジスタとして記され、ユーザがプログラムすることが
できる８ビットレジスタ（図示省略）を含んでいる。な
おこのタイプのコントロールレジスタは当業者にとって
周知であるから、その構成の詳細は省略された。
【０２００】Ｗ−Ｒ／Ｍ−１０コントロールレジスタの
０および１ビットは、Ｗ−ＲおよびＭ−ＩＯ信号が条件
付けされずに通されるか否か、あるいはＷ−Ｒ信号また
はＭ−ＩＯ信号が遅延されるか否かを選択する。０およ
び１ビットが０値をとるときは、Ｗ−ＲおよびＭ−ＩＯ
信号は条件付けされずに通される。
【０２０１】また０および１ビットが１値をとるとき
は、Ｗ−Ｒ信号が遅延される。さらに０および１ビット
が２という値をとるときＭ−ＩＯ信号が遅延される。し
たがってこの実施例によれば、任意のある時刻にＷ−Ｒ
又はＭ−ＩＯ信号のどちらか１つを遅らすことができ
る。そしてそれぞれの信号に加えられる遅延量は、レジ
スタの２〜７ビットに保持される値に依存する。なおＷ
−Ｒ、Ｍ−ＩＯコントロールレジスタの操作は、以下の
ように要約される。
【０２０２】 ビット ニューモニック 機 能 ０〜１ コントロール ００−Ｗ−Ｒ及びＭ−ＩＯを経て通過 ０１−遅延Ｗ−Ｒ 有効 １０−遅延Ｗ−Ｒ 有効 １１−スペア ２〜７ 遅延値 遅延量（１５〜３３０ｎｓ）
【０２０３】上記Ｗ−Ｒ／Ｍ−ＩＯコントロールレジス
タは、レジスタのそれぞれ７〜０に保持される値に対応
しかつＷＲＭＩＯＳ＜７：０＞として記される信号を発
生する。
【０２０４】再び図１９及び図２０に言及すれば、デー
タと信号とを条件付けするロジック２２０は、ＷＲ／Ｍ
ＩＯ遅延コントロールＰＡＬ３２０として記される１つ
のＰＡＬを含んでいる。なおこのＰＡＬ３２０は、本発
明によってシステムボードＳに用意されるＷ−Ｒおよび
Ｍ−ＩＯ信号を発生するものである。このＰＡＬ３２０
は入力信号ＳＬＢＵＲＳＴ＊、Ｗ−Ｒ、Ｍ−ＩＯ、ＥＸ
１６＊、ＥＸ３２＊、ＭＡＳＴＥＲ１６＊、ＭＳＴＲＡ
ＣＴ＊、ＷＲＭＩＯＳ＜１：０＞およびＤＥＬＷＲＭＩ
Ｏとして記される信号を受信する。またこのＰＡＬ３２
０は、ＢＥ／ＳＡコントロールＰＡＬ３１０によって発
生されるＳＴＡＴＥ＜２：０＞信号を受信する。なおそ
れらは、ＢＥ／ＳＡコントロールステートマシン（図２
４および２５）の現ステートを決定するものである。さ
らにＰＡＬ３２０は、ＷＲＭＩＯ、ＰＲＩＷＲ、ＰＲＩ
ＭＩＯ、ＬＭＳＴＲ１６＊、ＤＷＮＭＳＴＲ＊およびＣ
ＶＲＴ＊信号として記される出力信号を発生する。上記
ＷＲＭＩＯ信号は、その出力がＤＥＬＷＲＭＩＯ信号で
ある遅延要素３２２の入力に接続される。ＷＲＭＩＯＳ
＜７：２＞信号は、遅延要素３２２の遅延選択入力に接
続される。
【０２０５】上記ＰＡＬ３２０は、ＢＥ／ＳＡステート
マシン（図２２および２３）のステートをモニタするこ
とによってバスマスタサイクルを追い、そのそれぞれの
出力信号の発生を助けるためにこれらのステート値を利
用する。
【０２０６】以下のＰＡＬ等式では次の表現が行われて
いる。 ＣＴＬ＝〔ＷＲＭＩＯＳ＜１＞、ＷＲＭＩＯＳ＜０＞〕 ＬＭＳＴＲ１６＊信号のための等式は、 ＬＭＳＴＲ１６：＝ＭＡＳＴＥＲ１６・ＥＩＳＡ ＭＳ
ＴＲ＋ＬＭＳＴＲ１６・ＭＳＴＲＡＣＴ である。
【０２０７】上記ＬＭＳＴＲ１６＊信号は、ＢＥ／ＳＡ
イネーブルコントロールステートマシンがＥＩＳＡ Ｍ
ＳＴＲステートにあり、またＭＡＳＴＥＲ１６＊がアサ
ートされているときアサートされるＭＡＳＴＥＲ１６＊
信号の１つのラッチされた信号である。またＬＭＳＴＲ
１６＊信号は、バスマスタ活性コントロール信号ＭＳＴ
ＲＡＣＴ＊がハイに否定されるまでアサートされたまゝ
である。
【０２０８】ＤＷＮＭＳＴＲ＊信号のための等式は、 ＤＷＮＭＳＴＲ：＝ＭＡＳＴＥＲ１６・ＳＬＢＵＲＳＴ
・ＥＸ３２＊・ＬＭＳＴＲ１６＊・ＥＩＳＡ ＳＴＡＲ
Ｔ＋ＤＷＮＭＳＴＲ・ＳＬＢＵＲＳＴ・ＬＭＳＴＲ１６
＊・ＥＩＳＡ ＷＡＩＴ＋ＤＷＮＭＳＴＲ・ＭＳＴＲＡ
ＣＴ・（ＥＩＳＡ ＭＳＴＲ＋ＥＩＳＡ ＣＯＮＶＥＲ
Ｔ） である。
【０２０９】上記ＤＷＮＭＳＴＲ＊信号は、バスマスタ
３６が３２ビットＥＩＳＡバスマスタであり、また１６
ＥＩＳＡビットスレーブとバーストサイクルを行うため
に１６ビット幅にまでダウンシフトしようとする時、低
くアサートされる。
【０２１０】何処でＭＡＳＴＥＲ１６＊信号がアサート
され、また何処でこのＭＡＳＴＥＲ１６＊信号のラッチ
信号が否定されるかの条件（バスマスタ３６が３２ビッ
トＥＩＳＡバスマスタである）またアクセスされたスレ
ーブはそれが１６ビットスレーブであってしかもバース
トサイクルをサポートできるものであることに反応して
おり、さらにバスマスタはＢＥ／ＳＡイネーブルコント
ロールステートマシンのＥＩＳＡ ＳＴＡＲＴステート
でＭＡＳＴＥＲ１６＊信号をアサートしていることを表
わす条件を上記等式の第１の小項はデコードする。
【０２１１】アクセスされたスレーブが待ち状態タイミ
ングを要求していることを意味するＥＩＳＡ ＷＡＩＴ
ステートに、もしＢＥ／ＳＡステートマシンがなるな
ら、これらのバーストサイクル中を通じ、上記ＤＷＮＭ
ＳＴＲ＊信号はアサートされたまゝである。
【０２１２】上記ＤＷＮＭＳＴＲ＊信号はまた、もしＢ
Ｅ／ＳＡステートマシンがＥＩＳＡ ＣＯＮＶＥＲＴステ
ートが、あるいはＥＩＳＡ ＭＳＴＲステートになり、
さらにＭＳＴＲＡＣＴ＊信号がアサートされたまゝであ
るなら、アサートされたまゝである。
【０２１３】ＣＶＲＴ＊信号のための等式は、 ＣＶＲＴ：＝ＥＩＳＡ ＣＯＮＶＥＲＴ・（ＬＭＳＴＲ
１６＊・ＥＸ３２＊＋ＬＭＳＴＲ１６・ＥＸ３２＊・Ｅ
Ｘ１６＊）＋ＥＩＳＡ ＳＴＲＴ・（（ＬＭＳＴＲ１６
＊・ＥＸ３２＊＋ＬＭＳＴＲ１６・ＥＸ３２＊・ＥＸ１
６＊）・（ＭＡＳＴＥＲ１６・ＳＬＢＵＲＳＴ・ＥＸ３
２＊・ＬＭＳＴＲ１６＊）＊） である。
【０２１４】上記ＣＶＲＴ＊信号は、システムボードＳ
がデータ幅変換を為しつゝあることを示すように低くア
サートされる。また上記ＣＶＲＴ＊信号は、ＢＥ／ＳＡ
ステートマシンがＥＩＳＡ ＳＴＡＲＴステートにあっ
て、バスマスタ３６が３２ビット幅であると共にスレー
ブが３２ビット幅でないかあるいは、バスマスタが１６
ビット幅であると共にスレーブが８ビット幅であるとき
にアサートされる。さらに上記ＣＶＲＴ＊信号はダウン
シフトサイクルではアサートされない。またこのＣＶＲ
Ｔ＊信号は、ＢＥ／ＳＡステートマシンがＥＩＳＡ Ｃ
ＯＮＶＥＲＴステートに入り、さらにこのＣＶＲＴ＊信
号のアサートのための条件が真のまゝである間は、アサ
ートされたまゝである。
【０２１５】ＷＲＭＩＯ信号のための等式は、 ＷＲＭＩＯ＝ＥＩＳＡ ＭＳＴＲ・（（ＣＴＬ＝＝１）
＋（ＣＴＬ＝＝２）） である。このＷＲＭＩＯ信号は、ＢＥ／ＳＡステートマ
シンがＥＩＳＡ ＭＳＴＲステートにあってしかもＷ−
Ｒ又はＭ−ＩＯ信号遅延特性がイネーブルされていると
きに遅延要素３２２のトリガー操作のためにハイにアサ
ートされる。
【０２１６】ＰＲＩＷＲおよびＰＲＯＭＩＯはシステム
ボードＳに準備されるＷ−ＲおよびＭ−ＩＯ信号であ
る。このＰＲＩＭＩＯ信号のための等式は、 ＰＲＩＭＩＯ＝Ｍ−ＩＯ・（（ＣＴＬ＝＝０）＋（ＣＴ
Ｌ＝＝１）＋（ＣＴＬ＝ ＝３））＋Ｍ−ＩＯ・（ＥＩ
ＳＡ ＳＴＡＲＴ＋ＥＩＳＡ ＣＯＮＶＥＲＴ＋ＥＩＳ
Ａ ＷＡＩＴ）＋（Ｍ−ＩＯ＊・ＤＥＬＷＲＭＩＯ＊＋
Ｍ−ＩＯ・ＤＥ ＬＷＲＭＩＯ）・（ＣＴＬ＝＝２）・
ＥＩＳＡ ＭＳＴＲ である。
【０２１７】上記ＰＲＩＭＩＯ信号は、もしＭ−ＩＯ信
号が条件づけられようとしないなら、あるいはもしＢＥ
／ＳＡステートマシン（図２３）がＥＩＳＡ ＳＴＡＲ
Ｔか、ＥＩＳＡ ＣＯＮＶＥＲＴか、又はＥＩＳＡ Ｗ
ＡＩＴステートにあるなら、Ｍ−ＩＯ信号に従うことに
なる。
【０２１８】ＢＥ／ＳＡステートマシンがＥＩＳＡ Ｍ
ＳＴＲステートにあり、Ｍ−ＩＯ信号遅延特性がイネー
ブルされかつＤＥＬＷＲＭＩＯ信号が否定されて、遅延
要素３２２が適当量の遅延を挿入しようとする時に、上
記ＰＲＩＭＩＯ信号はＭ−ＩＯ信号とは反対（ｏｐｐｏ
ｓｉｔｅ）である。またＤＥＬＷＲＭＩＯ信号がアサー
トされて遅延要素３２２が適当量の遅延を挿入している
時には、上記ＰＲＩＭＩＯ信号はステートを変えると共
にＭ−ＩＯ信号に従う。
【０２１９】ＰＲＩＷＲ信号のための等式は、 ＰＲＩＷＲ＝Ｗ−Ｒ・（（ＣＴＬ＝＝０）＋（ＣＴＬ＝
＝２）＋（ＣＴＬ＝＝３））＋Ｗ−Ｒ・（ＥＩＳＡ Ｓ
ＴＡＲＴ＋ＥＩＳＡ ＣＯＮＶＥＲＴ＋ＥＩＳＡ ＷＡ
ＩＴ）＋（Ｗ−Ｒ＊・ＤＥＬＷＲＭＩＯ＊＋Ｗ−Ｒ・Ｄ
ＥＬＷＲＭＩＯ）・（ＣＴＬ＝＝１）・ＥＩＳＡ ＭＳ
ＴＲ である。
【０２２０】上記ＰＲＩＷＲ信号は、もしＷ−Ｒ信号が
条件づけられていないか、又はもしＢＥ／ＳＡステート
マシン（図２５）がＥＩＳＡ ＳＴＡＲＴ、ＥＩＳＡ
ＣＯＮＶＥＲＴあるいはＥＩＳＡ ＷＡＩＴステートの
いづれかにあるなら、Ｗ−Ｒ信号に従う。また上記ＰＲ
ＩＷＲ信号は、ＢＥ／ＳＡステートマシンがＥＩＳＡ Ｍ
ＳＴＲステートにあり、Ｗ−Ｒ信号遅延特性がイネーブ
ルされかつＤＥＬＷＲＭＩＯ信号が否定されて、遅延要
素３２２が適当量の遅延を挿入しようとすることを示す
ときにＷ−Ｒ信号とは反対である。また上記ＰＲＩＷＲ
信号は、ＤＥＬＷＲＭＩＯ信号がアサートされて、遅延
要素３２２が適当量の遅延を挿入しているときに、ステ
ートを変えると共にＷ−Ｒ信号に従う。
【０２２１】したがってもしバスマスタ３６からのＷ−
Ｒ又はＭ−１０信号出力のどちらかが条件づけられるな
ら、ＰＡＬ３２０はプログラムされた遅延の長さの間各
システムボードＳに用意される信号を変換し、またそれ
から、上記遅延の終了時に上記信号をその正しい方向に
再格納する。これは所望の遅延期間が終了するまで、そ
れぞれの信号がまちがったステートにあることを保証す
る。
【０２２２】ＰＡＬ３２０は、それぞれＰＲＩＭＩＯ．
ＯＥおよびＰＲＩＷＲ．ＯＥとして記されるＰＲＩＭＩ
ＯおよびＰＲＩＷＲ信号のための内部イネーブル条件を
発生させる。ＰＲＩＭＩＯ．ＯＥおよびＰＲＩＷＲ．Ｏ
Ｅ信号のための等式は、 ＰＲＩＭＩＯ．ＯＥ＝ＳＴＡＴＥ〈２〉・ＭＳＴＲＡＣ
Ｔ ＰＲＩＷＲ．ＯＥ＝ＳＴＡＴＥ〈２〉・ＭＳＴＲＡＣＴ である。
【０２２３】ＢＥ／ＳＡステートマシン（図２５）のＥ
ＩＳＡパスがＥＩＳＡ ＭＳＴＲ、ＥＩＳＡ ＳＴＡＲ
Ｔ、ＥＩＳＡ ＣＯＮＶＥＲＴおよびＥＩＳＡ ＷＡＩ
Ｔステートのどれかであり、また、バスマスタ３６バス
の制御を受けていて、ＭＳＴＲＡＣＴ＊信号がアサート
されつつある時に、上記ＰＲＩＷＲおよびＰＲＩＭＩＯ
信号はイネーブルされる。
【０２２４】ＢＣＬＫ信号はＢＭＴＡＤ３４上のＢＣＬ
Ｋ遅延要素２１５の入力に接続される。ＤＡＴＡＤＳ
〈９：４〉と記される信号は上記遅延要素の遅延選択入
力に接続される。なお遅延要素の出力はＤＥＬＢＣＫＬ
と記される信号である。前述したようにＤＥＬＢＣＬＫ
信号は、バースト転送の間書き込みデータ有効ウィンド
ウを遅延させるために用いられる。なおこれについては
後述する。
【０２２５】ＢＭＴＡＤ３４上のコントロールレジスタ
ブロック回路２１４は、書き込みデータ有効コントロー
ルレジスタ（図示省略）と記される１つのユーサによる
プログラム可能なレジスタを含んでいる。なおこのレジ
スタは、データ有効ウィンドウのイネーブリングの遅延
を制御する。また上記書き込みデータ有効コントロール
レジスタは、ＤＡＴＡＤＳ〈１５：０〉信号と記される
信号を発生させる１６ビットレジスタである。ビット１
および０は、バスマスタ３６からシステムボードＳへの
書き込みデータのイネーブリングを制御する。
【０２２６】もしＤＡＴＡＤＳ〈１：０〉信号が０値を
持つなら、書き込みデータは正常にイネーブルされる。
またもしＤＡＴＡＤＳ〈１：０〉信号が１値を持つな
ら、書き込みデータのイネーブリングはＢＭＴＡＤ３４
によって制御される。ＤＡＴＡＤＳ〈１：０〉信号の２
および３という値は実施例では用いられない。コントロ
ールレジスタのビット２および３もまた、実施例では用
いられない。なおレジスタのビット４〜９はＢＣＬＫ信
号に加えられる遅延の量を制御する。ところでこのＢＣ
ＬＫ信号は、バーストサイクル中の書き込みデータを遅
延させるために使用される。またレジスタのビット１０
〜１５は書き込みデータイネーブル遅延値を制御する。
したがってデータ有効コントロールレジスタの操作は、
以下のごとく要約することができる。 ビット 機 能 ０〜１ 値 ００−正常なデータ書込みイネーブル ０１−データ１０のイネーブル制御−スペア １１−スペア ２〜３ スペア ４〜９ ＢＣＬＫ遅延（バーストサイクル用） Ａ〜Ｆ データイネーブル遅延値
【０２２７】再び図１９及び図２０を参照して、データ
イネーブル条件付けブロック回路２３０は、データイネ
ーブル遅延／コントロールＰＡＬ３４０と記される１つ
のＰＡＬと、１つの遅延要素３４２とから成る。上記Ｐ
ＡＬ３４０は、書き込みデータ有効セットアップ時間が
制御されることを許し、これによってシステムボードＳ
の限界をテストする。サイクル型に依存して、バスマス
タ３６からのデータ出力は、サイクル初期におけるＳＴ
ＡＲＴ＊信号（セットアップ時間）のアサート中に、Ｂ
ＣＬＫ信号立下り端後の特定された期間内、有効でなけ
ればならない。またデータは、サイクル終期におけるＣ
ＭＤ＊信号（保持時間）の否定後に、ＢＣＬＫ信号サイ
クル立下り端後の特定された期間中、有効のままでなけ
ればならない。
【０２２８】データ翻訳サイクル中に、書き込みデータ
はＢＣＬＫ信号の立下り端からの特定された期間内、フ
ロートされなければならない。しかしＣＭＤ＊信号は、
システムボードＳにデータ複写を実行させることを許す
ため、アサートされる。
【０２２９】上記ＰＡＬ３４０は、入力信号であるＣＶ
ＲＴ＊、ＩＳＡＲＷＤＣ＊、ＭＳＴＲＡＣＴ＊、ＩＳＡ
ＭＳＴＲ＊、ＤＡＴＡＤＩＲ、ＲＥＳＥＴ、ＬＭＳＢＳ
Ｔ＊、ＣＭＤ＊、ＴＳＴＡＲＴ＊、ＤＡＴＡＤＳ〈１：
０〉および、ＤＥＬＤＥＮ＊と記される信号を含む。ま
たＮＢＣＬＫ信号は、ＰＡＬ３４０のクロック入力に接
続される。なお上記ＰＡＬ３４０はＤＡＴＡＥＮ＊およ
びＤＥＮ＊と記される出力信号を発生する。
【０２３０】上記ＤＴＡＥＮ＊信号は、バスマスタ３６
とシステムボードＳとの間のデータをイネーブルするの
に使用されるデータイネーブル信号である。ＤＥＮ信号
は、その出力がＤＥＬＤＥＮ信号である遅延要素３４２
の入力に接続される。またＤＡＴＡＤＳ〈１５：１０〉
信号は、遅延要素３４２の遅延選択入力に接続される。
上記ＤＥＮ＊信号はバスマスタ３６の正常書き込みデー
タ有効ウィンドウに近似する。
【０２３１】ところで図２６および２７には、データ遅
延イネーブル／コントロールＰＡＬ３４０の動作を説明
するステート図が示される。ステートマシンは、ＮＢＣ
ＬＫ信号の立上り端に同期する。このステートマシンの
流れは、バスマスタ３６がＩＳＡバスマスタ（図２６）
であるか、あるいはＥＩＳＡバスマスタ（図２７）であ
るかによって、２つのロジックパスに分けられる。なお
以下の説明では明白にするために、ＤＡＴＡＤＳ〈１：
０〉信号はＣＴＬ信号と記される。
【０２３２】図２６において、上記ステートマシンのＩ
ＳＡ部は、バスマスタ３６がＩＳＡバスマスタであると
きデータのイネーブリングを制御する。ＩＳＡバスマス
タのためにＤＥＮ＊信号はＩＳＡＲＷＤＣ＊信号のミラ
ー信号である。
【０２３３】上記ステートマシンはＩＤＬＥと記される
ステートで始まる。そしてＩＳＡバスマスタ３６が活性
であるとき、上記ステートマシンはそのＩＤＬＥステー
トから、ＩＳＡ ＷＡＩＴと記されるステートに進む。
上記ＩＳＡ ＷＡＩＴステートは、要求された１つのＢ
ＣＬＫ信号期間にバスの制御をするバスマスタ３６と、
データ転送の初期との間を通過することを許すダミース
テートである。ＩＳＡ転送における最初のサイクルのタ
イミングに、後続の転送と同じであることを許すように
このダミーステートはここに置かれる。そして上記ＤＡ
ＴＡＥＮ＊信号は、このステートで高く否定される。ま
た上記ステートマシンは、１つのＢＣＬＫ信号のこのス
テートに留まり、このＢＣＬＫ信号のあと上記ステート
マシンは、ＩＳＡ ＭＳＴＲと記されるステートに進
む。
【０２３４】上記ＩＳＡ ＭＳＴＲステートでは、ＤＡ
ＴＡＥＮ＊信号のための等式は、 ＤＡＴＡＥＮ＝ＩＳＡＲＷＤＣ・（（ＣＴＬ＝＝０）＋
（ＣＴＬ＝＝１）・（ＤＡＴＡＤＩＲ＋ＤＥＬＤＥ
Ｎ）） である。
【０２３５】もし上記データ遅延特性がディスエーブル
にされると、バスマスタ３６がＩＳＡコマンド信号の１
つをアサートするときに、上記ＤＡＴＡＥＮ＊信号はア
サートされる。またもし上記データ遅延特性がイネーブ
ルにされると、バスマスタ読み出しサイクル中に、ある
いは遅延要素３４２により用意されるデータイネーウル
遅延の終了を示すＤＥＬＤＥＮ＊信号が低くなるとき
に、上記ＤＡＴＡＥＮ＊信号はアサートされる。
【０２３６】上記ステートマシンは以下の条件すなわ
ち、 ＩＳＡＲＷＤＣ・（（ＣＴＬ＝＝０）＋（ＣＴＬ＝＝
１）・（ＤＡＴＡＤＩＲ＋ＤＥＬＤＥＮ）） が真である時に、ＩＳＡ ＲＷと記されるステートに進
む。
【０２３７】もしバスマスタ３６が最早、活性でなくな
ると、上記ステートマシンはＩＳＡ ＭＳＴＲステートか
らＩＤＬＥステートに戻る。
【０２３８】上記ＩＳＡコマンド信号がアサートされる
間、上記ステートマシンはＩＳＡ ＲＷステートのままで
ある。もしデータ遅延特性がディスエーブルにされる
と、上記ステートマシンがこのステートにある時間中、
すなわちＩＳＡＲＷＤＣ＊信号がアサートされる時間
中、上記ＤＡＴＡＥＮ＊信号はアサートされる。またも
しデータ遅延特性がイネーブルにされると、サイクルが
読み出しサイクルであるかあるいは、遅延要素によって
用意される遅延が終了してＩＳＡＲＷＤＣ＊信号がアサ
ートされるなら、上記ＤＡＴＡＥＮ＊信号はアサートさ
れたままである。なおこのステートにおけるＤＡＴＡＥ
Ｎ＊信号のための等式は、 ＤＡＴＡＥＮ＝（ＣＴＬ＝＝０）＋（ＣＴＬ＝＝１）・
（ＤＡＴＡＤＩＲ＋ＤＥＬＤＥＮ・ＩＳＡＲＷＤＣ） である。
【０２３９】上記ステートマシンは、それぞれのＩＳＡ
コマンド信号が否定されて、ＩＳＡＲＷＤＣ＊信号が否
定されるときに、ＩＳＡ ＭＳＴＲステートに戻る。こ
のＩＳＡ ＭＳＴＲステートで上記ステートマシンは、
もしバスマスタ３６がもう１つのサイクルを始めるなら
ＩＳＡ ＲＷステートに戻り、あるはもしこのバスマス
タ３６が最早活性でないならＩＤＬＥステートに戻る。
【０２４０】図２７には、上記ステートマシンのＥＩＳ
Ａ部分が示される。上記ＥＩＳＡバスマスタ３６が活性
であって、ＭＳＴＲＡＣＴ＊信号がアサートされること
および、ＩＳＡＭＳＴＲ＊信号が否定されるとき、上記
ステートマシンはＥＩＳＡ ＭＳＴＲステートに入る。そ
してこのステートにおけるＤＡＴＡＥＮ＊信号のための
等式は、 ＤＡＴＡＥＮ＝ＴＳＴＡＲＴ・（ＣＴＬ＝＝０） である。
【０２４１】上記ＤＡＴＡＥＮ＊信号はこのステート
で、すなわちもし遅延特性がイネーブルされずに、ＴＳ
ＴＡＲＴ＊信号がアサートされて、ＤＡＴＡＤＳ〈１：
０〉信号が０値を持つときにアサートされる。上記ＤＥ
Ｎ＊信号は、ステートマシンのＥＩＳＡ部分内の凡ての
ステートにおいてＴＳＴＡＲＴ＊信号に従う。そしてこ
のＴＳＴＡＲＴ＊信号がアサートされるとき、上記ステ
ートマシンはＥＩＳＡ ＳＴＡＲＴと記されるステートに
進む。ＥＩＳＡ ＳＴＡＲＴステートにおける上記ＤＡ
ＴＡＥＮ＊信号のための等式は、 ＤＡＴＡＥＮ＝（（ＣＴＬ＝＝０）＋（ＣＴＬ＝＝１）
・（ＤＡＴＡＤＩＲ＋ＤＥＬＤＥＮ）） である。
【０２４２】上記ＤＡＴＡＥＮ＊信号は、もし遅延特性
がディスエーブルにされると、このステートでアサート
される。またもしこの遅延特性がイネーブルにされる
と、上記ＤＡＴＡＥＮ＊信号は、読み出しサイクル中に
又はＤＥＬＤＥＮ＊信号がロウになるときの書き込みサ
イクルにおいて、アサートされる。ＤＡＴＡＥＮ＊信号
は上記ＩＤＬＥステートを除く凡てのステートで、バス
マスタ読み出し転送においてアサートされる。なおＤＡ
ＴＡＥＮ＊信号は、ＤＡＴＡＤＩＲ信号がロジック高値
であるときに存在する。
【０２４３】上記ステートマシンは、ＣＭＤ＊信号が否
定される一方で、ＥＩＳＡ ＳＴＡＲＴステートのまま
である。そしてこのＣＭＤ＊信号がアサートされると、
もしＣＶＲＴ＊信号が否定されるなら、上記ステートマ
シンはＭＡＴＣＨと記されるステートに入り、またもし
データおよび／または信号の変換が要求されて、ＣＶＲ
Ｔ＊信号がアサートされるなら、上記ステートマシンは
ＣＯＮＶＥＲＴと記されるステートに入る。
【０２４４】上記ＭＡＴＣＨステート又はＣＯＮＶＥＲ
Ｔステートのどちらかにおいて、もしＭＳＴＲＡＣＴ＊
信号が否定されるなら、上記ステートマシンはＩＤＬＥ
ステートに戻る。
【０２４５】上記ＭＡＴＣＨステートは、ＥＩＳＡバス
マスタ３６と、アクセスされるスレーブとが同一のデー
タ幅を持つことを示す。このステートにおけるＤＡＴＡ
ＥＮ＊信号のための等式は、 ＤＡＴＡＥＮ＝（ＣＴＬ＝＝０）＋（ＣＴＬ＝＝１）・
（ＤＡＴＡＤＩＲ＋ＤＥＬＤＥＮ・ＣＭＤ） である。
【０２４６】もし遅延特性がディスエーブルにされるな
ら、上記ＤＡＴＡＥＮ＊信号はこのステートでアサート
されたままである。またもしこの遅延特性がイネーブル
にされるなら、上記ＤＡＴＡＥＮ＊信号は読み出しサイ
クルでアサートされるか、あるいはＤＥＬＤＥＮ＊信号
が低くなるときにアサートされる。
【０２４７】そしてＣＭＤ・ＭＳＢＵＲＳＴ＊という条
件で表される非バーストサイクル中にＣＭＤ＊信号がア
サートされる間、上記ステートマシンはＭＡＴＣＨステ
ートのままである。
【０２４８】上記ステートマシンは、ＭＡＴＣＨステー
トからの３つの異ったパスのどれかをとることができ
る。すなわちもしバスマスタ３６が最早活性でないな
ら、ステートマシンはＩＤＬＥステートに戻る。またも
しＴＳＴＡＲＴ＊信号がアサートされるなら、ステート
マシンは、ＴＳＴＡＲＴ・ＭＳＴＲＡＣＴという条件で
表される。ＥＩＳＡ ＳＴＡＲＴステートに戻る。さら
にもしＭＳＢＵＲＳＴ＊信号がアサートされて、バース
トサイクルの行われるなら、ステートマシンはＢＵＲＳ
Ｔステートと記されるステートに入る。
【０２４９】上記ステートマシンは、バーストサイクル
の２次転送中にＭＡＴＣＨステートからＢＵＲＳＴステ
ートに進む。またこのＢＵＲＳＴステートでＤＡＴＡＥ
Ｎ＊信号は、バス上にデータをイネーブルするようにア
サートされる。もしデータ遅延特性が書き込み転送のた
めにイネーブルされるなら、バーストサイクルのための
データ有効ウィンドウは、データの伝播遅延を最小にす
るために、チャンネルイネーブルコントロールＰＡＬ３
５０と記されるＰＡＬによって制御される。
【０２５０】上記チャンネルイネーブルコントロールＰ
ＡＬ３５０は、バイトレーンのどちらが上記転送のため
にイネーブルされるかを決定する。それはデータ有効ウ
ィンドウを制御するために遅延されたＢＣＬＫ信号を利
用する。なおこれについては後述する。なおバスマスタ
３６が最早活性でないとき、上記ステートマシンはＩＤ
ＬＥステートに戻る。
【０２５１】もしＣＶＲＴ＊信号がアサートされている
なら、上記ステートマシンはＥＩＳＡ ＳＴＡＲＴステ
ートからＣＯＮＶＥＲＴと記されるステートに進む。こ
のＣＯＮＶＥＲＴステートでシステムボードＳは必要な
データおよび／または信号の翻訳を行おうとする。もし
アクセスされたスレーブがＩＳＡスレーブであるなら、
上記システムボードＳはＢＥ〈３：０〉＊信号を、対応
するＳＡ〈１：０〉およびＳＢＨＥ＊信号に変換する。
またもしバスマスタ３６とスレーブとのデータ幅が相違
するなら、上記システムボードＳはこのステートでデー
タ翻訳を行う。またもし行われるサイクルがバスマスタ
書き込みサイクルであるなら、ＰＡＬ３４０は、等式Ｄ
ＡＴＡＥＮ＝ＤＡＴＡＤＩＲで表されるデータ翻訳の発
生を許すために、書き込みデータをシステムボードＳに
ディスエーブルにする。
【０２５２】上記ＴＳＴＡＲＴ＊信号がアサートされる
と共に、データおよび／または信号の変換が完了される
とき、上記ステートマシンはＴＳＴＡＲＴ・ＣＶＲＴ＊
なる条件で表されるＥＩＳＡ ＳＴＡＲＴステートに戻
る。そして次のサイクルが始まる。
【０２５３】上記ＣＯＮＶＥＲＴステートからＥＩＳＡ
ＳＴＡＲＴステートへの復帰は、幅不整合がスレーブ
とバスマスタ３６との間にたとえ存在したとしても、デ
ータ転送幅のお蔭でデータ翻訳が実際には要求されなか
ったことを示す。これは、バスマスタ３６により書き込
みされるデータの転送幅がアクセスされるスレーブのデ
ータ幅に等しい時に生じる。
【０２５４】ＴＳＴＡＲＴ＊信号がアサートされるとき
もしＣＶＲＴ＊信号がなおアサートされるなら、上記ス
テートマシンはＣＯＮＶＥＲＴステートから、ＣＯＮ
ＨＯＬＤと記されるステートに進む。この進展はＴＳＴ
ＡＲＴ・ＣＶＲＴなる条件で表される。
【０２５５】上記ＣＯＮ ＨＯＬＤステートでＢＭＴＡ
Ｄ３４は、そのデータ翻訳を完了するためにシステムボ
ードＳを待っている。ＤＡＴＡＥＮ＊信号はこのステー
トでは書き込みサイクルで否定され、これによってＤＡ
ＴＡＥＮ＊信号は、システムボードＳにデータをディス
エーブルにする。ステートマシンはデータ翻訳が起こり
つつあって、ＣＶＲＴ＋ＴＳＴＡＲＴ＊なる条件で表さ
れる間ＣＯＮ ＨＯＬＤステートにある。
【０２５６】上記データ翻訳が終わると、ステートマシ
ンは、ＴＳＴＡＲＴ＊信号がアサートされて、ＴＳＴＡ
ＲＴ・ＣＶＲＴ＊・ＭＳＴＲＡＣＴという条件が真であ
るとき、ＥＩＳＡ ＳＴＡＲＴステートに戻る。そして
もしバスマスタが非活性となり、ＭＳＴＲＡＣＴ＊信号
が否定されるなら、上記ステートマシンはＣＯＮ ＨＯ
ＬＤステートからＩＤＬＥステートに戻る。
【０２５７】再び図１９及び図２０によれば、データチ
ャンネルイネーブルブロック回路２３２は、チャンネル
イネーブルコントロールＰＡＬ３５０と記される１つの
ＰＡＬから成る。このＰＡＬ３５０は、どちらのデータ
チャンネル又はバイトがバスマスタ書き込み／読み出し
転送でイネーブルされるべきかを決定することにおいて
バスマスタ３６の操作を複製（ｄｕｐｌｉｃａｔｅ）す
る。すなわちＰＡＬ３５０は、ＢＥ〈３：０〉＊信号か
らおよび、バスマスタ３６がＩＳＡバスマスタ又はＥＩ
ＳＡバスマスタのどちらであるかということからこれを
決定する。
【０２５８】上記ＢＭＴＡＤ３４は正確なチャンネルを
イネーブルするのみでなくてはならない。何故なら２、
３の例では、システムボードＳがイネーブルされないデ
ータチャンネル上にデータ複写を行い、その結果として
例えば３２ビットスレーブが、１６ビットバスマスタか
らの３２ビット転送を受信できることになるからであ
る。
【０２５９】上記ＰＡＬ３５０はまたバスマスタバース
ト書き込みサイクル上で書き込みデータ有効期間の遅延
を制御する。すなわちこのＰＡＬ３５０は、バースト転
送でのデータの遅延パスを短くするために、データイネ
ーブルコントロールＰＡＬに代ってこの作用を行う。何
故ならこれらの転送は、強固なタイミング要求を持つか
らである。
【０２６０】上記ＰＡＬ３５０は入力信号であるＬＭＳ
ＢＳＴ＊、ＬＭＳＴＲ１６＊、ＤＷＮＭＳＴＲ＊、ＤＡ
ＴＡＤＩＲ、ＤＡＴＡＥＮ＊、ＩＳＡＭＳＴＲ＊、ＭＳ
ＴＲＡＣＴ＊、ＳＢＨＥ＊、ＳＡ〈０〉、ＬＢＥ〈３：
０〉＊、ＤＡＴＡＤＳ〈０〉、およびＤＥＬＢＣＬＫを
受信する。なお、ＢＣＬＫ信号は、ＰＡＬ３５０のクロ
ック入力に接続される。
【０２６１】上記ＰＡＬ３５０の出力はＤＥＮ〈３：
０〉＊と記される４つのデータイネーブル信号から成
る。
【０２６２】このＤＥＮ〈３：０〉＊信号はトランシー
バ回路３６０で表される４つのトランシーバの活性低イ
ネーブル入力に接続される。なお上記トランシーバ回路
３６０は、システムボードＳとバスマスタ３６間のデー
タの各バイトのイネーブリングを制御する。上記システ
ムボードＳから受信されるデータ信号はＢＤ〈３１：
０〉信号と記され、またスレーブからのデータ信号は、
Ｄ〈３１：０〉信号と記される。
【０２６３】ＤＥＮ〈３：０〉＊信号の発生で、上記Ｐ
ＡＬ３５０は次に示す条件を生じる。 ＢＵＲＳＴ＝ＬＭＳＢＳＴ・ＤＡＴＡＤＳ〈０〉・ＤＡ
ＴＡＤＩＲ＊ 上記ＢＵＲＳＴの条件は、書き込みデータウィンドウが
制御されつつあるときにバースト書き込みサイクルでア
サートされる。もしこのＢＵＲＳＴの条件が真であるな
ら、書き込みデータ有効ウィンドウはＤＥＬＢＣＬＫ信
号によって制御される。そしてデータは、ＤＥＬＢＣＬ
Ｋ信号がロウである１／２ＢＣＬＫに信号期間の間にイ
ネーブルされるだけである。
【０２６４】ＤＥＮ〈０〉＊信号のための等式は、 ＤＥＮ〈０〉＝ＭＳＴＲＡＣＴ・ＤＡＴＡＥＮ・（ＢＵ
ＲＳＴ＊＋ＢＵＲＳＴ・ＤＥＬＢＣＬＫ）・（（ＩＳＡ
ＭＳＴＲ・ＳＡ〈０〉＊）＋ＩＳＡＭＳＴＲ＊・ＭＡＳ
ＴＥＲ１６＊・ＤＷＮＭＳＴＲ＊ ・（（ＢＥＮ＝＝０）
＋（ＢＥＮ＝＝８）＋（ＢＥＮ＝＝Ｃｈ）＋（ＢＥＮ＝
＝Ｅｈ））＋ＩＳＡＭＳＴＲ＊・ＭＡＳＴＥＲ１６・Ｄ
ＷＮＭＳＴＲ＊・（（ＢＥＮ＝＝３）＋（ＢＥＮ＝＝Ｂ
ｈ）＋（ＢＥＮ＝＝Ｃｈ）＋（ＢＥＮ＝＝Ｅｈ））＋Ｉ
ＳＡＭＳＴＲ＊・ＭＡＳＴＥＲ１６＊・ＤＷＮＭＳＴＲ
＊ ・（（ＢＥＮ＝＝８）＋（ＢＥＮ＝＝Ｂｈ）＋（ＢＥ
Ｎ＝＝Ｃｈ）＋（ＢＥＮ＝＝Ｅｈ））） である。
【０２６５】バスマスタ３６がＩＳＡバスマスタであ
り、またＳＡ〈０〉アドレス信号がロウであるときに上
記ＤＥＮ〈０〉＊信号はロウにアサートされる。上記バ
スマスタ３６が３２ビットＥＩＳＡバスマスタであっ
て、ＢＥ〈０〉＊信号がアサートされるとき、あるいは
上記バスマスタ３６が１６ビットＥＩＳＡバスマスタで
あってＢＥ〈０〉＊信号又はＢＥ〈２〉＊信号のどちら
かがアサートされるとき、あるいは上記バスマスタ３６
が３２ビットＥＩＳＡバスマスタであり、１６ビットデ
ータ転送幅にタウンシフトされつつあって、ＢＥ〈０〉
＊信号又はＢＥ〈２〉＊信号のいづれかがアサートされ
るときに、上記ＤＥＮ〈０〉＊信号はまたアサートされ
る。
【０２６６】ＤＥＮ〈１〉＊信号のための等式は、 ＤＥＮ〈１〉＝ＭＳＴＲＡＣＴ・ＤＡＴＡＥＮ・（ＢＵ
ＲＳＴ＊＋ＢＵＲＳＴ・ＤＥＬＢＣＫ）・（（ＩＳＡＭ
ＳＴＲ・ＳＢＨＥ）＋ＩＳＡＭＳＴＲ＊・ＭＡＳＴＥＲ
１６＊・ＤＷＮＭＳＴＲ＊ ・（（ＢＥＮ＝＝０）＋（Ｂ
ＥＮ＝＝１）＋（ＢＥＮ＝＝８）＋（ＢＥＮ＝＝９）＋
（ＢＥＮ＝＝Ｃｈ）＋（ＢＥＮ＝＝Ｄｈ）＋ＩＳＡＭＳ
ＴＲ＊・ＭＡＳＴＥＲ１６・ＤＷＮＭＳＴＲ＊・（（Ｂ
ＥＮ＝＝３）＋（ＢＥＮ＝＝７）＋（ＢＥＮ＝＝Ｃｈ）
＋（ＢＥＮ＝＝Ｄｈ））＋ＩＳＡＭＳＴＲ＊・ＭＡＳＴ
ＥＲ１６＊・ＤＷＮＭＳＴＲ ・（（ＢＥＮ＝＝０）＋
（ＢＥＮ＝＝１）＋（ＢＥＮ＝＝３）＋（ＢＥＮ＝＝
７）＋（ＢＥＮ＝＝８）＋（ＢＥＮ＝＝９）＋（ＢＥＮ
＝＝Ｃｈ）＋（ＢＥＮ＝＝Ｄｈ））） である。
【０２６７】上記ＤＥＮ〈１〉＊信号は、バスマスタ３
６がＩＳＡバスマスタであって、ＳＢＨＥ＊信号が否定
されるときにロウにアサートされる。上記バスマスタ３
６が３２ビットＥＩＳＡバスマスタであって、ＢＥ
〈１〉＊信号がアサートされるとき、あるいは上記バス
マスタ３６が１６ビットＥＩＳＡバスマスタであって、
ＢＥ〈１〉＊信号又はＢＥ＊〈３〉信号のいずれかがア
サートされるとき、あるいは上記バスマスタ３６が３２
ビットＥＩＳＡバスマスタであり、１６ビットデータ転
送幅にダウンシフトされつつあって、ＢＥ〈１〉＊信号
又はＢＥ〈３〉＊信号のいづれかがアサートされるとき
に、上記ＤＥＮ〈１〉＊信号はまたアサートされる。
【０２６８】ＤＥＮ〈２〉＊信号のための等式は、 ＤＥＮ〈２〉＝ＭＳＴＲＡＣＴ・ＤＡＴＡＥＮ・（ＢＵ
ＲＳＴ＊＋ＢＵＲＳＴ・ＤＥＬＢＣＫ）・ＩＳＡＭＳＴ
Ｒ＊＋ＭＡＳＴＥＲ１６＊・ＤＷＮＭＳＴＲ＊ ・
（（ＢＥＮ＝＝０）＋（ＢＥＮ＝＝１）＋（ＢＥＮ＝＝
３）＋（ＢＥＮ＝＝７）＋（ＢＥＮ＝＝８）＋（ＢＥＮ
＝＝９）＋（ＢＥＮ＝＝Ｂｈ） である。
【０２６９】ＤＥＮ〈２〉＊信号は、バスマスタ３６が
３２ビットＥＩＳＡバスマスタであり、かつ、ＢＥ
〈２〉＊又はＢＥ〈３〉＊信号のどちらかがアサートさ
れているときに、ロウにアサートされる。ＤＥＮ〈２〉
＊信号は、ＢＥ〈３〉＊信号がアサートされているとき
のみアサートされるが、これは、一般には３２ビットバ
スマスタは（たとえ、上位バイトの一方だけに有効デー
タがあっても）、書込みサイクルのデータバスの両方の
上位バイトをドライブするからである。
【０２７０】ＤＥＮ〈３〉＊信号のための等式は、 ＤＥＮ〈３〉＝ＭＳＴＲＡＣＴ・ＤＡＴＡＥＮ・（ＢＵ
ＲＳＴ＊＋ＢＵＲＳＴ・ＤＥＬＢＣＬＫ）・ＩＳＡＭＳ
ＴＲ＊・ＭＡＳＴＥＲ１６＊・ＤＷＮＭＳＴＲ＊・
（（ＢＥＮ＝＝０）＋（ＢＥＮ＝＝１）＋（ＢＥＮ＝＝
３）＋（ＢＥＮ＝＝７）＋（ＢＥＮ＝＝８）＋（ＢＥＮ
＝＝９）＋（ＢＥＮ＝＝Ｂｈ）） である。
【０２７１】上記ＤＥＮ〈３〉＊信号は、ＤＥＮ〈２〉
＊信号がアサートされるのと同一の条件の下でアサート
される。
【０２７２】ところで図２８によれば、トランシーバ回
路３６０は４つのトランシーバ３９０、３９２、３９４
および３９６から成る。ＤＢ〈３１：２４〉、ＤＢ〈２
３：１６〉、ＢＤ〈１５：８〉およびＢＤ〈７：０〉信
号は、トランシーバ３９０、３９２、３９４および３９
６のそれぞれのＡ入力に接続される。またＤ〈３１：２
４〉、Ｄ〈２３：１６〉、Ｄ〈１５：８〉およびＤ
〈７：０〉信号は、トランシーバ３９０、３９２、３９
４および３９６のそれぞれのＢ入力に接続される。また
ＤＡＴＡＤＩＲ信号は、トランシーバ３９０、３９２、
３９４および３９６のそれぞれの方向（ｄｉｒｅｃｔｉ
ｏｎａｌ）入力に接続される。またＤＥＮ〈３〉＊、Ｄ
ＥＮ〈２〉＊、ＤＥＮ〈１〉＊およびＤＥＮ〈０〉＊信
号は、トランシーバ３９０、３９２、３９４および３９
６のそれぞれのイネーブル入力に接続される。かくして
各ＤＥＮ〈３：０〉＊信号はロウにアサートされ、デー
タの適当なバイトはトランシーバ３９０、３９２、３９
４および３９６を経てイネーブルされる。なおその方向
は、ＤＡＴＡＤＩＲ信号のステータスに依存する。
【０２７３】図２９、３０および３１には、ＥＩＳＡバ
スマスタ標準書き込みサイクル、データ翻訳付きのＥＩ
ＳＡバスマスタ書き込みサイクルおよびＥＩＳＡバスマ
スタバースト書き込みサイクルおよびＥＩＳＡバスマス
タバースト書き込みサイクルを説明するタイミング図が
示される。
【０２７４】図から、ＢＭＴＡＤ３４は、このＢＭＴＡ
Ｄ３４に結合されたバスマスタカート３６の書き込みデ
ータ有効ウィンドウの制御をユーザに許している。もし
ユーザが、上記書き込みデータ有効ウィンドウの制御を
望むなら、制御のためのソフトウェアは、ＢＭＴＡＤ３
４上にあるバスマスタカード３６の型だけでなく、この
バスマスタカード３６が実行するサイクルの型も知って
いなければならない。何故なら異なったサイクルの型は
異なったウィンドウを必要とするからである。かくして
ＤＡＴＡＤＳ〈１５：０〉コントロールレジスタは、ウ
ィンドウが充分大であることを許すだけではなく、サイ
クルが正しい位置に置かれることを許すように、書き込
みデータ有効ウィンドウの適切な形成を保証するべくプ
ログラムされなければならない。ＥＩＳＡサイクルで
は、ＢＭＴＡＤ３４は、（ＳＴＡＲＴ＊に先立つ）ＢＣ
ＬＫ信号の立上り端からの書き込みデータのための６７
ｎｓの本質的遅延を含む。またＩＳＡサイクルでは、書
き込みデータのセットアップ及び保持時間は、それぞれ
のＩＳＡコマンド信号（ＩＯＷＣ＊又はＭＷＴＣ＊）の
アサートおよび否定から特定される。なお定義によっ
て、上記ＩＳＡコマンド信号はＢＣＬＫ信号に同期しな
い。
【０２７５】かくして本発明は、信号条件付けロジック
回路から成る２つの拡張カードを含む。ＳＬＴＡＤ３０
は、それぞれの信号をスレーブ拡張カード３２からシス
テムボードＳに、選択的に先進又は遅延することをユー
ザに許容する。またこのＳＬＴＡＤ３０は、スレーブ３
２からシステムボードＳに用意されるデータのための読
み出しデータ有効ウィンドウを条件づけることをユーザ
に許容する。また上記ＢＭＴＡＤ３４は、バスマスタ３
６からシステムボードＳに出力される信号を条件づける
ことをユーザに許容する。さらにこのＢＭＴＡＤ３４
は、バスマスタ３６からシステムボードＳへのデータの
書き込みデータ有効ウィンドウを条件づけることもユー
ザに許容する。本発明に係る信号条件付け装置は、コン
ピュータシステムにおけるシステムボードの仕様および
タイミング制限をテストすることをユーザに許容する
が、信号条件付けが望まれる如何なる目的にも使用する
ことができる。
【０２７６】この発明の上述の開示および記載は発明に
ついては説明的なものであって、その寸法、形状、素
材、成分および回路素子についての種々の変更、並びに
図示された回路および構造の種々な変更は、この発明の
本旨から離されることなく行うことが可能である。
【０２７７】
【発明の効果】ユーザによる、コンピュータシステムの
信号発生手段から信号受信手段（或いはその逆）へ転送
される信号の条件付けが可能となる。また、ユーザによ
る、コンピュータシステムの信号発生手段から信号受信
手段へのデータ読み出し（或いは、信号受信手段から信
号発生手段へのデータ書き込み）が可能となる。さら
に、コンピュータシステムにおけるシステムボードの仕
様およびタイミング制限をテストすることをユーザに許
容する。
【図面の簡単な説明】
【図１】本発明による信号条件付けカードを含んでいる
コンピュータシステムボードの概略図である。
【図２】システムボードとスレーブ拡張カードとの間に
インターフェイスされている、本発明によるスレーブ信
号条件付けカード（ＳＬＴＡＤ）の側面図である。
【図３】図２のＳＬＴＡＤにある種々の部品及び信号条
件付けロジックを描いたブロック図である。
【図４】図３のＳＬＴＡＤにある直列信号条件付け回路
及びこれに関連するコントロールレジスタを描いたブロ
ック図である。
【図５】図３のＳＬＴＡＤにある先進信号発生ロジック
を描いたブロック図である。
【図６】図３のＳＬＴＡＤにあるデータイネーブル条件
付け回路を描いたブロック図である。
【図７】図３のＳＬＴＡＤにあるデータイネーブル条件
付け回路を描いたブロック図である。
【図８】図６及び図７のデータイネーブル条件付け回路
のオペレーションを描いたステート転送図である。
【図９】図３のＳＬＴＡＤにあるデータバストランシー
バの概略図である。
【図１０】図６及び図７のデータイネーブル条件付け回
路により制御される種々のサイクル型のタイミングを描
いたタイミング図である。
【図１１】図６及び図７のデータイネーブル条件付け回
路により制御される種々のサイクル型のタイミングを描
いたタイミング図である。
【図１２】図６及び図７のデータイネーブル条件付け回
路により制御される種々のサイクル型のタイミングを描
いたタイミング図である。
【図１３】図６及び図７のデータイネーブル条件付け回
路により制御される種々のサイクル型のタイミングを描
いたタイミング図である。
【図１４】システムボードとバスマスタカードとの間に
インターフェイスされている、本発明によるバスマスタ
信号条件付けカード（ＢＭＴＡＤ）の側面図である。
【図１５】図１４のＢＭＴＡＤにある種々の部品及び信
号条件付けロジックを描いたブロック図である。
【図１６】図１４のＢＭＴＡＤにある直列遅延回路及び
これに関連するコントロールレジスタを描いたブロック
図である。
【図１７】図１５のＳＴＡＲＴ＊信号発生ロジックを描
いたブロック図である。
【図１８】図１７のＳＴＡＲＴ＊信号発生ロジックをオ
ペレーションを描いたステート図である。
【図１９】図１５のデータ及び信号条件付けロジックを
描いた概略図である。
【図２０】図１５のデータ及び信号条件付けロジックを
描いた概略図である。
【図２１】図１９のバスマスタ活性コントロールＰＡＬ
のオペレーションを描いたステート図である。
【図２２】図１９のバスマスタ活性コントロールＰＡＬ
のオペレーションを描いたステート図である。
【図２３】図１９のバスマスタ活性コントロールＰＡＬ
のオペレーションを描いたステート図である。
【図２４】図１９のＢＥ／ＳＥコントロールＰＡＬによ
り発生せられたＢＥ／ＳＥイネーブルコントロールステ
ートマシンのＩＳＡパス（path）を描いたステート図で
ある。
【図２５】図１９のＢＥ／ＳＥコントロールＰＡＬによ
り発生せられたＢＥ／ＳＥイネーブルコントロールステ
ートマシンのＥＩＳＡパスを描いたステート図である。
【図２６】図２０のデータチャンネルイネーブルコント
ロールＰＡＬにより発生せられたデータイネーブル条件
付けステートマシンのＩＳＡパスを描いたステート図で
ある。
【図２７】図２０のデータチャンネルイネーブルコント
ロールＰＡＬにより発生せられたデータイネーブル条件
付けステートマシンのＥＩＳＡパスを描いたステート図
である。
【図２８】図１５のＢＭＴＡＤにあるデータバストラン
シーバの概略図である。
【図２９】図１９及び図２０のデータ及び信号条件付け
ロジックにより制御される種々のサイクル型のタイミン
グを描いたタイミング図である。
【図３０】図１９及び図２０のデータ及び信号条件付け
ロジックにより制御される種々のサイクル型のタイミン
グを描いたタイミング図である。
【図３１】図１９及び図２０のデータ及び信号条件付け
ロジックにより制御される種々のサイクル型のタイミン
グを描いたタイミング図である。
【符号の説明】
３０ ＳＬＴＡＤ ３２ スレーブ拡張カード ３４ ＢＭＴＡＤ ４２ データイネーブル条件付け回路

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】信号を発生する信号発生手段及び上記信号
    を受信する信号受信手段を有するコンピュータシステム
    において、上記信号を条件付けするために上記信号発生
    手段及び上記信号受信手段の間に結合されている信号条
    件付け手段であって、 上記信号発生手段からの信号を受信するために上記信号
    発生手段に結合されている遅延入力及び遅延出力を有
    し、上記遅延入力で受信した上記信号の遅延信号を上記
    遅延出力から供給するための遅延手段と、 上記信号発生手段から供給された信号又は上記遅延信号
    の選択を指示するための選択指示手段と、 上記信号発生手段から供給された信号及び上記遅延信号
    を受信するために上記信号発生手段及び上記遅延手段に
    結合されている複数の信号入力、上記選択指示手段に結
    合されている複数の制御入力、並びに、上記信号受信手
    段に結合されている多重出力を有し、上記選択指示手段
    により指示された上記選択を基礎として上記信号入力の
    一つを上記多重出力から供給する多重手段とを備えてい
    る信号条件付け手段。
  2. 【請求項２】上記信号条件付け手段が、 上記信号発生手段と上記多重手段の上記多重出力との間
    に結合されているスイッチ手段と、 上記スイッチ手段に結合されており、上記スイッチ手段
    が上記信号発生手段からの上記信号を上記多重手段の上
    記多重出力へ結合することをイネーブルにするための手
    段とを備え、 上記多重手段は、上記スイッチ手段がイネーブルである
    ときには、上記多重手段の上記多重出力をトライステー
    トにするための手段を含んでいる請求項１の信号条件付
    け手段。
  3. 【請求項３】上記遅延手段が、上記信号に加えられる遅
    延長を選択する複数の遅延選択入力を含み、 上記信号条件付け手段が、 上記遅延手段の上記遅延選択入力に結合されている遅延
    選択信号を発生させるための遅延選択信号発生手段を備
    えている請求項２の信号条件付け手段。
  4. 【請求項４】上記選択指示手段及び上記遅延選択信号発
    生手段が、ユーザによるプログラムが可能なレジスタを
    備えている請求項３の信号条件付け手段。
  5. 【請求項５】上記コンピュータシステムが、上記信号と
    関係を持つ第２の信号を発生するための第２の信号発生
    手段を有し、上記信号条件付け手段が、 上記第２の信号発生手段からの上記第２の信号を受信す
    るために上記第２の信号発生手段に結合されている先進
    入力及び先進出力を有し、上記先進入力で受信された上
    記第２の信号がアサートされた後の所定の遅延時間で発
    生する先進信号を上記先進出力から供給するための先進
    手段を備えており、 上記選択指示手段が、上記先進信号の選択をも指示する
    ことを含んでおり、 上記多重手段が、上記先進信号を受信するための付加信
    号入力を含んでおり、上記選択指示手段に反応して、上
    記信号発生手段からの上記信号、上記遅延信号、又は上
    記先進信号のいずれかを上記多重手段の上記多重出力に
    供給する請求項１の信号条件付け手段。
  6. 【請求項６】上記先進手段が、 上記第２の信号発生手段からの上記第２の信号を受信す
    るための手段と、 上記第２の信号がアサートされたときに第３の信号をア
    サートするための手段と、 上記第３の信号を受信して、上記第３の信号の遅延した
    信号である遅延第３信号を発生する前縁遅延手段と、 上記遅延第３信号を受信するための入力を有しており、
    上記遅延第３信号がアサートしているときに上記先進信
    号をアサートする手段と、 上記遅延第３信号を受信するための入力を有しており、
    上記遅延第３信号がアサートしているときに第４の信号
    をアサートする手段と、 上記第４の信号を受信して、上記第４の信号の遅延した
    信号である遅延第４信号を発生する後縁遅延手段と、 上記遅延第４信号を受信するための入力を有しており、
    上記遅延第４信号がアサートしているときに上記先進信
    号を否定する手段とを含んでいる請求項５の信号条件付
    け手段。
  7. 【請求項７】上記前縁遅延手段及び上記後縁遅延手段
    が、上記第３の信号及び上記第４の信号に加えられる遅
    延長を選択する遅延選択信号を受信する複数の遅延選択
    入力を含んでおり、 上記先進手段が、 上記前縁遅延手段及び上記後縁遅延手段の上記遅延選択
    入力に結合されており、上記遅延選択信号を発生するた
    めの遅延選択信号発生手段を備えている請求項６の信号
    条件付け手段。
  8. 【請求項８】上記遅延選択信号発生手段が、ユーザによ
    るプログラムが可能なレジスタを備えている請求項７の
    信号条件付け手段。
  9. 【請求項９】データ信号発生手段及びデータ信号受信手
    段を有するコンピュータシステムにおいて、データ信号
    のデータ有効ウィンドウを条件付けするためのデータ有
    効ウィンドウ条件付け手段であって、 データイネーブル信号パルス発生手段と、 上記データイネーブル信号パルス発生手段からのデータ
    イネーブル信号パルスを受信するために上記データイネ
    ーブル信号パルス発生手段に結合されている遅延入力及
    び遅延出力を有し、上記遅延入力で受信した上記データ
    イネーブル信号パルスの遅延した信号である遅延データ
    イネーブル信号パルスを上記遅延出力から供給するため
    の遅延手段と、 上記データ信号発生手段で発生した上記データ信号及び
    上記遅延データイネーブル信号パルスを受信するために
    上記データ信号発生手段及び上記データイネーブル信号
    パルス発生手段に結合されている複数の入力、並びに、
    上記データ信号受信手段に結合されている複数の出力を
    有しており、上記遅延データイネーブル信号パルスが発
    生した後に上記データ信号を上記データ信号受信手段へ
    イネーブルにするデータ信号イネーブル手段とを備えて
    いるデータ有効ウィンドウ条件付け手段。
  10. 【請求項１０】上記遅延手段が、上記遅延の遅延長を決
    定する遅延信号を受信する複数の遅延選択入力を含み、 上記データ有効ウィンドウ条件付け手段が、 上記遅延手段の上記遅延選択入力に結合されている上記
    遅延信号を発生するユーザによるプログラムが可能なレ
    ジスタを備えている請求項９のデータ有効ウィンドウ条
    件付け手段。
  11. 【請求項１１】いつ上記データ信号発生手段が活性であ
    るかを決定し、その決定結果を示す活性表示信号を発生
    する決定手段を備えており、 上記データ信号イネーブル手段が、上記活性表示信号を
    受信し、上記データ信号発生手段が活性であるときのみ
    に上記データ信号をイネーブルにする請求項９のデータ
    有効ウィンドウ条件付け手段。
  12. 【請求項１２】上記コンピュータシステムが、 上記データ信号発生手段をアドレスする複数のアドレス
    信号を発生する上記データ信号受信手段と、 上記アドレス信号を受信し、上記データ信号受信手段に
    よってアドレスされているときは活性となる上記データ
    信号発生手段とを含んでおり、 上記決定手段が、上記アドレス信号を受信し、上記デー
    タ信号発生手段がいつアドレスされているかをデコード
    する請求項１１のデータ有効ウィンドウ条件付け手段。
  13. 【請求項１３】上記コンピュータシステムが、上記デー
    タ信号受信手段と上記データ有効ウィンドウ条件付け手
    段との間に結合された複数のデータチャンネルを備える
    データバスを含んでおり、上記データ信号発生手段が、
    上記データバスの特定の上記データチャンネルにある上
    記データ信号をイネーブルにするためのチャンネルイネ
    ーブル手段を含んでおり、 上記データ信号イネーブル手段が、上記データ信号発生
    手段により特定された上記データチャンネルにある上記
    データ信号をイネーブルにするための手段を含んでいる
    請求項９のデータ有効ウィンドウ条件付け手段。
  14. 【請求項１４】上記チャンネルイネーブル手段が、上記
    データ信号発生手段のデータ幅を決定するための手段を
    含んでいる請求項１３のデータ有効ウィンドウ条件付け
    手段。
  15. 【請求項１５】上記データ信号受信手段が、上記データ
    信号を要求するための要求手段を含んでおり、上記要求
    手段が、複数のチャンネルイネーブル信号を発生するた
    めの手段を含んでおり、 上記チャンネルイネーブル手段が、上記チャンネルイネ
    ーブル信号を受信し、上記データ信号発生手段により特
    定された上記データチャンネルをデコードするために、
    上記チャンネルイネーブル信号及び上記データ信号発生
    手段の上記データ幅を用いる請求項１３のデータ有効ウ
    ィンドウ条件付け手段。
  16. 【請求項１６】上記データ信号受信手段が、上記データ
    信号発生手段の上記データ幅と異なったデータ幅を有す
    ることのできる請求項１５のデータ有効ウィンドウ条件
    付け手段。
  17. 【請求項１７】上記データ信号発生手段が上記データ信
    号を受信することができ、上記データ有効ウィンドウ条
    件付け手段が、 上記データ信号イネーブル手段に結合されており、上記
    データ信号発生手段が上記データ信号を発生しているか
    又は受信しているかを判定し、その判定結果を示す表示
    信号を発生するための手段を備えており、 上記データ信号イネーブル手段が、上記表示信号を受信
    し、上記データ信号発生手段が上記データ信号を受信し
    ているときには上記データ信号発生手段へ上記コンピュ
    ータシステムからのデータをイネーブルにし、上記デー
    タ信号発生手段が上記データ信号を発生しているときに
    は上記コンピュータシステムへ上記データ信号発生手段
    からのデータをイネーブルにする請求項１３のデータ有
    効ウィンドウ条件付け手段。
  18. 【請求項１８】上記データ信号発生手段及び上記データ
    信号受信手段が、複数のデータ転送サイクルの型のいず
    れかを用いることができ、 上記データ信号発生手段が、或る適当な時間に上記デー
    タ転送サイクルの型に従って、上記データ信号をイネー
    ブルにし、 上記データ信号受信手段が、上記データ転送サイクルの
    型を表示する複数の制御信号を発生し、 上記データ有効ウィンドウ条件付け手段が、上記制御信
    号を受信し、上記各データ転送サイクル中の適当な時間
    に上記データイネーブル信号パルスを発生する請求項１
    ３のデータ有効ウィンドウ条件付け手段。
  19. 【請求項１９】上記コンピュータシステムが、複数のク
    ロックパルスを備えるクロック信号を発生するクロック
    手段を含んでおり、上記データ転送サイクルの型が、上
    記複数のクロックパルスの長さを有しており、 上記遅延手段が、最大遅延長を有しており、 上記データイネーブル信号パルス発生手段が、上記クロ
    ック信号を受信する入力を有しており、いくつかの上記
    クロックパルスが上記データ転送サイクル内にある上記
    データイネーブル信号パルスを発生することができ、そ
    れゆえ、上記最大遅延長よりも長い遅延を提供する請求
    項１８のデータ有効ウィンドウ条件付け手段。
  20. 【請求項２０】上記データ転送サイクルの型が、上記デ
    ータ信号が上記各クロックパルスでイネーブルにされる
    第１のサイクル型を含んでおり、上記データ有効ウィン
    ドウ条件付け手段が、 上記クロック手段で発生した上記クロック信号を受信す
    るために上記クロック手段に結合されている遅延入力及
    び遅延出力を有し、上記遅延入力で受信した上記クロッ
    ク信号の遅延した信号である遅延クロック信号を上記遅
    延出力から供給するための遅延手段を備えており、 上記データ信号イネーブル手段が、上記遅延クロック信
    号を受信するための入力を含んでおり、上記データ信号
    発生手段及び上記データ信号受信手段が上記第１のサイ
    クル型を用いているときには、上記遅延クロック信号に
    従って上記データ信号をイネーブルにする請求項１９の
    データ有効ウィンドウ条件付け手段。
  21. 【請求項２１】上記遅延手段が、その遅延長を決定する
    遅延選択信号を受信する複数の遅延選択入力を含んでお
    り、 上記データ有効ウィンドウ条件付け手段が、 上記遅延手段の上記遅延選択入力に結合されている上記
    遅延選択信号を発生するためのユーザによるプログラム
    が可能なレジスタを備えている請求項２０のデータ有効
    ウィンドウ条件付け手段。
  22. 【請求項２２】データ信号発生手段、データ信号受信手
    段、上記データ信号発生手段と上記データ信号受信手段
    との間に結合されているデータバス、及び、上記データ
    信号発生手段と上記データ信号受信手段と上記データバ
    スとに結合されて複数のクロックパルスを備えるクロッ
    ク信号を発生するためのクロック手段を有するコンピュ
    ータシステムにおいて、データ信号のデータ有効ウィン
    ドウを条件付けするためのデータ有効ウィンドウ条件付
    け手段であって、 上記データ信号発生手段及び上記データ信号受信手段
    は、上記データ信号が上記データ信号発生手段から上記
    各クロックパルスにおいてイネーブルにされるような第
    １のデータ転送サイクル型を含んでおり、上記データ有
    効ウィンドウ条件付け手段は、 上記クロック手段で発生した上記クロック信号を受信す
    るために上記クロック手段に結合されている遅延入力及
    び遅延出力を有し、上記遅延入力で受信した上記クロッ
    ク信号の遅延した信号である遅延クロック信号を上記遅
    延出力から供給するための遅延手段、並びに、 上記データ信号と上記遅延クロック信号とを受信するた
    めの入力、及び、上記データ信号を上記データ信号受信
    手段にイネーブルにするための出力を有するデータ信号
    イネーブル手段を備えており、 上記データ信号イネーブル手段が、上記遅延クロック信
    号に従って、上記データ信号を上記データ信号受信手段
    にイネーブルにするデータ有効ウィンドウ条件付け手
    段。
  23. 【請求項２３】信号を発生する信号発生手段及び上記信
    号を受信する信号受信手段を有するコンピュータシステ
    ムにおいて、上記信号を条件付けするための信号条件付
    け手段であって、 上記信号発生手段及び上記信号受信手段に結合されてお
    り、いつ上記信号がアサートされるかを予期するため、
    及び、その結果を示す予期信号を発生するための予期手
    段、並びに、 上記予期手段に結合されており、上記予期信号を受信す
    るため、及び、上記信号受信手段への代用信号を発生す
    るための代用信号発生手段を備えている信号条件付け手
    段。
  24. 【請求項２４】上記信号発生手段及び上記信号受信手段
    のそれぞれが複数の制御信号を発生し、 上記予期手段が、上記信号発生手段及び上記信号受信手
    段からの一又はそれ以上の上記制御信号を受信し、いつ
    上記代用信号がアサートされるかを決定するために上記
    制御信号を用いる請求項２３の信号条件付け手段。
  25. 【請求項２５】上記代用信号発生手段が、 上記予期手段に結合されており、上記予期信号がアサー
    トされたときに第１の信号をアサートするための手段
    と、 上記第１の信号を受信して、上記第１の信号の遅延した
    信号である遅延第１信号を発生する前縁遅延手段と、 上記遅延第１信号がアサートされているときに上記代用
    信号をアサートする手段と、 上記代用信号がアサートされているときに第２の信号を
    アサートする手段と、 上記第２の信号を受信して、上記第２の信号の遅延した
    信号である遅延第２信号を発生する後縁遅延手段と、 上記遅延第２信号がアサートされているときに上記代用
    信号を否定する手段とを備えている請求項２４の信号条
    件付け手段。
  26. 【請求項２６】上記前縁遅延手段及び上記後縁遅延手段
    が、上記第１の信号及び上記第２の信号に加えられる遅
    延長を選択する複数の遅延選択入力を含んでおり、 上記信号条件付け手段が、 上記前縁遅延手段及び上記後縁遅延手段の上記遅延選択
    入力に結合されている遅延選択信号を発生するためのユ
    ーザによるプログラムが可能なレジスタを備えている請
    求項２５の信号条件付け手段。
  27. 【請求項２７】信号を発生する信号発生手段及び上記信
    号を受信する信号受信手段を有するコンピュータシステ
    ムにおいて、上記信号を条件付けするための信号条件付
    け手段であって、 上記信号発生手段及び上記信号受信手段が、複数のサイ
    クルを備えるデータ転送サイクルの型を含んでおり、上
    記信号が、複数のステートを含んでおりかつデータ転送
    中に起こる上記複数のサイクル中にステートを変更せ
    ず、上記信号条件付け手段が、 第１のステートを有する上記信号を受信するために上記
    信号発生手段に結合されている手段と、 上記信号受信手段に結合されており、或る遅延した期間
    だけ上記信号の上記ステートを変更しかつその後に上記
    信号をその第１のステートに再格納する変更再格納手段
    とを備えており、この変更再格納手段が、上記変更をさ
    れた変更信号及び上記再格納をされた再格納信号を上記
    信号受信手段に供給する信号条件付け手段。
  28. 【請求項２８】上記変更再格納手段が、 上記変更信号が上記信号受信手段に供給されているとき
    は第１の信号を発生する手段と、 上記第１の信号を受信し、上記第１の信号の遅延した信
    号である遅延第１信号を発生する遅延手段と、 上記遅延第１信号を受信し、かつ、上記遅延第１信号が
    発生した後に上記再格納信号を供給する入力を有してい
    る手段とを含んでいる請求項２７の信号条件付け手段。
  29. 【請求項２９】データ信号発生手段及びデータ信号受信
    手段を有するコンピュータシステムにおいて、データ信
    号のデータ有効ウィンドウを条件付けするためのデータ
    有効ウィンドウ条件付け手段であって、 上記データ信号発生手段に結合されており、上記データ
    信号がイネーブルにされているときに、上記データ信号
    のデータ有効ウィンドウ長だけアサートされるデータ有
    効ウィンドウ信号を発生する手段と、 上記データ有効ウィンドウ信号を受信し、かつ、上記デ
    ータ有効ウィンドウ信号の遅延した信号である遅延デー
    タ有効ウィンドウ信号を発生する遅延手段と、 上記データ信号発生手段に結合されており、上記データ
    信号を受信するための複数の入力、上記遅延データ有効
    ウィンドウ信号を受信するための入力、並びに、上記デ
    ータ信号受信手段に結合されている出力を有しており、
    上記遅延データ有効ウィンドウ信号がアサートされてい
    る間は上記データ信号を上記データ信号受信手段にイネ
    ーブルにする手段とを備えているデータ有効ウィンドウ
    条件付け手段。
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US5448699A (en) 1995-09-05
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