JPH05216748A - 記憶手段制御手段 - Google Patents

Abstract

(57)【要約】 【目的】従来は処理時間がかかった表示制御回路内のデ
ータ記憶手段の退避回復処理を高速化する手段を提供す
る。 【構成】表示制御レジスタのマッピングを切り換えるモ
ードレジスタ７を設ける。通常データレジスタ４はＩ／
Ｏ空間２５にマッピングしておく。タスクスイッチによ
る退避回復処理２２においては、モードレジスタ７を設
定し、データレジスタ４をメモリ空間２６にマッピング
する。このようにすればメモリ空間２６から表示制御用
の各データレジスタ４を連続してアクセスできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパーソナルコンピュータ
などの情報処理装置の記憶手段制御手段において、内部
の記憶手段の有する情報を高速に退避・回復する方法に
関する。

【０００２】

【従来の技術】パーソナルコンピュータの表示系におい
ては、表示素子に対するタイミング生成や描画を高速化
するためなどに各種のレジスタ（データ記憶手段）を備
えている。表示制御レジスタは数が多く、それを一般の
Ｉ／Ｏ素子と同様にＣＰＵのＩ／Ｏ空間にマッピングす
ると、他の周辺Ｉ／Ｏレジスタへの割り当てが不足す
る。そこで表示系のＩ／Ｏは、多くの場合インデックス
方式によって割り当てがされている。

【０００３】インデックス方式とは、あるＩ／Ｏアドレ
スをインデックスレジスタとし、続くアドレスをデータ
レジスタとする。まずインデックスレジスタにアクセス
したいレジスタのインデックス値を設定する。これによ
って、制御回路内部でそのインデックス値を持つレジス
タが選択される。次にデータレジスタのアドレスから、
読み書きを行えばよい。この方法をとれば、わずか２バ
イトのアドレスの占有だけで、最大２５６インデックス
分のレジスタのアクセスが可能になる。もちろんインデ
ックスレジスタを２バイトにすれば、６５５３６インデ
ックス分のデータレジスタがアクセスできる。

【０００４】このようなインデックス方式を採用した表
示制御回路は、例えば「IBM Personal System/2 Hardwa
re Interface Technical Reference - Common Interfac
e」におけるＶＧＡ（Video Graphics Array）の項など
で述べられている。

【０００５】

【発明が解決しようとする課題】最近では、ＭＳ−Ｗｉ
ｎｄｏｗｓや、ＯＳ／２などに代表されるマルチタスク
環境が普及してきた。このような環境において、ハード
ウェアとしては一つしかない表示系を各タスクがあたか
もそれぞれ個別に持っているような仮想的な表示を行う
場合、アクティブタスクの切り換えのたびに、表示メモ
リの内容と各種制御レジスタの設定を退避回復する必要
がある。

【０００６】しかしＩ／Ｏレジスタの退避回復は、次の
２点の理由により時間がかかるという課題があった。

【０００７】まず、Ｉ／Ｏアクセスサイクルは、ＣＰＵ
の動作特性上、時間がかかるということである。例えば
米国インテル社の３８６ＤＸ ＣＰＵにおいては、シン
グルタスク時に使用されるリアルモードと呼ばれる動作
では、入出力命令は１０〜１３クロックで実行されるの
に比べ、マルチタスクで使用される仮想８６モードでは
２４〜２７クロックとほぼ倍の処理時間が必要となる。

【０００８】また、もう一つの理由は、先ほど述べたよ
うに、Ｉ／Ｏレジスタのマッピングにインデックス方式
をとっているため、一つのレジスタのアクセスごとにイ
ンデックスの設定が必要となるためである。図４を用い
て、この処理を説明する。図４において、左側が退避処
理、右側が回復処理である。処理１００と１０７は、退
避または回復すべきメモリアドレスなどを決定するため
に必要な前処理である。

【０００９】まず退避処理においては、インデックスレ
ジスタにインデックス値を書込み（１０１）、続いてデ
ータレジスタから退避すべきレジスタ値を読み出す（１
０２）。その値を主メモリに書き込む（１０３）。続い
て次に退避するレジスタのインデックス値と主メモリの
アドレスをインクリメントする（１０４、１０５）。こ
れは一般にＣＰＵの内部レジスタに保存されている値で
ある。これらの処理をデータレジスタの数分繰り返す
（１０６）。

【００１０】回復処理はこの逆であり、まず主メモリか
ら回復すべき値を読みだす（１０８）。インデックスレ
ジスタにインデックス値を書込み（１０９）、続いてデ
ータレジスタに先ほど読出していた値を書き込む（１１
０）。続いて次に回復するレジスタのインデックス値と
主メモリのアドレスをインクリメントする（１１１、１
１２）。これらの処理をレジスタの数分繰り返す（１１
３）。

【００１１】タスク切り換え処理時は割り込みを受け付
けられないなどの制約が生じるので、このようにレジス
タの退避回復処理が複雑で遅いと問題となる。

【００１２】本発明の目的は、従来は処理時間がかかっ
た表示制御回路等の記憶手段制御手段内のデータ記憶手
段の退避回復等の処理を高速化する手段を提供すること
にある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、Ｉ／Ｏ空間及びメモリ空間に接続されたデータ記憶
手段を有する記憶手段制御手段において、上記データ記
憶手段が、Ｉ／Ｏ空間にあるモードか、メモリ空間にあ
るモードかを示すモード記憶手段と、上記モード記憶手
段が記憶するモードにより、Ｉ／Ｏ空間アクセス信号お
よびメモリ空間アクセス信号のうちいずれが、上記デー
タ記憶手段へアクセスできるかを切り替える選択手段と
を有することとしたものである。

【００１４】

【作用】Ｉ／Ｏ空間及びメモリ空間に接続されたデータ
記憶手段を有する記憶手段制御手段において、モード記
憶手段は、上記データ記憶手段が、Ｉ／Ｏ空間にあるモ
ードか、メモリ空間にあるモードかを示す。選択手段
は、上記モード記憶手段が記憶するモードにより、Ｉ／
Ｏ空間アクセス信号およびメモリ空間アクセス信号のう
ちいずれが、上記データ記憶手段へアクセスできるかを
切り替える。

【００１５】この結果、メモリ空間でのアクセスになる
ため、高速化が可能となる。

【００１６】

【実施例】本実施例においては、データ記憶手段である
表示制御レジスタのマッピングを切り換えるモード記憶
手段であるモードレジスタを設ける。タスクスイッチ時
はこのモードを切り換えて、表示制御レジスタをメモリ
空間にマッピングする。

【００１７】タスクスイッチ処理においては、現タスク
で設定されていた表示制御レジスタの値をメモリ空間か
ら高速に読出し、タスクの退避エリアである主メモリに
転送する。そして、主メモリ退避されていた別のタスク
の表示制御レジスタの情報を、メモリ空間から表示制御
レジスタに対し高速に書き込む。最後にモードレジスタ
によって表示制御レジスタをＩ／Ｏ空間のマッピングに
戻す。

【００１８】通常はモードレジスタの値はＩ／Ｏ空間側
にしておけば、表示制御レジスタのアクセスに関し互換
性の問題は生じない。またＩ／Ｏ空間に表示制御レジス
タが存在するものとして作られているタスクスイッチ処
理を用いた場合でも、処理の高速化が期待できないだけ
で動作上はまったく問題がない。

【００１９】また、メモリ空間は主メモリなどで占めら
れており空き領域がない場合が多いが、表示制御レジス
タをメモリ空間にマッピングしたときは表示メモリ側を
ディスエーブルすればこの問題も生じない。

【００２０】以下、本発明の実施例を図面を用いて説明
する。

【００２１】第１図はアドレスマップの一例を表した図
であり、インデックス記憶手段であるインデックスレジ
スタ２をＩ／Ｏ空間２５のアドレス０３Ｄ４Ｈ（末尾の
Ｈは１６進数を表す）、データレジスタ４を０３Ｄ５Ｈ
に割り当てた例を示す。０３Ｄ６Ｈは、モードレジスタ
７である。インデックスレジスタ２に設定したインデッ
クス値１４によって、データ記憶手段であるデータレジ
スタＡ４１からデータレジスタＤ４４までが選択され
る。なおこの図では４つのデータレジスタがあるものと
して記述している。

【００２２】またメモリ空間２６のＢ８０００Ｈからは
表示メモリＶＲＡＭ２０がマッピングされているものと
する。ここでモードレジスタ７に１を書き込むと、ＶＲ
ＡＭ２０のアドレスがデータレジスタＡ４１からデータ
レジスタＤ４４に切換わる。これによって主メモリ２１
との退避回復処理２２を高速に行うことができる。

【００２３】次に、実際の回路例を図面を用いて説明す
る。

【００２４】図５はパーソナルコンピュータの概略ブロ
ック図の一例である。５１はＣＰＵ、５２はバス、５３
は基本ソフトウェアを格納したＲＯＭ、５４はＲＡＭ、
５５と５６は外部記憶のためのＦＤＣとフロッピーディ
スク、５７と５８は入力のためのＫＢコントローラとキ
ーボード、６０は本発明のおよぶ表示制御回路であり６
１は映像信号、６２はＣＲＴである。

【００２５】図６は表示制御回路６０の概略ブロック図
の一例である。７５は表示アドレスを発生するＣＲＴコ
ントローラ、７６はＣＲＴコントローラ７５からのアド
レスとＣＰＵ５１から出力されバス５２上のアドレスバ
ス７０を切り換えるアドレスマルチプレクサ、７８は描
画データ制御部、７７は表示メモリ、７９は表示メモリ
からの読みだしデータを映像信号６１に変換するパラレ
ルシリアル変換器である。８０はアクセス制御部であ
り、内部には複数のＩ／Ｏレジスタ８１を備えている。
レジスタ出力８２は、本例では描画データ制御部７８に
接続され、Ｉ／Ｏレジスタ８１に設定された値によっ
て、表示メモリ７７に対する描画を制御する。

【００２６】またアクセス制御部８０には、バス５２か
らアドレスバス７０、データバス１３、Ｉ／Ｏ書込み信
号１２、Ｉ／Ｏ読出し信号７２、メモリ書込み信号７
３、メモリ読出し信号７４が入力され、ＶＲＡＭ書き込
み信号１７とＶＲＡＭ読み出し信号１８が出力される。

【００２７】図２はアクセス制御部８０の中でＩ／Ｏレ
ジスタ８１の制御関係部分を抜き出した回路例である。
１はＩ／Ｏアドレスデコーダ、２はインデックスレジス
タ、３はインデックスデコーダ、４１はデータレジスタ
Ａ、５はＡＮＤゲートである。

【００２８】データ記憶手段へアクセスできる空間を切
り替える選択手段は、ＯＲゲート５１１，ＮＡＮＤゲー
ト１９，ＡＮＤゲート３０，ＡＮＤゲート３１，ＯＲゲ
ート１５，ＯＲゲート１６，インバータ１９１とを有す
る。

【００２９】次に動作を説明する。データレジスタＡ４
１〜データレジスタＤ４４は、Ｉ／Ｏ空間では、アドレ
スの０３Ｄ４Ｈに割り当てられ、メモリ空間では、アド
レスＢ８０００Ｈに割り当てられるが、これは、例えば
ＯＳがモードレジスタの値に応じて、アクセスするアド
レスを判断する。モードレジスタの値の設定も例えば、
ＯＳが行なうこととすれば、アプリケーションソフトを
作る側の負担は少なくてすむ。インデックスレジスタ選
択線８は第１図にしたがえばアドレスが０３Ｄ４Ｈで活
性状態になり、そのアドレスに書込みがあると、Ｉ／Ｏ
書込み信号１２によってインデックスレジスタ２にデー
タバス１３の値が書込まれる。

【００３０】インデックスレジスタ２に書き込まれたイ
ンデックス値１４はインデックスデコーダ３でデコード
される。インデックスレジスタ値１４が例えば００Ｈで
あり、次に０３Ｄ５Ｈに書込みがあると活性化されたデ
ータレジスタ選択線９とともにＡＮＤゲート５を通りデ
ータレジスタＡ４１が選択され書込み動作が行われる。

【００３１】なお、ＡＮＤゲート５、ＯＲゲート５１、
データレジスタＡ４１を含む部分はデータレジスタの個
数分存在する。

【００３２】次に空間の切り替えについて説明する。７
はモードレジスタであり、データレジスタＡ４１からデ
ータレジスタＤ４４のマッピングをＩ／Ｏ空間２５かメ
モリ空間２６かに切り換える働きを持つ。アドレス０３
Ｄ６Ｈで活性化されるモードレジスタ選択線１０によっ
てモードレジスタ７に値が書き込まれる。モード値１１
が０であれば、ＯＲゲート１５、１６によってＶＲＡＭ
書込み信号１７、ＶＲＡＭ読出し信号１８が有効にな
る。

【００３３】一方、モード値１１が１であれば、ＯＲゲ
ート１５、１６によってＶＲＡＭ書込み信号１７、ＶＲ
ＡＭ読出し信号１８はマスクされるとともに、ＮＡＮＤ
ゲート１９によってデータレジスタＡ４１の方が有効に
なる。

【００３４】データレジスタＡ４１の書込み、読出しの
信号は、ＡＮＤゲート３０、３１によって論理ＯＲされ
るため、メモリアドレスデコーダ６で活性化されるＶＲ
ＡＭ選択線３２がアドレスＢ８０００Ｈで活性状態にな
れば、メモリ空間２６からデータレジスタＡ４１へのア
クセスが可能となる。

【００３５】続いて、本発明を採用した場合の退避回復
処理２２について述べる。図３において、左側が退避処
理、右側が回復処理である。処理２００と２０７は、退
避回復すべきメモリアドレスなどを決定するために必要
な前処理である。

【００３６】まず退避処理においては、本発明の特徴で
あるモードレジスタ７に１を書き込む（２０１）。その
後はデータレジスタ４はメモリ空間２６にマッピングさ
れるので、メモリ空間２６からデータレジスタを読出し
（２０２）、主メモリに転送（２０３）するだけでよ
い。この処理をレジスタの数分繰り返す（２０４）。

【００３７】回復処理はこの逆であり、まず主メモリか
ら回復すべき値を読出し（２０６）、メモリ空間２６か
らデータレジスタに書き込めば（２０７）よい。この処
理をレジスタの数分繰り返す（２０８）。最後にモード
レジスタ７を０に戻し（２０９）データレジスタ４をＩ
／Ｏ空間２５にマッピングする。

【００３８】このように本発明では、従来のフローの例
である図４に比べて非常に簡単な処理になる。特にＩ／
Ｏレジスタに対するアクセスはモードレジスタ７への書
込み（２０１、２０９）だけであり、ＣＰＵの動作モー
ドによってＩ／Ｏ命令の処理が遅くなっても影響が少な
い。

【００３９】さらに、本発明では、次のような工夫がで
きる。すなわち、退避処理における２０２、２０３、２
０４の一連のループ、および回復処理における２０６、
２０７、２０８の一連のループは、インテル社の８０８
６互換ＣＰＵを用いれば、ＲＥＰ ＭＯＶＳという単一
ストリング命令に置き換えることができ、より一層の高
速化が期待できる。

【００４０】以上はデータレジスタ４は４つとして説明
してきたが、実際の表示制御回路では５０ないし１００
個のレジスタがあり、このような高速化の効果が大き
い。

【００４１】また、図６では、描画データ制御部７８に
レジスタ出力８２が接続された場合を示したが、その他
の制御部に接続されるＩ／Ｏレジスタ８１に適用しても
よいのは言うまでもない。

【００４２】この様に、本発明によれば、表示制御レジ
スタの退避回復処理を高速に行えるという効果がある。

【００４３】

【発明の効果】本発明によれば、従来は処理時間がかか
った表示制御回路等の記憶手段制御手段内のデータ記憶
手段の退避回復等の処理を高速化する手段を提供でき
る。

【図面の簡単な説明】

【図１】本発明を用いた場合のアドレスマップの説明図
である。

【図２】本発明のアクセス制御部のブロック図である。

【図３】本発明を用いた場合の退避回復処理のフローチ
ャートである。

【図４】従来の退避回復処理のフローチャートである。

【図５】パソコン全体のブロック図である。

【図６】表示制御回路のブロック図である。

【符号の説明】

１…Ｉ／Ｏアドレスデコーダ、２…インデックスレジス
タ、３…インデックスデコーダ、６…メモリアドレスデ
コーダ、７…モードレジスタ、４０…データレジスタ、
４１…データレジスタＡ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】Ｉ／Ｏ空間及びメモリ空間に接続されたデ
   ータ記憶手段を有する記憶手段制御手段であって、 上記データ記憶手段が、Ｉ／Ｏ空間にあるモードか、メ
   モリ空間にあるモードかを示すモード記憶手段と、 上記モード記憶手段が記憶するモードにより、Ｉ／Ｏ空
   間アクセス信号およびメモリ空間アクセス信号のうちい
   ずれが、上記データ記憶手段へアクセスできるかを切り
   替える選択手段とを有することを特徴とする記憶手段制
   御手段。
2. 【請求項２】インデックス値を有するインデックス記憶
   手段と、上記インデックス値で選択される複数のデータ
   記憶手段を有し、上記インデックス記憶手段および上記
   データ記憶手段は、Ｉ／Ｏ空間及びメモリ空間に接続さ
   れている記憶手段制御手段であって、 上記データ記憶手段が、Ｉ／Ｏ空間にあるモードか、メ
   モリ空間にあるモードかを示すモード記憶手段と、 上記モード記憶手段が記憶するモードにより、Ｉ／Ｏ空
   間アクセス信号およびメモリ空間アクセス信号のうちい
   ずれが、上記データ記憶手段へアクセスできるかを切り
   替える選択手段とを有することを特徴とする記憶手段制
   御手段。
3. 【請求項３】請求項１または２記載の記憶手段制御手段
   において、 上記複数のデータ記憶手段を、メモリ空間内の連続アド
   レスに配置することを特徴とする記憶手段制御手段。
4. 【請求項４】請求項３記載の記憶手段制御手段を用いた
   データ記憶手段の有するデータの退避回復処理方法であ
   って、 ひとつの命令で複数アドレスの内容を移動させるストリ
   ング命令により、連続したメモリ空間に配置された複数
   のデータ記憶手段の内容を退避および回復することを特
   徴とするデータ記憶手段の有するデータの退避回復処理
   方法。
5. 【請求項５】請求項１、２、３または４記載のデータ記
   憶手段は、表示に関するデータを記憶し、記憶手段制御
   手段は、上記データ記憶手段を制御することにより、表
   示制御を行なう表示制御回路であることを特徴とする記
   憶手段制御手段。