JPH05216778A - メモリサブシステム - Google Patents
メモリサブシステムInfo
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- JPH05216778A JPH05216778A JP4168668A JP16866892A JPH05216778A JP H05216778 A JPH05216778 A JP H05216778A JP 4168668 A JP4168668 A JP 4168668A JP 16866892 A JP16866892 A JP 16866892A JP H05216778 A JPH05216778 A JP H05216778A
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- JP
- Japan
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- array
- memory
- data
- error correction
- memory subsystem
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1044—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices with specific ECC/EDC distribution
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】 （修正有）
【目的】既知の不良ビットを有するメモリ装置を使用す
るメモリサブシステムを提供する。 【構成】メモリサブシステム１６において、データがバ
スインタフェース回路２２を介してバス１２へ・バス１
２から通信される。バスと制御インタフェース回路２４
がサブシステム１６により必要な制御信号の双方向転送
を行う。メモリアレイ２８へ書込まれるデータは、バス
インタフェース２２からエラー検知・補正回路へ供給さ
れる。回路３０は６個のエラー補正ビットを使用し、メ
モリアレイ２８から読取ったデータで発生する全ての単
一ビットエラーの補正可能。従って、データが誤って該
アレイ２８内に格納され且つ該アレイから読取られる場
合であっても、これらのエラーは補正され、且つ正しい
データのみが該メモリサブシステム１６の境界を超えて
通過する。
るメモリサブシステムを提供する。 【構成】メモリサブシステム１６において、データがバ
スインタフェース回路２２を介してバス１２へ・バス１
２から通信される。バスと制御インタフェース回路２４
がサブシステム１６により必要な制御信号の双方向転送
を行う。メモリアレイ２８へ書込まれるデータは、バス
インタフェース２２からエラー検知・補正回路へ供給さ
れる。回路３０は６個のエラー補正ビットを使用し、メ
モリアレイ２８から読取ったデータで発生する全ての単
一ビットエラーの補正可能。従って、データが誤って該
アレイ２８内に格納され且つ該アレイから読取られる場
合であっても、これらのエラーは補正され、且つ正しい
データのみが該メモリサブシステム１６の境界を超えて
通過する。
Description
【０００１】
【産業上の利用分野】本発明は、大略、デジタルコンピ
ュータシステムに関するものであって、更に詳細には、
デジタルコンピュータと共に使用するのに適したメモリ
サブシステムに関するものである。
ュータシステムに関するものであって、更に詳細には、
デジタルコンピュータと共に使用するのに適したメモリ
サブシステムに関するものである。
【０００２】
【従来の技術】メモリサブシステムは、電子的デジタル
コンピュータシステムの必須のパーツ（部品）である。
メモリのコストは十分に下がっており、従って比較的廉
価なパソコンシステムを、典型的に数年前においてのみ
使用可能であったものと比較して大量のメモリを有する
ように構成することが可能である。メモリ拡張サブシス
テムは、エキストラなメモリを与えるために、パソコン
又はワークステーションに組込むことの可能なプラグイ
ンタイプのカード又はモジュールとして入手することが
可能である。
コンピュータシステムの必須のパーツ（部品）である。
メモリのコストは十分に下がっており、従って比較的廉
価なパソコンシステムを、典型的に数年前においてのみ
使用可能であったものと比較して大量のメモリを有する
ように構成することが可能である。メモリ拡張サブシス
テムは、エキストラなメモリを与えるために、パソコン
又はワークステーションに組込むことの可能なプラグイ
ンタイプのカード又はモジュールとして入手することが
可能である。
【０００３】この様なメモリサブシステムに対してのエ
ラー検知を与えるために、最も一般的な形態は、メモリ
の各バイト（８ビット）に対しパリティビットを与える
ことである。従って、１６ビットメモリとして構成され
たメモリカードの場合、各１６ビットワードに対して二
つのパリティビットが与えられる。メモリのコストが著
しく低下しており、且つ継続して減少しているが、メモ
リチップのコストはいまだにサブシステムの全体的なコ
ストにおいて重要なファクタである。これは、特に、し
ばしば４メガバイト以上のメモリを与える大型のメモリ
拡張カードの場合に言えることである。
ラー検知を与えるために、最も一般的な形態は、メモリ
の各バイト（８ビット）に対しパリティビットを与える
ことである。従って、１６ビットメモリとして構成され
たメモリカードの場合、各１６ビットワードに対して二
つのパリティビットが与えられる。メモリのコストが著
しく低下しており、且つ継続して減少しているが、メモ
リチップのコストはいまだにサブシステムの全体的なコ
ストにおいて重要なファクタである。これは、特に、し
ばしば４メガバイト以上のメモリを与える大型のメモリ
拡張カードの場合に言えることである。
【０００４】データ内の単一ビットエラーを補正するこ
との可能なエラー補正コードの使用などのようなより洗
練されたエラー検知・補正方法は、通常、小型のコンピ
ュータシステムメモリに設けられていることはない。こ
れは、大部分、エラー補正システムの付加的なコスト及
びこの様なサブシステムの値段に敏感な性質に起因して
いる。更に、半導体メモリ装置は十分に信頼性があり、
エラーは比較的たまにしか発生することはない。
との可能なエラー補正コードの使用などのようなより洗
練されたエラー検知・補正方法は、通常、小型のコンピ
ュータシステムメモリに設けられていることはない。こ
れは、大部分、エラー補正システムの付加的なコスト及
びこの様なサブシステムの値段に敏感な性質に起因して
いる。更に、半導体メモリ装置は十分に信頼性があり、
エラーは比較的たまにしか発生することはない。
【０００５】メモリサブシステムにおいて使用する半導
体メモリは１００％機能的なものでなければならないの
で、最終的なテストに不合格な装置は廃棄される。一般
的に、この様な装置を再生させる方法はなく、且つその
様な装置は単に捨てられるだけである。非機能的装置を
製造するコストは、１００％機能的な装置の代金に反映
されている。
体メモリは１００％機能的なものでなければならないの
で、最終的なテストに不合格な装置は廃棄される。一般
的に、この様な装置を再生させる方法はなく、且つその
様な装置は単に捨てられるだけである。非機能的装置を
製造するコストは、１００％機能的な装置の代金に反映
されている。
【０００６】
【発明が解決しようとする課題】現在入手可能なサブシ
ステムと比較してより経済的に製造することが可能であ
り且つ従来のものよりも改良された動作を提供すること
の可能なメモリサブシステムを提供することが望まれて
いる。
ステムと比較してより経済的に製造することが可能であ
り且つ従来のものよりも改良された動作を提供すること
の可能なメモリサブシステムを提供することが望まれて
いる。
【０００７】
【課題を解決するための手段】本発明によれば、既知の
不良ビットを有するメモリ装置を使用するメモリサブシ
ステムが提供される。サブシステムにおいてメモリ格納
エラーが発生することを防止するために、エラー検知・
補正回路が設けられる。該エラー検知・補正回路は全体
的にメモリサブシステム内に収容されており、且つその
境界を超えて認識されることはない。該エラー検知・補
正回路は、該アレイ内のビットのうちのたとえ一つでも
永久的に非機能的である場合には、該アレイ内に格納さ
れているデータを補正することが可能である。従って、
データが誤ってアレイ内に格納され且つ誤ってアレイか
ら読取られる場合であっても、これらのエラーは補正さ
れ、且つ正確なデータのみがメモリサブシステムの境界
を超えて通過する。
不良ビットを有するメモリ装置を使用するメモリサブシ
ステムが提供される。サブシステムにおいてメモリ格納
エラーが発生することを防止するために、エラー検知・
補正回路が設けられる。該エラー検知・補正回路は全体
的にメモリサブシステム内に収容されており、且つその
境界を超えて認識されることはない。該エラー検知・補
正回路は、該アレイ内のビットのうちのたとえ一つでも
永久的に非機能的である場合には、該アレイ内に格納さ
れているデータを補正することが可能である。従って、
データが誤ってアレイ内に格納され且つ誤ってアレイか
ら読取られる場合であっても、これらのエラーは補正さ
れ、且つ正確なデータのみがメモリサブシステムの境界
を超えて通過する。
【０００８】
【実施例】図１を参照すると、コンピュータシステムが
参照番号１０で大略示されている。コンピュータシステ
ムは、共通データ・アドレスバス１２へ接続された多数
の要素を有している。これらの要素は、中央プロセサ１
４、少なくとも１個のメモリサブシステム１６、幾つか
の入力／出力装置１８，２０などを有している。これら
は、当該技術分野において公知の如く、バス１２を介し
て、互いに接続され且つ通信を行なう。
参照番号１０で大略示されている。コンピュータシステ
ムは、共通データ・アドレスバス１２へ接続された多数
の要素を有している。これらの要素は、中央プロセサ１
４、少なくとも１個のメモリサブシステム１６、幾つか
の入力／出力装置１８，２０などを有している。これら
は、当該技術分野において公知の如く、バス１２を介し
て、互いに接続され且つ通信を行なう。
【０００９】図２を参照すると、本発明に基づく好適な
メモリサブシステム１６が示されている。本発明は一般
的な適用を有するものであるが、最近のマイクロコンピ
ュータシステムに組込むのに適したタイプとして好適な
実施例について詳細に説明する。以下に説明するサブシ
ステムは、各々が１６ビットを有する４メガワードに分
割した８メガバイトメモリである。
メモリサブシステム１６が示されている。本発明は一般
的な適用を有するものであるが、最近のマイクロコンピ
ュータシステムに組込むのに適したタイプとして好適な
実施例について詳細に説明する。以下に説明するサブシ
ステムは、各々が１６ビットを有する４メガワードに分
割した８メガバイトメモリである。
【００１０】メモリサブシステム１６において、データ
が、バスデータインターフェース回路２２を介して、バ
ス１２へ及びバス１２から通信される。バス制御インタ
ーフェース回路２４が、サブシステム１６により必要と
される制御信号の双方向転送を与えるために使用されて
いる。バスアドレスインターフェース２６は、バス１２
上に与えられたアドレスをデコードし、且つ、それらが
メモリサブシステム１６のアドレス範囲内のものである
場合には、それらをメモリアレイ２８へ付与する。メモ
リアレイ２８は８メガバイトのデータを有しているの
で、各バイトをアドレスするためには２３本のアドレス
ラインが必要である。
が、バスデータインターフェース回路２２を介して、バ
ス１２へ及びバス１２から通信される。バス制御インタ
ーフェース回路２４が、サブシステム１６により必要と
される制御信号の双方向転送を与えるために使用されて
いる。バスアドレスインターフェース２６は、バス１２
上に与えられたアドレスをデコードし、且つ、それらが
メモリサブシステム１６のアドレス範囲内のものである
場合には、それらをメモリアレイ２８へ付与する。メモ
リアレイ２８は８メガバイトのデータを有しているの
で、各バイトをアドレスするためには２３本のアドレス
ラインが必要である。
【００１１】メモリアレイ２８へ書込まれるデータは、
１６本のデータラインを介してバスインターフェース２
２からエラー検知・補正回路３０へ供給される。回路３
０は、当該技術分野において公知の如くエラー補正ビッ
トを発生し且つ該データビット及びエラー補正ビットを
メモリアレイ２８へ供給する。当該技術分野において公
知の如く、６個のエラー補正ビットを使用することによ
り、メモリアレイ２８から読取ったデータにおいて発生
する全ての単一ビットエラーを補正することを可能とす
る。従って、６個のエラー補正ビットが使用され、従っ
てエラー検知・補正回路３０は２２個のビットを読取り
且つそれらをメモリアレイ２８へ書込む。市販されてい
る装置を使用して、エラー検知・補正回路３０の機能を
実施することが可能であり、その様な装置の一例は富士
通から市販されているＭＢ０１４６２装置である。
１６本のデータラインを介してバスインターフェース２
２からエラー検知・補正回路３０へ供給される。回路３
０は、当該技術分野において公知の如くエラー補正ビッ
トを発生し且つ該データビット及びエラー補正ビットを
メモリアレイ２８へ供給する。当該技術分野において公
知の如く、６個のエラー補正ビットを使用することによ
り、メモリアレイ２８から読取ったデータにおいて発生
する全ての単一ビットエラーを補正することを可能とす
る。従って、６個のエラー補正ビットが使用され、従っ
てエラー検知・補正回路３０は２２個のビットを読取り
且つそれらをメモリアレイ２８へ書込む。市販されてい
る装置を使用して、エラー検知・補正回路３０の機能を
実施することが可能であり、その様な装置の一例は富士
通から市販されているＭＢ０１４６２装置である。
【００１２】本発明によれば、ハードビット欠陥を有す
るものとして知られる集積回路メモリチップを使用して
メモリアレイ２８を構成することが可能である。ＤＲＡ
Ｍ及びＳＲＡＭメモリ装置に対するハードビット欠陥
は、通常、０に固定型又は１に固定型のものである。一
つ又はそれ以上のハードビット欠陥を有する完成された
集積回路メモリチップは、通常、ほとんどのビットが実
際的には適切に機能するものであっても、非機能的なも
のとして廃棄される。なぜならば、従来のメモリシステ
ムにおいては、システムの適切な動作を確保するために
は全てのビットが機能的なものでなければならないから
である。本発明の場合、従来非機能的なものと考えられ
るこれらの装置を使用して比較的低いコストで完全に機
能的なメモリサブシステムを提供している。
るものとして知られる集積回路メモリチップを使用して
メモリアレイ２８を構成することが可能である。ＤＲＡ
Ｍ及びＳＲＡＭメモリ装置に対するハードビット欠陥
は、通常、０に固定型又は１に固定型のものである。一
つ又はそれ以上のハードビット欠陥を有する完成された
集積回路メモリチップは、通常、ほとんどのビットが実
際的には適切に機能するものであっても、非機能的なも
のとして廃棄される。なぜならば、従来のメモリシステ
ムにおいては、システムの適切な動作を確保するために
は全てのビットが機能的なものでなければならないから
である。本発明の場合、従来非機能的なものと考えられ
るこれらの装置を使用して比較的低いコストで完全に機
能的なメモリサブシステムを提供している。
【００１３】上述した如く、エラー検知・補正回路３０
は、実際には、メモリアレイから読取ったデータにおい
て１ビットエラーを補正することが可能である。従っ
て、アレイ２８内においてアドレス可能な各ワードに対
して、１個のハードビットエラーを超えるものが発生す
ることが重要である。この様な考察を図３に示してあ
り、即ち、メモリアレイ２８が１６本の列からなるデー
タ３２として論理的に示されている。データビット３２
に加えて、６個のエラー補正ビット３４も該アレイ内に
設けられている。
は、実際には、メモリアレイから読取ったデータにおい
て１ビットエラーを補正することが可能である。従っ
て、アレイ２８内においてアドレス可能な各ワードに対
して、１個のハードビットエラーを超えるものが発生す
ることが重要である。この様な考察を図３に示してあ
り、即ち、メモリアレイ２８が１６本の列からなるデー
タ３２として論理的に示されている。データビット３２
に加えて、６個のエラー補正ビット３４も該アレイ内に
設けられている。
【００１４】図３は、２２個のデータビットを有するア
レイ２８の単一アドレス可能エントリ３６乃至は行を示
している。２３個のアドレスビットを使用するメモリア
レイ２８の場合、２23個のこの様なエントリ３６が存在
している。これらのエントリ３６の各々に対して、該ア
レイ内に格納されている２２個のビットの中で１個を超
えたハードビット欠陥が存在する場合がある。該アレイ
内の全てのエントリが１個を超えたハードビット欠陥を
有するものでない限り、全てのエントリはエラー検知・
補正回路３０により完全に補正され、コンピュータシス
テム１０の残部に対して完全に機能的なメモリサブシス
テムを提供することが可能である。
レイ２８の単一アドレス可能エントリ３６乃至は行を示
している。２３個のアドレスビットを使用するメモリア
レイ２８の場合、２23個のこの様なエントリ３６が存在
している。これらのエントリ３６の各々に対して、該ア
レイ内に格納されている２２個のビットの中で１個を超
えたハードビット欠陥が存在する場合がある。該アレイ
内の全てのエントリが１個を超えたハードビット欠陥を
有するものでない限り、全てのエントリはエラー検知・
補正回路３０により完全に補正され、コンピュータシス
テム１０の残部に対して完全に機能的なメモリサブシス
テムを提供することが可能である。
【００１５】一つの可能な形態においては、データビッ
ト３２の各ビット位置は単一メモリ装置により表わされ
ている。上述した４メガワードメモリの場合、４メガビ
ット×１メモリチップを、各ビット位置に対して使用す
ることが可能であり、２２個のこの様なメモリチップが
必要とされる。アレイ２８内において使用される各メモ
リチップが１，０００個の不良ビットを有する場合であ
っても、該アレイ内には約２２，０００個の不良ビット
が存在するに過ぎない。４，０００，０００個の別々に
アドレスされたエントリが存在しているので、不良ビッ
トのうちの一つを有するアドレス可能なワード３６の割
合は０．５％の程度である。不良ビットはメモリチップ
上において多かれ少なかれランダムに位置されていると
仮定すると、何れか一つのエントリ３６が一つを超えた
不良ビットを有する確率はかなり低い。所望により、該
アレイ内において使用されるチップの各々を、不良ビッ
トの位置をマップし且つエントリが１個を超えた不良ビ
ットを有するものでないことを確保するために使用する
前にテストすることが可能である。一方、チップを該ア
レイ内に配置させ且つアレイ全体をテストすることも可
能である。時折、幾つかのエントリが２個又はそれ以上
の不良ビットを有しており、且つこれらのアレイ内のチ
ップは除去し且つ他のチップと置換させることが可能で
ある。統計上、ほとんどの場合、メモリアレイ２８は、
エラー検知・補正回路３０の付加により完全に機能的で
ある。
ト３２の各ビット位置は単一メモリ装置により表わされ
ている。上述した４メガワードメモリの場合、４メガビ
ット×１メモリチップを、各ビット位置に対して使用す
ることが可能であり、２２個のこの様なメモリチップが
必要とされる。アレイ２８内において使用される各メモ
リチップが１，０００個の不良ビットを有する場合であ
っても、該アレイ内には約２２，０００個の不良ビット
が存在するに過ぎない。４，０００，０００個の別々に
アドレスされたエントリが存在しているので、不良ビッ
トのうちの一つを有するアドレス可能なワード３６の割
合は０．５％の程度である。不良ビットはメモリチップ
上において多かれ少なかれランダムに位置されていると
仮定すると、何れか一つのエントリ３６が一つを超えた
不良ビットを有する確率はかなり低い。所望により、該
アレイ内において使用されるチップの各々を、不良ビッ
トの位置をマップし且つエントリが１個を超えた不良ビ
ットを有するものでないことを確保するために使用する
前にテストすることが可能である。一方、チップを該ア
レイ内に配置させ且つアレイ全体をテストすることも可
能である。時折、幾つかのエントリが２個又はそれ以上
の不良ビットを有しており、且つこれらのアレイ内のチ
ップは除去し且つ他のチップと置換させることが可能で
ある。統計上、ほとんどの場合、メモリアレイ２８は、
エラー検知・補正回路３０の付加により完全に機能的で
ある。
【００１６】アレイ２８内のエントリのほとんどは完全
に機能的であるので、既知の非機能的パーツ（部分）を
使用する上述した技術は、実際に、データエラーを表わ
すために単純なパリティチェックを使用する従来のサブ
システムよりもエラーに対してより良好に保護されてい
るメモリサブシステムを提供している。アレイ２８内の
９９％を超えるエントリは、典型的に、ハードビット欠
陥を有するものではなく、且つエラー検知・補正回路
は、システムの通常の動作期間中にたとえソフトビット
欠陥が発生する場合であっても、メモリの適切な機能を
実施することを可能としている。従って、マイクロコン
ピュータ用の従来の典型的なメモリサブシステムと異な
り、該メモリアレイの９９％を超える部分が、エラー補
正回路によりソフトエラーから保護されている。該アレ
イの残りの小さな部分は、各エントリ内においてハード
ビット欠陥を既に有するものであり、完全に機能的なチ
ップで開始し且つエラー補正回路を使用することのない
典型的な従来のメモリサブシステムと同様に障害が発生
するものである。
に機能的であるので、既知の非機能的パーツ（部分）を
使用する上述した技術は、実際に、データエラーを表わ
すために単純なパリティチェックを使用する従来のサブ
システムよりもエラーに対してより良好に保護されてい
るメモリサブシステムを提供している。アレイ２８内の
９９％を超えるエントリは、典型的に、ハードビット欠
陥を有するものではなく、且つエラー検知・補正回路
は、システムの通常の動作期間中にたとえソフトビット
欠陥が発生する場合であっても、メモリの適切な機能を
実施することを可能としている。従って、マイクロコン
ピュータ用の従来の典型的なメモリサブシステムと異な
り、該メモリアレイの９９％を超える部分が、エラー補
正回路によりソフトエラーから保護されている。該アレ
イの残りの小さな部分は、各エントリ内においてハード
ビット欠陥を既に有するものであり、完全に機能的なチ
ップで開始し且つエラー補正回路を使用することのない
典型的な従来のメモリサブシステムと同様に障害が発生
するものである。
【００１７】図２に示したメモリサブシステムは、マイ
クロコンピュータ用の典型的な１６ビットメモリサブシ
ステムよりも多少複雑である。なぜならば、エラー検知
・補正回路３０を設けることにより付加的なコスト及び
複雑性が存在し且つエキストラなエラー補正ビット３４
に対する条件が存在しているためである。典型的なマイ
クロコンピュータサブシステムは各８個のデータビット
に対し１個のパリティビットを使用するので、上述した
サブシステムはエキストラな４個のビット位置メモリア
レイ２８を必要とする。しかしながら、上述したメモリ
サブシステムに対する全体的なコストは、入手可能な従
来のシステムとコスト的に優劣はない。従来のメモリサ
ブシステムの場合、１８個の高密度メモリチップのコス
トは装置の全体的なコストにおいて主要なファクタであ
る。上述した本システムの場合、非機能的メモリチップ
が僅かなコストで得ることが可能であり、エラー検知・
補正回路３０のエキストラな費用は装置の全体的なコス
トに貢献している。両方の場合において、システムバス
に対するインターフェース回路は同一である。従って、
単一の１６ビットエラー検知・補正回路３０が１８個の
高密度チップよりも著しく低いコストで得ることが可能
である場合には、全体的なシステムは従来のサブシステ
ムよりも低いコストで製造することが可能である。更
に、たとえ部分的に非機能的なものであると定義される
メモリチップが使用される場合であっても、従来の装置
の場合に見出だされるよりも一層高いレベルのエラー検
知が与えられる。
クロコンピュータ用の典型的な１６ビットメモリサブシ
ステムよりも多少複雑である。なぜならば、エラー検知
・補正回路３０を設けることにより付加的なコスト及び
複雑性が存在し且つエキストラなエラー補正ビット３４
に対する条件が存在しているためである。典型的なマイ
クロコンピュータサブシステムは各８個のデータビット
に対し１個のパリティビットを使用するので、上述した
サブシステムはエキストラな４個のビット位置メモリア
レイ２８を必要とする。しかしながら、上述したメモリ
サブシステムに対する全体的なコストは、入手可能な従
来のシステムとコスト的に優劣はない。従来のメモリサ
ブシステムの場合、１８個の高密度メモリチップのコス
トは装置の全体的なコストにおいて主要なファクタであ
る。上述した本システムの場合、非機能的メモリチップ
が僅かなコストで得ることが可能であり、エラー検知・
補正回路３０のエキストラな費用は装置の全体的なコス
トに貢献している。両方の場合において、システムバス
に対するインターフェース回路は同一である。従って、
単一の１６ビットエラー検知・補正回路３０が１８個の
高密度チップよりも著しく低いコストで得ることが可能
である場合には、全体的なシステムは従来のサブシステ
ムよりも低いコストで製造することが可能である。更
に、たとえ部分的に非機能的なものであると定義される
メモリチップが使用される場合であっても、従来の装置
の場合に見出だされるよりも一層高いレベルのエラー検
知が与えられる。
【００１８】上述した如く、単一ビットエラーを有する
アレイ２８内の全てのエントリは、該エラー検知・補正
回路により補正することが可能である。当該技術分野に
おいて公知の如く、エラー検知回路３０は、更に、ある
場合において２ビットエラーを補正することも可能であ
る。エントリ内のビットエラーのうちの一つが０に固定
型のエントリか又は１に固定型のエントリのうちの一つ
である場合には、該エラー検知回路はアクセスしたエン
トリ内へのデータを再書込みすることが可能であり、且
つソフトビットエラーの位置を決定することが可能であ
る。これは、例えばナショナルセミコンダクタ社から市
販されているＥＤＡＣで得られる機能である。
アレイ２８内の全てのエントリは、該エラー検知・補正
回路により補正することが可能である。当該技術分野に
おいて公知の如く、エラー検知回路３０は、更に、ある
場合において２ビットエラーを補正することも可能であ
る。エントリ内のビットエラーのうちの一つが０に固定
型のエントリか又は１に固定型のエントリのうちの一つ
である場合には、該エラー検知回路はアクセスしたエン
トリ内へのデータを再書込みすることが可能であり、且
つソフトビットエラーの位置を決定することが可能であ
る。これは、例えばナショナルセミコンダクタ社から市
販されているＥＤＡＣで得られる機能である。
【００１９】当業者により理解される如く、上述した本
サブシステムは、エラー補正回路を有するメモリアレイ
において公知の部分的に機能的なメモリ装置を使用し、
完全に機能的な装置であってエラー補正を有することの
ないサブシステムよりも優れたメモリサブシステムを提
供している。部分的に動作不能のメモリ装置のコストは
比較的低いので、この様なサブシステムは、比較的廉価
なエラー検知・補正回路３０を有することのないサブシ
ステムに対し競争力のある価格で製造することが可能で
ある。エラー検知・補正回路３０の機能はサブシステム
上に完全に収納されているので、メモリサブシステム１
６は、コンピュータシステム１０の残部に対しては、従
来技術において既に知られている完全に機能的なサブシ
ステムとして見えられるものである。
サブシステムは、エラー補正回路を有するメモリアレイ
において公知の部分的に機能的なメモリ装置を使用し、
完全に機能的な装置であってエラー補正を有することの
ないサブシステムよりも優れたメモリサブシステムを提
供している。部分的に動作不能のメモリ装置のコストは
比較的低いので、この様なサブシステムは、比較的廉価
なエラー検知・補正回路３０を有することのないサブシ
ステムに対し競争力のある価格で製造することが可能で
ある。エラー検知・補正回路３０の機能はサブシステム
上に完全に収納されているので、メモリサブシステム１
６は、コンピュータシステム１０の残部に対しては、従
来技術において既に知られている完全に機能的なサブシ
ステムとして見えられるものである。
【００２０】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明を組込むことの可能なコンピュータシ
ステムを示した高レベルブロック図。
ステムを示した高レベルブロック図。
【図２】 本発明の好適実施例に基づいて構成されたメ
モリサブシステムを示したブロック図。
モリサブシステムを示したブロック図。
【図３】 本発明において使用するメモリアレイの論理
的レイアウトを示した説明図。
的レイアウトを示した説明図。
１２ バス １６ メモリサブシステム ２２ バスデータインターフェース回路 ２４ バス制御インターフェース回路 ２６ バスアドレスインターフェース ２８ メモリアレイ ３０ エラー検知・補正回路
Claims (7)
- 【請求項１】 コンピュータシステム用のメモリサブシ
ステムにおいて、複数個の非機能的ビットを有するメモ
リアレイが設けられており、前記アレイは複数個の行に
分割されており、前記アレイに接続されておりコンピュ
ータシステムバスとインターフェースするアドレス・制
御インターフェース回路が設けられており、前記コンピ
ュータシステムバスとインターフェースするデータイン
ターフェース回路が設けられており、前記データインタ
ーフェース回路及び前記メモリアレイに接続されており
前記アレイから読取った誤ったデータを前記データイン
ターフェース回路へ送給する前に前記誤ったデータを補
正するエラー補正回路が設けられており、前記データイ
ンターフェース回路からのデータが前記アレイ内に書込
まれる場合に前記エラー補正回路によりエラー検知及び
補正情報が前記アレイ内に格納され、前記エラー補正回
路の動作は前記メモリサブシステム以外のコンピュータ
システムのパーツに対しては認識不能であることを特徴
とするメモリサブシステム。 - 【請求項２】 請求項１において、前記エラー補正回路
が前記アレイから読取ったデータにおける単一ビットエ
ラーを補正し、且つ前記アレイの各行内の高々１ビット
が非機能的であることを特徴とするメモリサブシステ
ム。 - 【請求項３】 請求項１において、前記非機能的ビット
が各々０又は１の値に固定されていることを特徴とする
メモリサブシステム。 - 【請求項４】 メモリサブシステムからデータ値を供給
する方法において、複数個の非機能的ビットを有するメ
モリアレイを設け、読取り又は書込みのために前記アレ
イ内のエントリをアドレスし、アドレスされたエントリ
内にデータを書込む場合には前記データに加えて前記ア
レイ内に複数個のエラー補正ビットを格納し、アドレス
されたエントリからデータを読取る場合には前記メモリ
サブシステムからデータを転送する前に対応するエラー
補正ビットにより識別されたエラーを補正する、上記各
ステップを有しており、その場合にこの様な補正の表示
が前記メモリサブシステムから転送されることがないこ
とを特徴とする方法。 - 【請求項５】 請求項４において、前記エントリが１６
ビットを有しており、各エントリに対応して６個のエラ
ー補正ビットが存在していることを特徴とする方法。 - 【請求項６】 請求項４において、前記アレイの各エン
トリ内に高々１個の非機能的ビットが存在していること
を特徴とする方法。 - 【請求項７】 コンピュータシステム用のメモリサブシ
ステムにおいて、複数個のエントリを有すると共に各エ
ントリが一つを超えた非機能的ビットを有することがな
いように分布された複数個の非機能的ビットを有するメ
モリアレイが設けられており、前記メモリアレイをアド
レスする手段が設けられており、前記アレイ内へ書込み
を与える手段が設けられており、前記アレイ内へエラー
補正データを格納し且つこの様なエラー補正データを使
用して前記アレイから読取られたデータにおけるエラー
を補正するエラー補正手段が設けられていることを特徴
とするメモリサブシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US72293791A | 1991-06-28 | 1991-06-28 | |
| US722937 | 1991-06-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05216778A true JPH05216778A (ja) | 1993-08-27 |
Family
ID=24904062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4168668A Pending JPH05216778A (ja) | 1991-06-28 | 1992-06-26 | メモリサブシステム |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0520676A3 (ja) |
| JP (1) | JPH05216778A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010122873A (ja) * | 2008-11-19 | 2010-06-03 | Nec Corp | 情報処理装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996007969A1 (en) * | 1994-09-09 | 1996-03-14 | Lai Bosco C S | On board error correction apparatus |
| US6308297B1 (en) * | 1998-07-17 | 2001-10-23 | Sun Microsystems, Inc. | Method and apparatus for verifying memory addresses |
| GB2352069B (en) * | 1998-07-17 | 2001-07-11 | Sun Microsystems Inc | Memory data and address checking |
| US7558992B2 (en) | 2005-10-10 | 2009-07-07 | Intel Corporation | Reducing the soft error vulnerability of stored data |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3644902A (en) * | 1970-05-18 | 1972-02-22 | Ibm | Memory with reconfiguration to avoid uncorrectable errors |
| US3814922A (en) * | 1972-12-01 | 1974-06-04 | Honeywell Inf Systems | Availability and diagnostic apparatus for memory modules |
-
1992
- 1992-06-17 EP EP19920305540 patent/EP0520676A3/en not_active Withdrawn
- 1992-06-26 JP JP4168668A patent/JPH05216778A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010122873A (ja) * | 2008-11-19 | 2010-06-03 | Nec Corp | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0520676A2 (en) | 1992-12-30 |
| EP0520676A3 (en) | 1993-11-10 |
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