JPH0521729A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0521729A JPH0521729A JP3197095A JP19709591A JPH0521729A JP H0521729 A JPH0521729 A JP H0521729A JP 3197095 A JP3197095 A JP 3197095A JP 19709591 A JP19709591 A JP 19709591A JP H0521729 A JPH0521729 A JP H0521729A
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- region
- transistor
- gate
- oxide film
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 １つのトランジスタ領域を複数個のＭＯＳト
ランジスタで共通にする。 【構成】 １つのトランジスタ領域２にはゲート電極４
を挾む一方の側に３個の拡散領域６ａ〜６ｃが形成さ
れ、他方の側に３個の拡散領域６ｄ〜６ｆが形成されて
いる。ゲート電極４は台形状をなし、その非平行な２辺
を挾んで一方の拡散領域６ａ〜６ｃと他方の拡散領域６
ｄ〜６ｆが対向している。例えば拡散領域６ｄを入力、
拡散領域６ｃを出力とした場合のトランジスタサイズは
Ｗ／Ｌ1であり、拡散領域６ｄを入力、拡散領域６ａを
出力とした場合のトランジスタサイズはＷ／Ｌ2である
から、１つのトランジスタ領域でゲート電極を共通にす
るトランジスタサイズの異なるＭＯＳトランジスタが構
成される。
ランジスタで共通にする。 【構成】 １つのトランジスタ領域２にはゲート電極４
を挾む一方の側に３個の拡散領域６ａ〜６ｃが形成さ
れ、他方の側に３個の拡散領域６ｄ〜６ｆが形成されて
いる。ゲート電極４は台形状をなし、その非平行な２辺
を挾んで一方の拡散領域６ａ〜６ｃと他方の拡散領域６
ｄ〜６ｆが対向している。例えば拡散領域６ｄを入力、
拡散領域６ｃを出力とした場合のトランジスタサイズは
Ｗ／Ｌ1であり、拡散領域６ｄを入力、拡散領域６ａを
出力とした場合のトランジスタサイズはＷ／Ｌ2である
から、１つのトランジスタ領域でゲート電極を共通にす
るトランジスタサイズの異なるＭＯＳトランジスタが構
成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
するものである。
するものである。
【０００２】
【従来の技術】ＭＯＳトランジスタは素子分離された１
つのトランジスタ領域上にゲート酸化膜を介してゲート
電極が形成されて１個のＭＯＳトランジスタが構成され
る。したがって、複数個のトランジスタサイズの異な
る、又は等しいＭＯＳトランジスタを得るにはその数だ
けのトランジスタ領域が必要となる。アナログ入力によ
りそれに対応するデジタル出力を得るＡ／Ｄコンバータ
は、サンプルホールド回路を備えており、アナログ信号
をデジタル信号に変換する間アナログ入力データをホー
ルドしている。ＭＯＳトランジスタではゲート電極は通
常１層の多結晶シリコンゲート電極にてなり、２層多結
晶シリコンゲート電極を備え、その両方のゲート電極を
ともに入力ゲートとするものはない。ＰＲＯＭやＥＰＲ
ＯＭでは２層ゲート電極が用いられるが、そのうちの１
層はフローティングゲート電極であり、入力ゲート電極
ではない。
つのトランジスタ領域上にゲート酸化膜を介してゲート
電極が形成されて１個のＭＯＳトランジスタが構成され
る。したがって、複数個のトランジスタサイズの異な
る、又は等しいＭＯＳトランジスタを得るにはその数だ
けのトランジスタ領域が必要となる。アナログ入力によ
りそれに対応するデジタル出力を得るＡ／Ｄコンバータ
は、サンプルホールド回路を備えており、アナログ信号
をデジタル信号に変換する間アナログ入力データをホー
ルドしている。ＭＯＳトランジスタではゲート電極は通
常１層の多結晶シリコンゲート電極にてなり、２層多結
晶シリコンゲート電極を備え、その両方のゲート電極を
ともに入力ゲートとするものはない。ＰＲＯＭやＥＰＲ
ＯＭでは２層ゲート電極が用いられるが、そのうちの１
層はフローティングゲート電極であり、入力ゲート電極
ではない。
【０００３】
【発明が解決しようとする課題】トランジスタサイズの
異なる複数個のＭＯＳトランジスタを形成する場合や、
仮りにトランジスタサイズが等しくても複数個のＭＯＳ
トランジスタを得ようとすれば、その数だけのトランジ
スタ領域が必要になるので、チップ面積を小さくする上
で障害になる。そこで、本発明の第１の目的は１つのト
ランジスタ領域を複数個のＭＯＳトランジスタで共通に
することにより、チップ面積を小さくすることである。
異なる複数個のＭＯＳトランジスタを形成する場合や、
仮りにトランジスタサイズが等しくても複数個のＭＯＳ
トランジスタを得ようとすれば、その数だけのトランジ
スタ領域が必要になるので、チップ面積を小さくする上
で障害になる。そこで、本発明の第１の目的は１つのト
ランジスタ領域を複数個のＭＯＳトランジスタで共通に
することにより、チップ面積を小さくすることである。
【０００４】従来のＡ／Ｄコンバータはサンプルホール
ド回路を使用しているので、アナログ信号をデジタル信
号に変換するには時間がかかり、アナログ入力を瞬間逐
次的に変換することはできない。また、サンプルホール
ド回路を備えることにより回路が複雑化して集積度を上
げる上で妨げになる。そこで、本発明の第２の目的は瞬
間逐次的にアナログ入力をデジタル出力に変換するとと
もに、回路も簡単にして集積度の向上を図ることであ
る。本発明の第３の目的は１つのトランジスタ領域で複
数の出力を得ることのできるＭＯＳトランジスタを得る
ことである。
ド回路を使用しているので、アナログ信号をデジタル信
号に変換するには時間がかかり、アナログ入力を瞬間逐
次的に変換することはできない。また、サンプルホール
ド回路を備えることにより回路が複雑化して集積度を上
げる上で妨げになる。そこで、本発明の第２の目的は瞬
間逐次的にアナログ入力をデジタル出力に変換するとと
もに、回路も簡単にして集積度の向上を図ることであ
る。本発明の第３の目的は１つのトランジスタ領域で複
数の出力を得ることのできるＭＯＳトランジスタを得る
ことである。
【０００５】
【課題を解決するための手段】１つのトランジスタ領域
を複数個のＭＯＳトランジスタで共通にする第１の目的
を達成するために、本発明では半導体基板上にゲート酸
化膜を介してゲート電極が形成され、このゲート電極の
下側領域を含むトランジスタ形成領域にはこのゲート電
極を挾む一方の側に少なくとも１個の拡散領域が形成さ
れ、このゲート電極を挾む他方の側に少なくとも２個の
拡散領域が形成されて、このゲート電極を共通にする２
以上のＭＯＳトランジスタが形成されている。
を複数個のＭＯＳトランジスタで共通にする第１の目的
を達成するために、本発明では半導体基板上にゲート酸
化膜を介してゲート電極が形成され、このゲート電極の
下側領域を含むトランジスタ形成領域にはこのゲート電
極を挾む一方の側に少なくとも１個の拡散領域が形成さ
れ、このゲート電極を挾む他方の側に少なくとも２個の
拡散領域が形成されて、このゲート電極を共通にする２
以上のＭＯＳトランジスタが形成されている。
【０００６】瞬間逐次的にアナログ入力をデジタル出力
に変換するとともに、回路も簡単にする第２の目的を達
成するために、本発明のＡ／Ｄコンバータでは半導体基
板のＮ型領域にゲート酸化膜を介してゲート電極が形成
され、このゲート電極の下側領域を含むトランジスタ形
成領域にはこのゲート電極を挾む一方の側に少なくとも
１個のＰ型拡散領域が形成され、このゲート電極を挾む
他方の側に少なくとも２個のＰ型拡散領域が形成され
た、ゲート電極を共通にする２以上のＰＭＯＳトランジ
スタと、同じ半導体基板のＰ型領域にゲート酸化膜を介
してゲート電極が形成され、このゲート電極の下側領域
を含むトランジスタ形成領域にこのゲート電極を挾む一
方の側に少なくとも１個のＮ型拡散領域が形成され、こ
のゲート電極を挾む他方の側に少なくとも２個のＮ型拡
散領域が形成された、ゲート電極を共通にする２以上の
ＮＭＯＳトランジスタとから、しきい値の異なる複数個
のインバータが構成され、これらの複数個のインバータ
のゲート電極をアナログ入力とするとともに、これらの
複数個のインバータの出力をデジタル出力とする組合せ
回路が設けられている。
に変換するとともに、回路も簡単にする第２の目的を達
成するために、本発明のＡ／Ｄコンバータでは半導体基
板のＮ型領域にゲート酸化膜を介してゲート電極が形成
され、このゲート電極の下側領域を含むトランジスタ形
成領域にはこのゲート電極を挾む一方の側に少なくとも
１個のＰ型拡散領域が形成され、このゲート電極を挾む
他方の側に少なくとも２個のＰ型拡散領域が形成され
た、ゲート電極を共通にする２以上のＰＭＯＳトランジ
スタと、同じ半導体基板のＰ型領域にゲート酸化膜を介
してゲート電極が形成され、このゲート電極の下側領域
を含むトランジスタ形成領域にこのゲート電極を挾む一
方の側に少なくとも１個のＮ型拡散領域が形成され、こ
のゲート電極を挾む他方の側に少なくとも２個のＮ型拡
散領域が形成された、ゲート電極を共通にする２以上の
ＮＭＯＳトランジスタとから、しきい値の異なる複数個
のインバータが構成され、これらの複数個のインバータ
のゲート電極をアナログ入力とするとともに、これらの
複数個のインバータの出力をデジタル出力とする組合せ
回路が設けられている。
【０００７】１つのトランジスタ領域で複数の出力を得
る第３の目的を達成するために、本発明では半導体基板
の１つのトランジスタ領域上にゲート酸化膜を介して第
１のゲート電極が形成され、そのトランジスタ領域上に
はゲート酸化膜を介し、第１のゲート電極とは絶縁さ
れ、かつ直交する方向の第２のゲート電極が形成され
て、１つのトランジスタ領域に４つの拡散領域が形成さ
れている。
る第３の目的を達成するために、本発明では半導体基板
の１つのトランジスタ領域上にゲート酸化膜を介して第
１のゲート電極が形成され、そのトランジスタ領域上に
はゲート酸化膜を介し、第１のゲート電極とは絶縁さ
れ、かつ直交する方向の第２のゲート電極が形成され
て、１つのトランジスタ領域に４つの拡散領域が形成さ
れている。
【０００８】
【実施例】図１（Ａ）は請求項１の発明に対応し、１つ
のトランジスタ領域でゲート電極を共通にする複数個の
ＭＯＳトランジスタを実現した実施例を表わしている。
フィールド酸化膜で分離された１つのトランジスタ領域
２上にゲート酸化膜を介して多結晶シリコンゲート電極
４が形成されている。トランジスタ領域２にはゲート電
極４を挾む一方の側に３個の拡散領域６ａ〜６ｃが形成
されており、ゲート電極４を挾む他方の側にも３個の拡
散領域６ｄ〜６ｆが形成されている。各拡散領域６ａ〜
６ｆには層間絶縁膜を介して配線に接続されるコンタク
ト８ａ〜８ｆがそれぞれ設けられている。ゲート電極４
は台形状をなし、その非平行な２辺を挾んで一方の拡散
領域６ａ〜６ｃと他方の拡散領域６ｄ〜６ｆが対向して
いる。
のトランジスタ領域でゲート電極を共通にする複数個の
ＭＯＳトランジスタを実現した実施例を表わしている。
フィールド酸化膜で分離された１つのトランジスタ領域
２上にゲート酸化膜を介して多結晶シリコンゲート電極
４が形成されている。トランジスタ領域２にはゲート電
極４を挾む一方の側に３個の拡散領域６ａ〜６ｃが形成
されており、ゲート電極４を挾む他方の側にも３個の拡
散領域６ｄ〜６ｆが形成されている。各拡散領域６ａ〜
６ｆには層間絶縁膜を介して配線に接続されるコンタク
ト８ａ〜８ｆがそれぞれ設けられている。ゲート電極４
は台形状をなし、その非平行な２辺を挾んで一方の拡散
領域６ａ〜６ｃと他方の拡散領域６ｄ〜６ｆが対向して
いる。
【０００９】図１（Ａ）のＭＯＳトランジスタで、ゲー
ト電極４に入力電圧を加え、チャネルが形成された状態
で一方の側の拡散領域６ａ〜６ｃの１つを入力、他方の
側の拡散領域６ｄ〜６ｆの１つを出力とすることにより
トランジスタサイズの異なる１５通りのＭＯＳトランジ
スタが実現できる。入力と出力を逆にしても同じことで
ある。いま、例えば拡散領域６ｄを入力、拡散領域６ｃ
と６ａをそれぞれ出力とした場合について説明する。
（Ｂ）は拡散領域６ｃを出力とした場合、（Ｃ）は６ａ
を出力とした場合の模式図である。（Ｂ）の場合のトラ
ンジスタサイズはＷ／Ｌ1であり、（Ｃ）の場合のトラ
ンジスタサイズはＷ／Ｌ2であるから、１つのトランジ
スタ領域でゲート電極を共通にするトランジスタサイズ
の異なるＭＯＳトランジスタが構成されたことになる。
ト電極４に入力電圧を加え、チャネルが形成された状態
で一方の側の拡散領域６ａ〜６ｃの１つを入力、他方の
側の拡散領域６ｄ〜６ｆの１つを出力とすることにより
トランジスタサイズの異なる１５通りのＭＯＳトランジ
スタが実現できる。入力と出力を逆にしても同じことで
ある。いま、例えば拡散領域６ｄを入力、拡散領域６ｃ
と６ａをそれぞれ出力とした場合について説明する。
（Ｂ）は拡散領域６ｃを出力とした場合、（Ｃ）は６ａ
を出力とした場合の模式図である。（Ｂ）の場合のトラ
ンジスタサイズはＷ／Ｌ1であり、（Ｃ）の場合のトラ
ンジスタサイズはＷ／Ｌ2であるから、１つのトランジ
スタ領域でゲート電極を共通にするトランジスタサイズ
の異なるＭＯＳトランジスタが構成されたことになる。
【００１０】図２は請求項２に対応し、本発明をＡ／Ｄ
コンバータに適用した一実施例を表わしている。（Ａ）
で、例えばＰ型シリコン基板のＮ型ウエルに形成された
一方のトランジスタ領域１０にはゲート酸化膜を介して
多結晶シリコンゲート電極１２が形成され、そのトラン
ジスタ領域１０でゲート電極１２の一方の側には１つの
Ｐ型拡散領域１４ａが形成され、他方の側には３つのＰ
型拡散領域１４ｂ〜１４ｄが形成されて、１つトランジ
スタ領域１０に複数個のＰＭＯＳトランジスタが形成さ
れている。また、同じシリコン基板にＮＭＯＳトランジ
スタを構成するために、トランジスタ領域１６上にゲー
ト酸化膜を介して多結晶シリコンゲート電極１８が形成
され、このトランジスタ領域１６にはゲート電極１８の
一方の側に１つのＮ型拡散領域２０ａ、他方の側に３つ
のＮ型拡散領域２０ｂ〜２０ｄが形成されて、１つトラ
ンジスタ領域１６に複数個のＮＭＯＳトランジスタが形
成されている。
コンバータに適用した一実施例を表わしている。（Ａ）
で、例えばＰ型シリコン基板のＮ型ウエルに形成された
一方のトランジスタ領域１０にはゲート酸化膜を介して
多結晶シリコンゲート電極１２が形成され、そのトラン
ジスタ領域１０でゲート電極１２の一方の側には１つの
Ｐ型拡散領域１４ａが形成され、他方の側には３つのＰ
型拡散領域１４ｂ〜１４ｄが形成されて、１つトランジ
スタ領域１０に複数個のＰＭＯＳトランジスタが形成さ
れている。また、同じシリコン基板にＮＭＯＳトランジ
スタを構成するために、トランジスタ領域１６上にゲー
ト酸化膜を介して多結晶シリコンゲート電極１８が形成
され、このトランジスタ領域１６にはゲート電極１８の
一方の側に１つのＮ型拡散領域２０ａ、他方の側に３つ
のＮ型拡散領域２０ｂ〜２０ｄが形成されて、１つトラ
ンジスタ領域１６に複数個のＮＭＯＳトランジスタが形
成されている。
【００１１】ＰＭＯＳトランジスタでは拡散領域１４ａ
が高電圧側電源Ｖｃｃに接続されてソースとなり、拡散
領域１４ｂ〜１４ｄがドレインとなるトランジスタサイ
ズの異なる３個のＰＭＯＳトランジスタが構成され、一
方、ＮＭＯＳトランジスタでは拡散領域２０ａがグラン
ドに接続されてソースとなり、３つの拡散領域２０ｂ〜
２０ｄがドレインとなるトランジスタサイズの異なる３
個のＮＭＯＳトランジスタが構成されている。拡散領域
１４ａと１４ｂ〜１４ｄの間に構成される３つのＰＭＯ
Ｓトランジスタでは、トランジスタサイズＷ／Ｌは拡散
領域１４ｂを用いるもので一番大きく、次に拡散領域１
４ｃを用いるもの、そして拡散領域１４ｄを用いるもの
で最も小さくなる。３個のＮＭＯＳトランジスタではト
ランジスタサイズＷ／Ｌは拡散領域２０ｂを用いるもの
で最も大きく、次に拡散領域２０ｃを用いるもので大き
く、拡散領域２０ｄを用いるもので最も小さくなる。
が高電圧側電源Ｖｃｃに接続されてソースとなり、拡散
領域１４ｂ〜１４ｄがドレインとなるトランジスタサイ
ズの異なる３個のＰＭＯＳトランジスタが構成され、一
方、ＮＭＯＳトランジスタでは拡散領域２０ａがグラン
ドに接続されてソースとなり、３つの拡散領域２０ｂ〜
２０ｄがドレインとなるトランジスタサイズの異なる３
個のＮＭＯＳトランジスタが構成されている。拡散領域
１４ａと１４ｂ〜１４ｄの間に構成される３つのＰＭＯ
Ｓトランジスタでは、トランジスタサイズＷ／Ｌは拡散
領域１４ｂを用いるもので一番大きく、次に拡散領域１
４ｃを用いるもの、そして拡散領域１４ｄを用いるもの
で最も小さくなる。３個のＮＭＯＳトランジスタではト
ランジスタサイズＷ／Ｌは拡散領域２０ｂを用いるもの
で最も大きく、次に拡散領域２０ｃを用いるもので大き
く、拡散領域２０ｄを用いるもので最も小さくなる。
【００１２】図２（Ａ）のように結線を施すことにより
（Ｂ）の等価回路に示されるように３個のインバータ２
２ａ〜２２ｃが構成され、それらのしきい値電圧はイン
バータ２２ａ，２２ｂ，２２ｃの順に高くなっている。
インバータの３つの出力ａ，ｂ，ｃは排他的論理和回路
（ＥＸ・ＯＲ）による組合せ回路２４に電源Ｖｃｃレベ
ル及びグランドレベルとともに入力されてデジタル出力
Ａ，Ｂ，Ｃ，Ｄが得られる。インバータ２２ａ〜２２ｃ
のしきい値電圧を、（Ｃ）に示されるようにＶｔｈ1〜
Ｖｔｈ3とすると、入力信号のゲート電圧Ｖｇを上げて
いったとき、（Ｃ）の〜の各領域のゲート電圧で出
力Ａ〜Ｄは表１の真理値表に示されるように変化する。
すなわち、入力電圧Ｖｇのアナログ的な変化がデジタル
信号Ａ〜Ｄに瞬間逐次的に変換される。表１で”０”は
信号がローレベルに対応し、”１”は信号がハイレベル
に対応している。
（Ｂ）の等価回路に示されるように３個のインバータ２
２ａ〜２２ｃが構成され、それらのしきい値電圧はイン
バータ２２ａ，２２ｂ，２２ｃの順に高くなっている。
インバータの３つの出力ａ，ｂ，ｃは排他的論理和回路
（ＥＸ・ＯＲ）による組合せ回路２４に電源Ｖｃｃレベ
ル及びグランドレベルとともに入力されてデジタル出力
Ａ，Ｂ，Ｃ，Ｄが得られる。インバータ２２ａ〜２２ｃ
のしきい値電圧を、（Ｃ）に示されるようにＶｔｈ1〜
Ｖｔｈ3とすると、入力信号のゲート電圧Ｖｇを上げて
いったとき、（Ｃ）の〜の各領域のゲート電圧で出
力Ａ〜Ｄは表１の真理値表に示されるように変化する。
すなわち、入力電圧Ｖｇのアナログ的な変化がデジタル
信号Ａ〜Ｄに瞬間逐次的に変換される。表１で”０”は
信号がローレベルに対応し、”１”は信号がハイレベル
に対応している。
【００１３】
【００１４】図３は２層多結晶シリコンゲート電極をも
つＭＯＳトランジスタに本発明を適用した実施例を表わ
す。シリコン基板にフィールド酸化膜で囲まれたトラン
ジスタ領域３０には、ゲート酸化膜を介して１層目の多
結晶シリコンゲート電極３２が形成され、さらにトラン
ジスタ領域３０にはゲート酸化膜を介し、ゲート電極３
２上には層間絶縁膜を介してゲート電極３２と直交する
方向の２層目の多結晶シリコンゲート電極３４が形成さ
れている。２つのゲート電極３２と３４の交差部分の下
側の領域にはフィールド酸化膜３６が設けられている。
この２つのゲート電極３２と３４によってトランジスタ
領域３０が４つの領域に分割されており、各領域には不
純物が導入されてソース・ドレインとなっている。４つ
の領域をそれぞれ記号ｄ，ｅ，ｆ，ｇと表わす。１層目
のゲート電極を記号ｂ、２層目を記号ｃと表わす。
つＭＯＳトランジスタに本発明を適用した実施例を表わ
す。シリコン基板にフィールド酸化膜で囲まれたトラン
ジスタ領域３０には、ゲート酸化膜を介して１層目の多
結晶シリコンゲート電極３２が形成され、さらにトラン
ジスタ領域３０にはゲート酸化膜を介し、ゲート電極３
２上には層間絶縁膜を介してゲート電極３２と直交する
方向の２層目の多結晶シリコンゲート電極３４が形成さ
れている。２つのゲート電極３２と３４の交差部分の下
側の領域にはフィールド酸化膜３６が設けられている。
この２つのゲート電極３２と３４によってトランジスタ
領域３０が４つの領域に分割されており、各領域には不
純物が導入されてソース・ドレインとなっている。４つ
の領域をそれぞれ記号ｄ，ｅ，ｆ，ｇと表わす。１層目
のゲート電極を記号ｂ、２層目を記号ｃと表わす。
【００１５】このＭＯＳトランジスタの動作について説
明する。ｄ〜ｇの４つの拡散領域のうちの１つを入力と
し、他の３つを出力とする。どの拡散領域を入力にして
もよいが、いま、拡散領域ｄを入力とする。このＭＯＳ
トランジスタがＮチャネルの場合の真理値表を表２に示
す。
明する。ｄ〜ｇの４つの拡散領域のうちの１つを入力と
し、他の３つを出力とする。どの拡散領域を入力にして
もよいが、いま、拡散領域ｄを入力とする。このＭＯＳ
トランジスタがＮチャネルの場合の真理値表を表２に示
す。
【００１６】
【００１７】また、このＭＯＳトランジスタがＰチャネ
ルである場合の真理値表を表３に示す。
ルである場合の真理値表を表３に示す。
【００１８】
【００１９】表２及び表３中で、Ｌ，Ｈ，Ｚは論理値を
表わし、それぞれ”０”、”１”、”Ｈｉ−Ｚ（不
定）”状態の意味である。図３によれば１入力３出力の
ＭＯＳトランジスタが実現される。
表わし、それぞれ”０”、”１”、”Ｈｉ−Ｚ（不
定）”状態の意味である。図３によれば１入力３出力の
ＭＯＳトランジスタが実現される。
【００２０】
【発明の効果】請求項１の発明によれば、１つのトラン
ジスタ領域でトランジスタサイズの異なる、又はトラン
ジスタサイズの同じ２以上のＭＯＳトランジスタを実現
することができ、小さな面積で所望の回路を構成するこ
とができる。請求項２の発明によれば、アナログ入力を
直接ＭＯＳトランジスタのゲート電圧として供給し、複
数個のしきい値電圧の異なるインバータと組合せ回路に
よりデジタル出力を得ることのでる瞬間逐次的動作を行
なうＡ／Ｄコンバータを実現することができる。また、
構成が簡単であるため集積度を向上させることができ
る。請求項３の発明によれば、１つのトランジスタ領域
で複数の出力をもつスイッチング回路などが実現でき
る。
ジスタ領域でトランジスタサイズの異なる、又はトラン
ジスタサイズの同じ２以上のＭＯＳトランジスタを実現
することができ、小さな面積で所望の回路を構成するこ
とができる。請求項２の発明によれば、アナログ入力を
直接ＭＯＳトランジスタのゲート電圧として供給し、複
数個のしきい値電圧の異なるインバータと組合せ回路に
よりデジタル出力を得ることのでる瞬間逐次的動作を行
なうＡ／Ｄコンバータを実現することができる。また、
構成が簡単であるため集積度を向上させることができ
る。請求項３の発明によれば、１つのトランジスタ領域
で複数の出力をもつスイッチング回路などが実現でき
る。
【図１】第１の実施例を示す図であり、（Ａ）は概略平
面図、（Ｂ）及び（Ｃ）は動作の一例を示す概略平面図
である。
面図、（Ｂ）及び（Ｃ）は動作の一例を示す概略平面図
である。
【図２】第２の実施例を示す図であり、（Ａ）は一部を
回路図で示す概略平面図、（Ｂ）は等価回路図、（Ｃ）
は動作を示す図である。
回路図で示す概略平面図、（Ｂ）は等価回路図、（Ｃ）
は動作を示す図である。
【図３】第３の実施例を示す概略平面図である。
２，１０，１６，３０ トランジスタ領域
４，１２，１８，３２，３４ ゲート電極
Claims (3)
- 【請求項１】 半導体基板上にゲート酸化膜を介してゲ
ート電極が形成され、このゲート電極の下側領域を含む
トランジスタ形成領域にはこのゲート電極を挾む一方の
側に少なくとも１個の拡散領域が形成され、このゲート
電極を挾む他方の側に少なくとも２個の拡散領域が形成
されて、このゲート電極を共通にする２以上のＭＯＳト
ランジスタが形成されている半導体装置。 - 【請求項２】 半導体基板のＮ型領域にゲート酸化膜を
介してゲート電極が形成され、このゲート電極の下側領
域を含むトランジスタ形成領域にはこのゲート電極を挾
む一方の側に少なくとも１個のＰ型拡散領域が形成さ
れ、このゲート電極を挾む他方の側に少なくとも２個の
Ｐ型拡散領域が形成された、ゲート電極を共通にする２
以上のＰＭＯＳトランジスタと、同じ半導体基板のＰ型
領域にゲート酸化膜を介してゲート電極が形成され、こ
のゲート電極の下側領域を含むトランジスタ形成領域に
このゲート電極を挾む一方の側に少なくとも１個のＮ型
拡散領域が形成され、このゲート電極を挾む他方の側に
少なくとも２個のＮ型拡散領域が形成された、ゲート電
極を共通にする２以上のＮＭＯＳトランジスタとから、
しきい値の異なる複数個のインバータが構成され、これ
らの複数個のインバータのゲート電極をアナログ入力と
するとともに、これらの複数個のインバータの出力をデ
ジタル出力とする組合せ回路が設けられているＡ／Ｄコ
ンバータ。 - 【請求項３】 半導体基板の１つのトランジスタ領域上
にゲート酸化膜を介して第１のゲート電極が形成され、
前記トランジスタ領域上にはゲート酸化膜を介し、前記
第１のゲート電極とは絶縁され、かつ直交する方向の第
２のゲート電極が形成されて、１つのトランジスタ領域
に４つの拡散領域が形成されている半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197095A JPH0521729A (ja) | 1991-07-10 | 1991-07-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197095A JPH0521729A (ja) | 1991-07-10 | 1991-07-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521729A true JPH0521729A (ja) | 1993-01-29 |
Family
ID=16368646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3197095A Pending JPH0521729A (ja) | 1991-07-10 | 1991-07-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521729A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5726458A (en) * | 1994-11-15 | 1998-03-10 | Advanced Micro Devices, Inc. | Hot carrier injection test structure and technique for statistical evaluation |
-
1991
- 1991-07-10 JP JP3197095A patent/JPH0521729A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5726458A (en) * | 1994-11-15 | 1998-03-10 | Advanced Micro Devices, Inc. | Hot carrier injection test structure and technique for statistical evaluation |
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