JPH05218133A - 半導体素子実装基板および実装方法 - Google Patents
半導体素子実装基板および実装方法Info
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- JPH05218133A JPH05218133A JP4019766A JP1976692A JPH05218133A JP H05218133 A JPH05218133 A JP H05218133A JP 4019766 A JP4019766 A JP 4019766A JP 1976692 A JP1976692 A JP 1976692A JP H05218133 A JPH05218133 A JP H05218133A
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
- H10W72/01221—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using local deposition
- H10W72/01225—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using local deposition in solid form, e.g. by using a powder or by stud bumping
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 半導体素子を実装した基板において周囲の温
度変化により損傷せず、信頼性の高い実装基板および実
装方法を提供する。 【構成】 セラミック基板上に柱状バンプ７を形成し、
その高柱状バンプ７に半導体素子６を実装することによ
って、周囲の温度変化により発生した応力を高柱状バン
プ部で緩衝し、信頼性の高い半導体素子の実装方法が実
現できる。この高柱状バンプは、導体ペースト４を埋め
た基板構成シート１を下層として、それより高温で焼結
するバンプ形成用シート２を最上層として積層・焼成
し、最上層のみを除去して形成される。この方法によれ
ば高柱状バンプは、従来のセラミック多層基板製造の設
備で容易に実現でき、実用価値の高いものである。
度変化により損傷せず、信頼性の高い実装基板および実
装方法を提供する。 【構成】 セラミック基板上に柱状バンプ７を形成し、
その高柱状バンプ７に半導体素子６を実装することによ
って、周囲の温度変化により発生した応力を高柱状バン
プ部で緩衝し、信頼性の高い半導体素子の実装方法が実
現できる。この高柱状バンプは、導体ペースト４を埋め
た基板構成シート１を下層として、それより高温で焼結
するバンプ形成用シート２を最上層として積層・焼成
し、最上層のみを除去して形成される。この方法によれ
ば高柱状バンプは、従来のセラミック多層基板製造の設
備で容易に実現でき、実用価値の高いものである。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子をセラミック
基板にバンプ接合する、耐熱衝撃性の半導体素子実装基
板および実装方法に関する。
基板にバンプ接合する、耐熱衝撃性の半導体素子実装基
板および実装方法に関する。
【０００２】
【従来の技術】従来、裸の半導体素子を導体パターンが
形成された基板に電気的に接続する方法としては、半導
体素子の電極パッド上に、メッキ法により突出接点を形
成し、この突出接点に基板を接続するのが一般的であっ
た。
形成された基板に電気的に接続する方法としては、半導
体素子の電極パッド上に、メッキ法により突出接点を形
成し、この突出接点に基板を接続するのが一般的であっ
た。
【０００３】また、米国特許第４６６１１９２号明細書
においては、導電性接着剤を用いてフェースダウンによ
り半導体素子を基板に簡易的に接続する方法が述べられ
ている。
においては、導電性接着剤を用いてフェースダウンによ
り半導体素子を基板に簡易的に接続する方法が述べられ
ている。
【０００４】以下に従来の半導体素子の接続方法を図面
を参照しながら説明する。図６（ａ）〜（ｄ）に従来の
半導体素子の接続工程を示す。図６（ａ）は半導体素子
に突出接点を形成する工程を示す。図に示すように、半
導体素子１５上に形成された電極パッド上に、金属ボー
ル２１を溶融して接続する。金属ボール２１の作成は、
キャピラリを通って支持されている金属ワイヤ１９を水
素炎トーチで加熱溶融してボール１８を形成し、キャピ
ラリ１７を電極パッド１６に押接してボール１８を電極
パッド１６にボール１８を固着する。その後、金属ワイ
ヤ１９を引張って切断し、電極パッド１６上に金属ボー
ル２１と残存金属ワイヤ２２からなる突出接点を形成す
る。
を参照しながら説明する。図６（ａ）〜（ｄ）に従来の
半導体素子の接続工程を示す。図６（ａ）は半導体素子
に突出接点を形成する工程を示す。図に示すように、半
導体素子１５上に形成された電極パッド上に、金属ボー
ル２１を溶融して接続する。金属ボール２１の作成は、
キャピラリを通って支持されている金属ワイヤ１９を水
素炎トーチで加熱溶融してボール１８を形成し、キャピ
ラリ１７を電極パッド１６に押接してボール１８を電極
パッド１６にボール１８を固着する。その後、金属ワイ
ヤ１９を引張って切断し、電極パッド１６上に金属ボー
ル２１と残存金属ワイヤ２２からなる突出接点を形成す
る。
【０００５】つぎに、図６（ｂ）に示すように、金属ボ
ール２２を固着した半導体素子１５を、平坦面が形成さ
れた基材２４に押しつけることにより、平坦化したボー
ル２３を得る。
ール２２を固着した半導体素子１５を、平坦面が形成さ
れた基材２４に押しつけることにより、平坦化したボー
ル２３を得る。
【０００６】さらに、図６（ｃ）に示すように、平坦化
したボール２３を接続した半導体素子１５を、支持基材
２６上に塗布した導電性接着剤２５に当接することによ
り、平坦化したボール２３上にのみ導電性接着剤を転写
する。
したボール２３を接続した半導体素子１５を、支持基材
２６上に塗布した導電性接着剤２５に当接することによ
り、平坦化したボール２３上にのみ導電性接着剤を転写
する。
【０００７】上記のようにして、電極パッド１６上の平
坦化したボール２３上に導電性接着剤２５を形成した半
導体素子１５を、図６（ａ）に示すように、基板２８の
導体パターン２７に位置合せして固着することによっ
て、電気的な接続を行うものである。
坦化したボール２３上に導電性接着剤２５を形成した半
導体素子１５を、図６（ａ）に示すように、基板２８の
導体パターン２７に位置合せして固着することによっ
て、電気的な接続を行うものである。
【０００８】
【発明が解決しようとする課題】しかし、上記のような
従来の半導体素子と基板との電気的接続方法では熱膨張
係数の異なる半導体素子と基板を非常に接近して接続す
るため、熱膨張により発生する応力により接続部が破断
するという課題があった。
従来の半導体素子と基板との電気的接続方法では熱膨張
係数の異なる半導体素子と基板を非常に接近して接続す
るため、熱膨張により発生する応力により接続部が破断
するという課題があった。
【０００９】また、半導体素子の接合ピッチ幅は、電極
パッドに固着するボールの形状とキャピラリの寸法によ
り規制されるため、半導体素子の基板への微細接合が困
難であるという課題があった。
パッドに固着するボールの形状とキャピラリの寸法によ
り規制されるため、半導体素子の基板への微細接合が困
難であるという課題があった。
【００１０】本発明は上記の課題を解決するもので、基
板上に柱状バンプを形成し、その柱状バンプに半導体素
子を信頼性良く電気的に接続することのできる半導体素
子の実装基板および実装方法を提供することを目的とす
るものである。
板上に柱状バンプを形成し、その柱状バンプに半導体素
子を信頼性良く電気的に接続することのできる半導体素
子の実装基板および実装方法を提供することを目的とす
るものである。
【００１１】
【課題を解決するための手段】本発明は上記の課題を解
決するため、半導体素子を実装する基板と、基板面に対
して上方に突出する柱状導体バンプとを備え、前記柱状
導体バンプ上に半導体素子の電極パッドを接合するよう
にしたものである。
決するため、半導体素子を実装する基板と、基板面に対
して上方に突出する柱状導体バンプとを備え、前記柱状
導体バンプ上に半導体素子の電極パッドを接合するよう
にしたものである。
【００１２】また、基板構成シートとバンプ形成用シー
トを形成する工程と、前記両シートを孔開けし、その孔
を導体ペーストで埋める工程と、２種類のシートのうち
バンプ形成用シートを最上層とし、複数の基板構成シー
トを下層として順次積層する工程と、積層した多層シー
トを焼成し、最上層を除去する工程と、そのときに形成
した柱状バンプ上に半導体素子をフェースダウンボンデ
ィング法により実装する工程とを経て半導体素子を実装
するようにしたものである。
トを形成する工程と、前記両シートを孔開けし、その孔
を導体ペーストで埋める工程と、２種類のシートのうち
バンプ形成用シートを最上層とし、複数の基板構成シー
トを下層として順次積層する工程と、積層した多層シー
トを焼成し、最上層を除去する工程と、そのときに形成
した柱状バンプ上に半導体素子をフェースダウンボンデ
ィング法により実装する工程とを経て半導体素子を実装
するようにしたものである。
【００１３】また、バンプ形成用シートが、基板構成シ
ートより高い焼結温度を有し、バンプ形成用シートの焼
結温度と基板構成シートの焼結温度の中間の温度で焼結
し、未焼結のバンプ形成用シートを除去するようにした
ものである。
ートより高い焼結温度を有し、バンプ形成用シートの焼
結温度と基板構成シートの焼結温度の中間の温度で焼結
し、未焼結のバンプ形成用シートを除去するようにした
ものである。
【００１４】
【作用】本発明は上記の構成と方法によって、バンプを
柱状にすることにより、熱膨張係数の異なる半導体素子
とセラミック基板を接続しても熱によって発生するせん
断応力を柱状バンプ部で緩衝するため、周囲の温度変化
に対して非常に安定で、信頼性の高い半導体素子の実装
基板および実装方法が実現できることとなる。
柱状にすることにより、熱膨張係数の異なる半導体素子
とセラミック基板を接続しても熱によって発生するせん
断応力を柱状バンプ部で緩衝するため、周囲の温度変化
に対して非常に安定で、信頼性の高い半導体素子の実装
基板および実装方法が実現できることとなる。
【００１５】
【実施例】以下に本発明の一実施例の半導体素子の実装
基板および実装方法について、図面を参照しながら説明
する。
基板および実装方法について、図面を参照しながら説明
する。
【００１６】図１（ａ）〜（ｇ）は第１の実施例の柱状
バンプ形成工程を示す。図１（ａ），（ｂ）に示すよう
に基板構成シート１とバンプ形成用シート２はシート成
形工程により高分子シート３上に形成される。基板構成
シート１の材料はアルミナにガラスを含ませた低温焼結
材料であり、バンプ形成用シート２の材料は基板構成シ
ート１より高い焼結温度をもつ材料、例えば、純アルミ
ナ，窒化ボロン，酸化マグネシウムなどを使用する。こ
のようにして形成した両シートを図１（ｃ），（ｄ）に
示すように孔開けを行い、その孔を導体ペースト４で充
填する。この導体ペースト４の主材料としては一般に酸
化銅を使用するが、他の材料、たとえば金，銀などを使
用してもよい。つぎに図１（ｅ）に示すように、バンプ
形成用シート２を最上層とし、複数の基板構成シート１
を下層として順次積層する。このとき、基板シートの間
に内層導体パターン５が形成される。この積層シートを
低温焼結材料からなる基板構成シート１のみが焼結する
温度で焼成し、この温度で焼結し得なかったバンプ形成
用シート２からなる最上層のみを除去する。以上の工程
により、図１（ｆ）に示すように柱状バンプ７が形成さ
れる。
バンプ形成工程を示す。図１（ａ），（ｂ）に示すよう
に基板構成シート１とバンプ形成用シート２はシート成
形工程により高分子シート３上に形成される。基板構成
シート１の材料はアルミナにガラスを含ませた低温焼結
材料であり、バンプ形成用シート２の材料は基板構成シ
ート１より高い焼結温度をもつ材料、例えば、純アルミ
ナ，窒化ボロン，酸化マグネシウムなどを使用する。こ
のようにして形成した両シートを図１（ｃ），（ｄ）に
示すように孔開けを行い、その孔を導体ペースト４で充
填する。この導体ペースト４の主材料としては一般に酸
化銅を使用するが、他の材料、たとえば金，銀などを使
用してもよい。つぎに図１（ｅ）に示すように、バンプ
形成用シート２を最上層とし、複数の基板構成シート１
を下層として順次積層する。このとき、基板シートの間
に内層導体パターン５が形成される。この積層シートを
低温焼結材料からなる基板構成シート１のみが焼結する
温度で焼成し、この温度で焼結し得なかったバンプ形成
用シート２からなる最上層のみを除去する。以上の工程
により、図１（ｆ）に示すように柱状バンプ７が形成さ
れる。
【００１７】さらに、図１（ｇ）に示すように、電極パ
ッド８上に半田バンプ９をつけた半導体素子６を柱状バ
ンプ上にフェースダウンし加熱炉に通すことにより半田
付けを行い電気的な接続を行う。
ッド８上に半田バンプ９をつけた半導体素子６を柱状バ
ンプ上にフェースダウンし加熱炉に通すことにより半田
付けを行い電気的な接続を行う。
【００１８】図２に半導体素子の実装基板形成工程での
柱状バンプ構成を示す。図に示すように、基板１０の上
面よりも上方に高く柱状にバンプ７を形成しているのが
特徴である。また、図３に柱状バンプ上に半導体素子を
実装した構成を示す。図に示すように、半導体素子６と
基板１を柱状バンプ７を介して接合しているのを特徴と
している。
柱状バンプ構成を示す。図に示すように、基板１０の上
面よりも上方に高く柱状にバンプ７を形成しているのが
特徴である。また、図３に柱状バンプ上に半導体素子を
実装した構成を示す。図に示すように、半導体素子６と
基板１を柱状バンプ７を介して接合しているのを特徴と
している。
【００１９】第２の実施例として、以下にピングリッド
アレイの端子形成方法を図面を参照しながら説明する。
アレイの端子形成方法を図面を参照しながら説明する。
【００２０】図４（ａ）〜（ｇ）にピングリッドアレイ
端子形成工程を示す。図に示すように柱状端子１１は第
１の実施例の柱状バンプ形成工程と同様に形成する。こ
の場合、柱状端子１１は長方形の基板の四辺に形成し、
そのそれぞれの柱状端子１１と導通のある電極１２を柱
状端子１１を有する面の反対面に形成しておく。その
後、図４（ｇ）に示すように、柱状端子１１を設けた面
の反対面に半導体素子６を実装し、その半導体素子６の
電極パッド８と基板上の導体電極１２をワイヤボンディ
ング法により金ワイヤ１３で電気的に接続する。図５
（ａ）〜（ｃ）にピングリッドアレイ本体の構成を示
す。半導体素子７と導通のある柱状端子１１がピングリ
ッドアレイ本体１４の内部より直結していることが特徴
である。図５（ｂ）は４端子のピングリッドアレイを、
図５（ｃ）は多端子のピングリッドアレイの構成を示
す。
端子形成工程を示す。図に示すように柱状端子１１は第
１の実施例の柱状バンプ形成工程と同様に形成する。こ
の場合、柱状端子１１は長方形の基板の四辺に形成し、
そのそれぞれの柱状端子１１と導通のある電極１２を柱
状端子１１を有する面の反対面に形成しておく。その
後、図４（ｇ）に示すように、柱状端子１１を設けた面
の反対面に半導体素子６を実装し、その半導体素子６の
電極パッド８と基板上の導体電極１２をワイヤボンディ
ング法により金ワイヤ１３で電気的に接続する。図５
（ａ）〜（ｃ）にピングリッドアレイ本体の構成を示
す。半導体素子７と導通のある柱状端子１１がピングリ
ッドアレイ本体１４の内部より直結していることが特徴
である。図５（ｂ）は４端子のピングリッドアレイを、
図５（ｃ）は多端子のピングリッドアレイの構成を示
す。
【００２１】上記の構成により、熱衝撃に強く、バンプ
のピッチ精度の高い実装が可能となる。
のピッチ精度の高い実装が可能となる。
【００２２】
【発明の効果】以上の実施例の説明から明らかなように
本発明の半導体素子の実装基板および実装方法によれ
ば、バンプを柱状に形成することにより、熱膨張係数の
異なる半導体素子と基板を接続しても柱状バンプが歪を
吸収し、熱によるせん断応力に対して非常に安定にな
る。また、従来の半導体素子側形成のボール状バンプか
ら基板側形成の柱状バンプにしたことにより、バンプの
ピッチ精度が向上し、半導体素子の実装基板への微細接
合が可能となる。
本発明の半導体素子の実装基板および実装方法によれ
ば、バンプを柱状に形成することにより、熱膨張係数の
異なる半導体素子と基板を接続しても柱状バンプが歪を
吸収し、熱によるせん断応力に対して非常に安定にな
る。また、従来の半導体素子側形成のボール状バンプか
ら基板側形成の柱状バンプにしたことにより、バンプの
ピッチ精度が向上し、半導体素子の実装基板への微細接
合が可能となる。
【００２３】さらに、本発明のピングリッドアレイの柱
状端子においても、そのピンピッチ精度は工程上の孔開
け位置精度と孔径によって決まるため、ピンをピングリ
ッドアレイの電極にロウ付けする従来の工程より微細ピ
ッチピンの形成が可能である。
状端子においても、そのピンピッチ精度は工程上の孔開
け位置精度と孔径によって決まるため、ピンをピングリ
ッドアレイの電極にロウ付けする従来の工程より微細ピ
ッチピンの形成が可能である。
【００２４】このような半導体素子の実装基板およびピ
ングリッドアレイの柱状端子は、従来のセラミック多層
基板製造用の設備で容易に実現でき、新たな設備を必要
としないので、極めて実用価値の高いものである。
ングリッドアレイの柱状端子は、従来のセラミック多層
基板製造用の設備で容易に実現でき、新たな設備を必要
としないので、極めて実用価値の高いものである。
【図１】（ａ）〜（ｇ）本発明の第１の実施例の柱状バ
ンプ形成工程および半導体実装工程を示す断面図
ンプ形成工程および半導体実装工程を示す断面図
【図２】同基板上での柱状バンプの構成を示す断面図
【図３】同半導体素子を基板に実装した状態の構成を示
す断面図
す断面図
【図４】（ａ）〜（ｇ）第２の実施例のピングリッドア
レイの柱状端子形成工程を示す断面図
レイの柱状端子形成工程を示す断面図
【図５】（ａ）同４端子ピングリッドアレイの柱状端子
の構成を示す断面図 （ｂ）同４端子ピングリッドアレイの側面図 （ｃ）同多端子ピングリッドアレイの斜視図
の構成を示す断面図 （ｂ）同４端子ピングリッドアレイの側面図 （ｃ）同多端子ピングリッドアレイの斜視図
【図６】（ａ）〜（ｄ）従来の半導体素子の実装工程を
示す断面図
示す断面図
１ 基板構成シート ２ バンプ形成用シート ３ 高分子シート ４，５ 導体ペースト ６ 半導体素子 ７ 柱状バンプ ８ 電極パッド ９ 半田バンプ １０ 基板 １１ 柱状端子 １２ 導体電極 １３ 金ワイヤ １４ ピングリッドアレイ本体
Claims (3)
- 【請求項１】 半導体素子を実装する基板と、基板面に
対して上方に突出する柱状導体バンプとを備え、前記柱
状導体バンプ上に半導体素子の電極パッドを接合してな
る半導体素子実装基板。 - 【請求項２】 基板構成シートとバンプ形成用シートを
形成する工程と、前記両シートを孔開けし、前記孔を導
体ペーストで埋める工程と、前記２種類のシートのうち
バンプ形成用シートを最上層とし、複数の基板構成シー
トを下層として順次積層する工程と、積層した多層シー
トを焼成し、最上層を除去する工程と、最上層を除去す
ることにより形成した柱状バンプ上に半導体素子をフェ
ースダウンボンディング法により実装する工程を含む半
導体素子実装方法。 - 【請求項３】 バンプ形成用シートが、基板構成シート
より高い焼結温度を有し、バンプ形成用シートの焼結温
度と基板構成シートの焼結温度の中間の温度で焼結し、
未焼結のバンプ形成用シートを除去する請求項２記載の
半導体素子実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01976692A JP3203731B2 (ja) | 1992-02-05 | 1992-02-05 | 半導体素子基板および実装方法、柱状端子付き基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01976692A JP3203731B2 (ja) | 1992-02-05 | 1992-02-05 | 半導体素子基板および実装方法、柱状端子付き基板およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218133A true JPH05218133A (ja) | 1993-08-27 |
| JP3203731B2 JP3203731B2 (ja) | 2001-08-27 |
Family
ID=12008464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01976692A Expired - Lifetime JP3203731B2 (ja) | 1992-02-05 | 1992-02-05 | 半導体素子基板および実装方法、柱状端子付き基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3203731B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0609861A3 (en) * | 1993-02-02 | 1995-01-04 | Matsushita Electric Industrial Co Ltd | Ceramic substrate and process for its manufacture. |
| US6207550B1 (en) | 1997-07-02 | 2001-03-27 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating bump electrodes with a leveling step for uniform heights |
| JP2008021883A (ja) * | 2006-07-13 | 2008-01-31 | Murata Mfg Co Ltd | 多層セラミック電子部品、多層セラミック基板、および多層セラミック電子部品の製造方法 |
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| WO2012023236A1 (ja) | 2010-08-20 | 2012-02-23 | パナソニック株式会社 | 半導体装置及びその製造方法 |
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