JPH05218308A - テストされるべき電界効果トランジスタの動作性をテストするための配置およびその方法 - Google Patents

テストされるべき電界効果トランジスタの動作性をテストするための配置およびその方法

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JPH05218308A
JPH05218308A JP4296157A JP29615792A JPH05218308A JP H05218308 A JPH05218308 A JP H05218308A JP 4296157 A JP4296157 A JP 4296157A JP 29615792 A JP29615792 A JP 29615792A JP H05218308 A JPH05218308 A JP H05218308A
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JP4296157A
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James E Bowles
ジェイムス・イー・ボールズ
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    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
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    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/27—Testing of devices without physical removal from the circuit of which they form part, e.g. compensating for effects surrounding elements
    • G01R31/275—Testing of devices without physical removal from the circuit of which they form part, e.g. compensating for effects surrounding elements for testing individual semiconductor components within integrated circuits

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Abstract

(57)【要約】 （修正有） 【目的】ランダムアクセスメモリアレイで利用される欠
陥のあるトランジスタをテストによりその場所を突きと
めるために好適な配置を提供する。 【構成】ランダムアクセスメモリの電界効果トランジス
タ１２をテストするための試験回路は弱いＮチャネルプ
ルダウン電界効果トランジスタ１４と弱いＰチャネルプ
ルアップ電界効果トランジスタとを含み、テストされる
べき逆の型の電界効果トランジスタ１２をテストする。
弱い電界効果トランジスタは逆の型の電界効果トランジ
スタ１４と直列に配置される。直列結合の電界効果トラ
ンジスタ１２がオンにされるとき、電界効果トランジス
タの共通ノード３８での電圧は共通ノードが電位におい
て引上げられるかまたは引下げられるかを判定するため
に検知され、テスト中の電界効果トランジスタ１２が機
能しているかどうかを示す。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明は電界効果トランジスタをテス
トするための配置に関する。この発明は、より特定的に
はランダムアクセスメモリアレイのメモリセルで利用さ
れる欠陥のある電界効果トランジスタをテストし、その
場所を突き止めるために便宜を与えるのに利用されるこ
とがある配置に関する。
【０００２】ランダムアクセスメモリの各メモリセルは
一般的に６つの電界効果トランジスタを含む。その電界
効果トランジスタのうちの４つと、２つのプルアップ電
界効果トランジスタと、２つのプルダウン電界効果トラ
ンジスタとは論理「１」または「０」を記憶装置に維持
するために当該技術分野で公知である交さ結合ラッチを
形成する。各セルは１つの行導体と１対の列導体との独
特な組合わせに関連する。各列導体はパス電界効果トラ
ンジスタを介して交さ結合ラッチの一方側に結合され
る。パス電界効果トランジスタのゲートもまた関連する
行導体に結合される。あるメモリセルがアクセスされる
とき、パス電界効果トランジスタは関連する行導体を介
してパス電界効果トランジスタのゲートに与えられた電
圧によって導伝状態にされる。読取アクセスのために、
センスアンプは関連する１対の列導体にかかる電圧電位
を検知する。書込アクセスのために、関連する１対の列
導体に適当な電圧が与えられて、交さ結合ラッチを適切
な状態に設定する。
【０００３】明らかにメモリアレイのすべてのメモリセ
ルがその出荷および終局の使用より先に製造業者によっ
てテストされなければならない。これにはメモリセル交
さ結合ラッチのプルアップおよびプルダウン電界効果ト
ランジスタのテストが必要とされる。
【０００４】そのようなメモリセルは、すべてのメモリ
セルに論理「１」を書込み、次いで各セルを読取って、
ラッチの一方側のプルアップ電界効果トランジスタおよ
びラッチの他方側のプルダウン電界効果トランジスタが
適切に機能しているかどうかを判定することによって伝
統的にテストされてきた。次いですべてのメモリセルに
論理「０」が書込まれ、再び各セルが読取られてプルア
ップおよびプルダウン電界効果トランジスタの逆の組合
わせが適切に機能しているかどうかを判定する。メモリ
セルが書込まれるたびごとに、欠陥のあるトランジスタ
から生ずるいかなる容量性電荷も消散することを考慮に
入れる待機期間が必要とされる。そうでなければプルア
ップ電界効果トランジスタは実際欠陥があるときにも適
切に機能しているように見えるかもしれない。この方策
で不良のプルダウン電界効果トランジスタの場所を突き
止めることは、欠陥のあるプルダウン電界効果トランジ
スタが適切に機能しているように見えるかもしれないた
めになおさらに難しい。
【０００５】ランダムアクセスメモリアレイにおける電
界効果トランジスタをテストする伝統的な方策はこのよ
うに深刻な欠点を示してきた。平均サイズのアレイをテ
ストするのにかなりの時間が秒のオーダで必要とされ
る。またそのようなテストの後でも必ずしもすべての欠
陥のあるセルの場所が確実に突き止められるとは限らな
い。
【０００６】
【発明の概要】この発明はそれゆえにテストされるべき
電界効果トランジスタの動作性をテストするための配置
を提供する。この配置はテストされるべき電界効果トラ
ンジスタに直列関係に結合される第２の電界効果トラン
ジスタを含み、電界効果トランジスタの直列結合を形成
する。第２の電界効果トランジスタはテストされるべき
電界効果トランジスタに関して逆の型を有し、かつテス
トされるべき電界効果トランジスタより低い電流供給源
能力を有する。この配置は電界効果トランジスタの一方
に結合される第１の電圧源および電界効果トランジスタ
の他方に結合される第２の電圧源をさらに含む。第１お
よび第２の電圧源は電界効果トランジスタの直列結合に
おける電位差を与える。この配置は一致ターンオン電位
を電界効果トランジスタに与えるための手段および、テ
ストされるべき電界効果トランジスタと第２の電界効果
トランジスタとの間に結合される検知入力を有し、ター
ンオン電位が電界効果トランジスタに一致して与えられ
るときに検知入力での電位を検知するための検知手段を
さらに含む。
【０００７】この発明はさらにメモリセルアレイ内のメ
モリセルのテストされるべき電界効果トランジスタの動
作性をテストするための配置を提供し、そのメモリセル
は１つの行導体および少なくとも１つの列導体に関連
し、かつテストされるべき電界効果トランジスタは第１
の固定電位源と列導体との間に結合される。この配置は
第２の固定電位源および列導体と第２の固定電位源との
間に結合された第２の電界効果トランジスタを含み、テ
ストされるべき電界効果トランジスタと第２の電界効果
トランジスタとの直列結合を第１および第２の固定電位
源の間に形成する。第２の電界効果トランジスタはテス
トされるべき電界効果トランジスタに関して逆の型を有
し、かつテストされるべき電界効果トランジスタより低
い電流供給源能力を有する。さらにこの配置は一致ター
ンオン電位をテストされるべき電界効果トランジスタと
第２の電界効果トランジスタとに与えるための手段、お
よびテストされるべき電界効果トランジスタと第２の電
界効果トランジスタとの間にある列導体に結合される検
知入力を有し、ターンオン電位が一致して電界効果トラ
ンジスタに与えられたときに検知入力において電位を検
知するための検知手段を含む。
【０００８】さらにまたこの発明は行および列に配置さ
れた複数のメモリセルを含む型のメモリアレイにおける
ＰチャネルおよびＮチャネル電界効果トランジスタの動
作性をテストするための配置を提供し、各メモリセルは
行導体と１対の第１および第２の列導体との独特な組合
わせに関連し、かつ各メモリセルは各側が直列結合され
たＰチャネルおよびＮチャネル電界効果トランジスタを
含む第１および第２の側を有する交さ結合ラッチと、関
連した行導体に結合された制御ゲートを有し、かつそれ
ぞれの列導体の１つと直列結合されたＰチャネルおよび
Ｎチャネル電界効果トランジスタの共通の接合点との間
で結合されているパストランジスタとを含む。この配置
はメモリセルの各列に関連する検知手段を含み、その検
知手段は１対の列導体の第１の列導体に結合された第１
の入力および１対の列導体の第２の列導体に結合された
第２の入力を含み、第１および第２の列導体の間の電位
差を検知するためのものである。さらにこの配置は検知
手段の第１の入力に結合された第１の弱いＰチャネル電
界効果トランジスタと、検知手段の第１の入力に結合さ
れた第１の弱いＮチャネル電界効果トランジスタと、検
知手段の第２の入力に結合された第２の弱いＰチャネル
電界効果トランジスタと、検知手段の第２の入力に結合
された第２の弱いＮチャネル電界効果トランジスタとを
含む。弱いＰチャネル電界効果トランジスタはメモリセ
ルのＮチャネル電界効果トランジスタより低い電流供給
源能力を有し、弱いＮチャネル電界効果トランジスタは
メモリセルのＰチャネル電界効果トランジスタより低い
電流供給源能力を有する。さらにこの配置は検知手段の
第１の入力を第１の列導体に結合する第１の転送ゲート
および検知手段の第２の入力を第２の列導体に結合する
第２の転送ゲートを含む。 新規であると考えられてい
るこの発明の特徴は前掲の特許請求の範囲で詳細に述べ
られる。この発明はさらなる目的および利点とともに、
添付の図面に関連した以下の説明を参照することにより
よく理解され得、図面の中のいくつかの図では類似の参
照数字が同一の構成要素を示している。
【０００９】
【好ましい実施例の説明】ここで図１を参照すると、テ
ストされるべきＰチャネル電界効果トランジスタ１２の
動作性をテストするためのこの発明を実施する配置を概
略の回路図形式で例示する。配置１０は一般的に第２の
電界効果トランジスタ１４と、センスアンプ１６と、基
準電圧源１８と、スイッチ２０、２２および２４とを含
む。
【００１０】電界効果トランジスタ１２のソース２６は
端子２８で正電圧源（ＶCC）に結合される。トランジス
タ１２のドレイン３０はトランジスタ１４のドレイン３
２に結合される。トランジスタ１４のソース３４は接地
電位に結合される。このように理解されるように、テス
トされるべき電界効果トランジスタ１２とトランジスタ
１４とは直列に結合され、電圧源端子２８と接地電位と
の間に直列結合を形成する。
【００１１】トランジスタ１４はＰチャネル電界効果ト
ランジスタ１２に関して逆の型を有する第２のトランジ
スタを含む。その目的のために電界効果トランジスタ１
４はＮチャネル電界効果トランジスタである。さらに電
界効果トランジスタ１４は電界効果トランジスタ１２に
比べると弱いトランジスタである。すなわちＮチャネル
電界効果トランジスタ１４はテストされるべきＰチャネ
ル電界効果トランジスタ１２より低い電流供給源能力を
有する。Ｐチャネル電界効果トランジスタ１２はＮチャ
ネル電界効果トランジスタ１４より少なくとも１０倍多
い電流供給源となるように構成される。好ましくは電界
効果トランジスタ１２は電界効果トランジスタ１４より
１０倍多い電流供給源となることが可能である。
【００１２】センスアンプ１６は電界効果トランジスタ
１２および電界効果トランジスタ１４の間にノード３８
において結合される第１の入力３６を含む。センスアン
プ１６は基準電位源１８に結合される第２の入力４０を
含む。基準電位源１８は好ましくは、電界効果トランジ
スタ１２および１４の直列結合における電位差の２分の
１の基準電圧を与える。ゆえに基準電圧源１８は基準電
圧ＶCC／２を与える。
【００１３】スイッチ２０が閉じられるとき、スイッチ
２０はＰチャネル電界効果トランジスタ１２のゲート４
２を接地に結合する。スイッチ２４が閉じられるとき、
スイッチ２４はＮチャネル電界効果トランジスタ１４の
ゲート４４を端子４６でＶCCに結合する。スイッチ２２
が閉じられるとき、スイッチ２２は基準電位源１８をセ
ンスアンプ１６の入力３６に結合する。電界効果トラン
ジスタ１２がテストされる直前に、スイッチ２２はセン
スアンプ１６の入力３６を基準電圧電位にプリチャージ
するために設けられる。
【００１４】動作においてスイッチ２０および２２は電
界効果トランジスタ１２をオンにし、センスアンプ１６
の入力３６を基準電圧にプリチャージするために閉じら
れる。電界効果トランジスタ１２がテストされるとき、
スイッチ２２は開けられスイッチ２４は閉じられる。ス
イッチ２４が閉じられるとき、Ｎチャネル電界効果トラ
ンジスタ１４はオンにされる。
【００１５】この時点で、センスアンプ１６は入力３６
での電圧と基準入力４０での電圧との間の電圧差を検知
する。もし電界効果トランジスタ１２が機能していれ
ば、それは比較的弱い電界効果トランジスタ１４を過度
に駆動してノード３８をＶCCまで引上げるであろう。し
かしながらもし電界効果トランジスタ１２に欠陥があれ
ば、比較的弱い電界効果トランジスタ１４は電界効果ト
ランジスタ１２を過度に駆動して、ノード３８をほぼ接
地電位まで引下げるであろう。もしノード３８が引上げ
られ電界効果トランジスタ１２が機能していることを示
すなら、センスアンプ１６はその出力４８においてハイ
レベルを与えるであろう。逆に、もし電界効果トランジ
スタ１２に欠陥があり、ノード３８が電界効果トランジ
スタ１４により引下げられれば、センスアンプ１６はそ
の出力４８においてローレベルを与えるであろう。
【００１６】前述のテストの手順は非常に高速ででき得
る。より特定的には、センスアンプ１６の入力３６は電
界効果トランジスタ１２および１４における電位差の２
分の１にプリチャージされると、ノード３８は急速に基
準電圧より上に引上げられるかまたは下に引下げられる
かし、電界効果トランジスタ１２が機能しているかどう
かに関する表示を出力４８において与えるからである。
そのようなテストには３５ナノ秒のオーダの時間がかか
るだろう。
【００１７】ここで図２を参照すると、Ｎチャネル電界
効果トランジスタ５２の動作性をテストするための別の
配置５０を例示する。図１の配置と同様に配置５０はセ
ンスアンプ１６と、基準電圧源１８と、スイッチ２０、
２２および２４とを含む。
【００１８】テストされるべきＮチャネル電界効果トラ
ンジスタ５２は弱いＰチャネル電界効果トランジスタ５
４に直列関係に結合される。その目的のため、電界効果
トランジスタ５２のソース５４は接地電位に結合され、
電界効果トランジスタ５２のドレイン５６は電界効果ト
ランジスタ５４のドレイン５８に結合され、電界効果ト
ランジスタ５４のソース６０は端子６２においてＶCCに
結合される。その結果電界効果トランジスタ５２および
電界効果トランジスタ５４は直列に結合されて端子６２
での正電圧源（ＶCC）と接地電位との間で直列結合を形
成する。
【００１９】スイッチ２０が閉じられるとき、それはテ
ストされるべき電界効果トランジスタ５２のゲート６６
に端子６４からのＶCCを与える。スイッチ２２が閉じら
れるとき、前述の実施例と同様にそれはセンスアンプ１
６の入力３６を基準電圧電位にプリチャージする。スイ
ッチ２４が閉じられるとき、それは電界効果トランジス
タ５４のゲート６８に接地電位を与える。
【００２０】Ｐチャネル電界効果トランジスタ５４は電
界効果トランジスタ５２より少ない電流供給源となるよ
うに構成される。この発明に従って、電界効果トランジ
スタ５４は電界効果トランジスタ５２が電界効果トラン
ジスタ５４より少なくとも５倍多い電流供給源となるこ
とが可能であるように構成され得る。好ましくは、電界
効果トランジスタ５２が電界効果トランジスタ５４が供
給可能である９倍の電流供給源となることが可能である
ように電界効果トランジスタは構成される。異なった電
流量の供給源となるように電界効果トランジスタを構成
することは当該技術分野で公知である態様で達成され得
る。
【００２１】電界効果トランジスタ５２がテストされる
とき、スイッチ２０および２２は閉じられる。スイッチ
２０を閉じることは電界効果トランジスタ５２をオンに
し、スイッチ２２を閉じることはセンスアンプ１６の入
力３６を基準電圧電位にプリチャージする。その後スイ
ッチ２２が開かれスイッチ２４が閉じられて、弱いＰチ
ャネル電界効果トランジスタ５４をオンにする。もし電
界効果トランジスタ５２が機能していれば、それは電界
効果トランジスタ５４をたやすく過度に駆動しノード３
８を接地電位近くまで引下げるであろう。しかしながら
もし電界効果トランジスタ５２に欠陥があれば、電界効
果トランジスタ５４は電界効果トランジスタ５２をたや
すく過度に駆動しノード３８をＶCCまで引上げるであろ
う。センスアンプ１６はその入力３６においてノード３
８での電圧電位を検知する。もしノード３８が引下げら
れれば、センスアンプ１６の出力４８は低い電圧を与
え、電界効果トランジスタ５２が機能していることを示
す。しかしながらもしノード３８が引上げられれば、セ
ンスアンプ１６は出力４８において高い電圧レベルを与
え、Ｎチャネル電界効果トランジスタ５２に欠陥がある
ことを示す。図１の実施例と同様に、電界効果トランジ
スタ５２は約３５ナノ秒で非常に敏速にテストされるだ
ろう。
【００２２】ここで図３を参照すると、この発明を実施
するランダムアクセスメモリを概略の回路図形式で例示
する。より具体的には図３はランダムアクセスメモリの
メモリセルの電界効果トランジスタをテストするのに便
宜を与えるためにこの発明が使用され得る態様を例示す
る。
【００２３】図３に例示されるランダムアクセスメモリ
７０はメモリセル７２および７４を含む部分的なランダ
ムアクセスメモリとして例示される。そのようなランダ
ムアクセスメモリのメモリセルは、各メモリセルが１つ
の行導体と１対の列導体との独特な組合わせに関連する
ような行および列のアレイに配置される。図３に例示さ
れるメモリセル７２および７４は同列内にあり、列導体
７６および７８に関連している。メモリセル７２および
７４は異なった行にあり、メモリセル７２は行導体８０
に関連しておりメモリセル７４は行導体８２に関連して
いる。メモリセル７２と７４とは同一のものであるの
で、ここではメモリセル７４のみが詳細に説明される。
【００２４】メモリセル７４は第１の側８６および第２
の側８８を含む交さ結合ラッチ８４を含む。ラッチ８４
の第１の側８６は直列結合されたＰチャネル電界効果ト
ランジスタ９０およびＮチャネル電界効果トランジスタ
９２と、Ｎチャネル電界効果パストランジスタ９４とを
含む。パストランジスタ９４は行ライン８２に結合され
るゲート９６を含み、列導体７６とＰチャネルおよびＮ
チャネル電界効果トランジスタ９０および９２の共通接
合点９８との間に結合される。
【００２５】同様に、ラッチ８４の第２の側８８は直列
結合されたＰチャネル電界効果トランジスタ１００およ
びＮチャネル電界効果トランジスタ１０２とＮチャネル
パス電界効果トランジスタ１０４とを含む。パストラン
ジスタ１０４は行ライン８２に結合されるゲート１０６
を含み、列導体７８と直列結合されたＰチャネルおよび
Ｎチャネル電界効果トランジスタ１００および１０２の
共通接合点との間に結合される。
【００２６】Ｐチャネル電界効果トランジスタ９０およ
び１００のそれぞれのソース９１および１０１はそれぞ
れ端子１１０および１１２で正電圧源（ＶCC）に結合さ
れる。Ｎチャネル電界効果トランジスタ９２および１０
２のそれぞれのソース９３および１０３は接地電位に結
合される。その結果ＶCCの電位差がトランジスタ９０お
よび９２とトランジスタ１００および１０２との直列結
合間で与えられる。
【００２７】メモリセル７４がアクセスされるとき、正
電位が行導体８２に与えられ、パストランジスタ９４お
よび１０４が導通する。もしそのアクセスが書込アクセ
スであれば、適当な電位が列導体７６および７８に与え
られ、ラッチ８４を適切な状態に設定する。たとえばも
し論理「１」がメモリセル７４に書込まれれば、正電位
が列導体７６に与えられ、接地電位が列導体７８に与え
られる。これによりトランジスタ９０および１０２はオ
ンになり、トランジスタ１００と９２とはオフになった
状態で論理「１」がメモリセル７４内にストアされ、ノ
ード９８で論理ハイレベルを与えノード１０８で論理ロ
ーレベルを与える。逆にもし論理「０」がメモリセル７
４に書込まれると、正電位が列導体７８に与えられ接地
電位が列導体７６に与えられる。これによりトランジス
タ１００および９２はオンになり、トランジスタ９０お
よび１０２はオフになる。その結果メモリセル７４にス
トアされた論理「０」はノード１０８において論理ハイ
レベルで、ノード９８においては論理ローレベルによっ
て表わされる。
【００２８】もしそのアクセスが読取アクセスであれ
ば、センスアンプ１１６は列導体７６および７８の電位
差を検知する。もし論理「１」がメモリセル７４にスト
アされれば、センスアンプ１１６の入力１１８に論理ハ
イレベルが現われ、センスアンプ１１６の入力１２０に
論理ローレベルが現われるであろう。これにより、セン
スアンプ１１６がその出力１２２において論理ハイレベ
ル出力を与える。もし論理「０」がメモリセル７４にス
トアされれば、センスアンプ１１６の入力１１８に論理
ローレベルが現われ、センスアンプ１１６の入力１２０
に論理ハイレベルが現われるであろう。ゆえにセンスア
ンプ１１６はその出力１２２において論理ローレベルを
与えるであろう。センスアンプ１１６と同一のセンスア
ンプがメモリセルの各列に関連する。
【００２９】列導体７６および７８に関連したメモリセ
ルの交さ結合ラッチの電界効果トランジスタをテストす
るためにランダムアクセスメモリ７０はこの発明に従っ
て構成された試験回路１２０を含む。実際上、メモリセ
ルの各列はそのような試験回路に関連する。
【００３０】試験回路１２０はセンスアンプ１１６を利
用し第１の弱いＰチャネル電界効果トランジスタ（プル
アップ）１２２と、第１の弱いＮチャネル電界効果トラ
ンジスタ（プルダウン）１２４と、第２の弱いＰチャネ
ル電界効果トランジスタ（プルアップ）１２６と、第２
の弱いＮチャネル電界効果トランジスタ（プルダウン）
１２８とを含む。試験回路１２０はさらに第１の転送ゲ
ート１３０および第２の転送ゲート１３２を含む。転送
ゲート１３０および１３２は好ましくは当該技術分野で
公知である態様で並列結合されたＰチャネルおよびＮチ
ャネル電界効果トランジスタによって形成される。
【００３１】トランジスタ１２２および１２４は端子１
３４におけるＶCCと接地電位との間で直列関係に結合さ
れる。同様にトランジスタ１２６および１２８は端子１
３６におけるＶCCと接地電位との間で直列に結合され
る。トランジスタ１２２と１２４との共通接合点１３８
はセンスアンプ１１６の入力１１８に結合される。同様
に、トランジスタ１２６と１２８との共通接合点１４０
はセンスアンプ１１６の入力１２０に結合される。
【００３２】Ｐチャネル電界効果トランジスタ１２２お
よび１２６はそれぞれＮチャネル電界効果トランジスタ
９２および１０２より少ない電流供給源となるように構
成される。この発明に従って、弱いＰチャネル電界効果
トランジスタ１２２および１２６は、Ｎチャネル電界効
果トランジスタがＰチャネル電界効果トランジスタ１２
２および１２６より少なくとも５倍多い電流供給源とな
ることが可能なように構成される。弱いＮチャネル電界
効果トランジスタ１２４および１２８も同様にＰチャネ
ル電界効果トランジスタ９０および１００それぞれより
少ない電流供給源となるように構成される。より具体的
には、この発明に従って弱いＮチャネル電界効果トラン
ジスタ１２４および１２８はＰチャネル電界効果トラン
ジスタ９０および１００が弱いＮチャネル電界効果トラ
ンジスタ１２４および１２８より少なくとも１０倍多い
電流供給源となることが可能なように構成される。
【００３３】ランダムアクセスメモリセルの交さ結合ラ
ッチの電界効果トランジスタは外部制御手段１５０の制
御下で試験回路１２０によってテストされる。より具体
的には、制御手段１５０は電界効果トランジスタ１２
２、１２４、１２６および１２８と転送ゲート１３０お
よび１３２とに結合され、これらの装置をオンにしたり
オフにしたりするのを制御する。
【００３４】メモリセル７４のＰチャネル電界効果トラ
ンジスタ９０および他のすべてのメモリセルの対応する
すべてのＰチャネル電界効果トランジスタがテストされ
るとき、ランダムアクセスメモリ７０がまず各メモリセ
ルに論理「１」を書込むためにアクセスされる。各メモ
リセルに論理「１」がストアされる後電界効果トランジ
スタ９０に対応する各メモリセルの各Ｐチャネル電界効
果トランジスタは以下の態様で一度に１つテストされ
る。
【００３５】転送ゲート１３０および１３２は制御手段
１５０によってオンにされ、２分の１ＶCCのプリチャー
ジ電圧が列導体７６と７８との両方に与えられ、センス
アンプ１１６の入力１１８および１２０を平衡に保つ。
これによりまた、Ｐチャネル電界効果トランジスタ９０
がテストされるとき入力１１８において正または負方向
に遷移が確実にされる。次に制御手段１５０によって転
送ゲート１３２がオフにされ弱いＮチャネル電界効果ト
ランジスタ１２４がオンにされる。このとき行導体８２
にはハイレベル電圧が与えられ、パストランジスタ９４
がオンにされる。メモリセル７４にストアされた論理
「１」により、トランジスタ９０がオンにされ、Ｎチャ
ネル電界効果トランジスタ１２４が制御手段１５０によ
ってオンにされるとこれらのトランジスタはここで一致
してオンにされる。もしＰチャネル電界効果トランジス
タ９０が機能しているならばそれは弱いＮチャネル電界
効果トランジスタ１２４をたやすく過度に駆動し、ノー
ド１３８を引上げるであろう。これは入力１１８におい
てセンスアンプ１１６により検知され、それによってセ
ンスアンプ１１６が出力１２２において論理ハイ出力を
与え、Ｐチャネル電界効果トランジスタ９０が機能して
いることを示す。逆にもしＰチャネル電界効果トランジ
スタ９０に欠陥があれば、弱いＮチャネル電界効果トラ
ンジスタ１２４はトランジスタ９０をたやすく過度に駆
動し、ノード１３８を引下げるであろう。これはセンス
アンプ１１６により入力１１８において検知され、それ
によってセンスアンプ１１６が出力１２２において論理
ローレベルを与え、トランジスタ９０に欠陥があること
を示す。Ｐチャネル電界効果トランジスタ９０に対応す
る各Ｐチャネル電界効果トランジスタがテストされる前
に、センスアンプ１１６の入力１１８および１２０を２
分の１ＶCCにプリチャージするために転送ゲート１３０
および１３２をオンにする必要がある。
【００３６】Ｐチャネル電界効果トランジスタ９０に対
応するすべてのＰチャネル電界効果トランジスタがテス
トされた後、Ｎチャネル電界効果トランジスタ１０２に
対応するすべてのメモリセルのすべてのＮチャネル電界
効果トランジスタはすべてのメモリセルに論理「１」を
再び書込むことなくテストされ得る。Ｎチャネル電界効
果トランジスタ１０２に対応するＮチャネル電界効果ト
ランジスタをテストするに際し、転送ゲート１３０およ
び１３２はオンにされ、センスアンプ１１６の入力１１
８および１２０をプリチャージし平衡にする。より具体
的にはＮチャネル電界効果トランジスタ１０２がテスト
されるとき、転送ゲート１３０および１３２はオンにさ
れ入力１１８および１２０はプリチャージ基準電圧にプ
リチャージされる。それから転送ゲート１３０はオフに
されパストランジスタ１０４は行導体８２を介して能動
化され、弱いＰチャネル電界効果トランジスタ１２６が
オンにされる。もしＮチャネル電界効果トランジスタ１
０２が機能しているならばそれは弱いＰチャネル電界効
果トランジスタ１２６をたやすく過度に駆動し、ノード
１４０を引下げる。これはセンスアンプ１１６の入力１
２０で検知され、出力１２２で論理ローレベルを与え、
Ｎチャネル電界効果トランジスタ１０２が機能している
ということを示す。逆にもしＮチャネル電界効果トラン
ジスタ１０２が機能していなければ、弱いＰチャネル電
界効果トランジスタ１２６はトランジスタ１０２をたや
すく過度に駆動し、ノード１４０を引上げるであろう。
これは入力１２０においてセンスアンプ１１６により検
知され、出力１２２において論理ハイ出力を与え、Ｎチ
ャネル電界効果トランジスタ１０２が機能していないこ
とを示すであろう。Ｎチャネル電界効果トランジスタ１
０２に対応する各Ｎチャネル電界効果トランジスタにつ
いて同様のプロセスが繰り返される。
【００３７】Ｐチャネル電界効果トランジスタ１００お
よびそれに対応するすべてのそのようなＰチャネル電界
効果トランジスタとＮチャネル電界効果トランジスタ９
２および対応するすべてのそのようなＮチャネル電界効
果トランジスタとをテストするために上で説明されたの
と同様な手順が繰り返される。しかしながらそのような
テストの前に論理「０」がまず各メモリセルに書込まれ
る。たとえば列導体７６および７８によって規定された
列のそのようなトランジスタをテストするために、論理
ハイレベルを列導体７８に与え論理ローレベルを列導体
７６に与えることにより論理「０」がその列の各メモリ
セルに書込まれる。それから後に、テストは上記で説明
されたように進行されるだろう。
【００３８】ランダムアクセスメモリ７０の交さ結合ラ
ッチの電界効果トランジスタをテストするに際し、その
ようなテストが大変迅速に起こり得ることが理解されて
いる。より具体的には、そのような各電界効果トランジ
スタのテストにはほぼ３５ナノ秒が必要とされることが
わかった。これはランダムアクセスメモリをテストする
のに、前に言及された従来の方法に比べてかなりの時間
の節約を表わす。
【００３９】この発明によって提供されるもう１つの重
要な利点は交さ結合ラッチ電界効果トランジスタがテス
トされる前にメモリセルの各列に関連した試験回路がテ
ストされ得ることである。試験回路のテストは列導体７
６および７８に関連するメモリセルの列の試験回路１２
０に関連して以下の態様で達成され得る。
【００４０】弱い電界効果トランジスタ１２２、１２
４、１２６および１２８の各々は一度に１つテストされ
る。たとえば電界効果トランジスタ１２２をテストする
ために転送ゲート１３０および１３２はオンにされセン
スアンプ１１６の入力１１８および１２０は２分の１Ｖ
CCの基準電圧電位にプリチャージされる。その後転送ゲ
ート１３０および１３２はオフにされトランジスタ１２
２にターンオン電位が与えられる。もしトランジスタ１
２２が機能しているならば、それはノード１３８を引上
げ、センスアンプ１１６の入力１１８において検知され
るであろう。逆にもしトランジスタ１２２に欠陥があれ
ば、それはノード１３８を引上げないであろう。Ｐチャ
ネル電界効果トランジスタ１２６も同様の態様でテスト
され得る。
【００４１】Ｎチャネル電界効果トランジスタ１２４を
テストするために、転送ゲート１３０および１３２は再
びオンにされ入力１１８および１２０はプリチャージさ
れる。それから後に転送ゲート１３０および１３２はオ
フにされＮチャネル電界効果トランジスタ１２４にター
ンオン電位が与えられる。もしＮチャネル電界効果トラ
ンジスタ１２４が機能しているならば、それはノード１
３８を引下げ、センスアンプ１１６の入力１１８におい
て検知されるであろう。しかしながらもしＮチャネル電
界効果トランジスタ１２４に欠陥があればノード１３８
は引下げられないであろう。Ｎチャネル電界効果トラン
ジスタ１２８も同様の態様でテストされ得る。
【００４２】テストの手順が完了され、そしてランダム
アクセスメモリ７０が使用状態にされると転送ゲート１
３０および１３２は連続的にオンにされ、弱い電界効果
トランジスタ１２２、１２４、１２６および１２８は連
続的にオフにされる。これによりランダムアクセスメモ
リ７０が正常動作に復元される。
【００４３】前述からわかり得るように、この発明は電
界効果トランジスタをテストするための、より特定的に
はランダムアクセスメモリのメモリセルの交さ結合ラッ
チ電界効果トランジスタをテストするための新しく改良
された試験配置を提供する。この発明の試験回路は先行
技術の方法に比べてそのような電界効果トランジスタの
より速いテストを可能にするだけではなく追加的に個々
の欠陥のある電界効果トランジスタの場所を突き止める
ことをも可能にする。さらにテストの手順の完全性を確
実にするために電界効果トランジスタのテストよりも先
に試験回路自体がテストされ得る。
【００４４】この発明の特定の実施例が示され説明され
てきたが、修正がなされ得、それゆえ発明の真の精神お
よび範囲内に収まるすべてのそのような変更および修正
を前掲の特許請求の範囲において包含するよう意図され
る。
【図面の簡単な説明】
【図１】この発明に従ってＰチャネル電界効果トランジ
スタをテストするための配置の概略回路図である。
【図２】この発明に従ってＮチャネル電界効果トランジ
スタをテストするための配置の概略回路図である。
【図３】メモリセルの交さ結合ラッチ電界効果トランジ
スタがこの発明に従ってテストされ得るような態様を図
解する部分的なランダムアクセスメモリアレイの概略回
路図である。
【符号の説明】
１２ テストされるべきＰチャネル電界効果トランジス
タ １４ 第２の電界効果トランジスタ １６ センスアンプ １８ 基準電圧源 ５２ テストされるべきＮチャネル電界効果トランジス
タ ５４ 第２の電界効果トランジスタ １１６ センスアンプ

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 テストされるべき電界効果トランジスタ
    の動作性をテストするための配置であって、 前記テストされるべき電界効果トランジスタに直列関係
    に結合され、電界効果トランジスタの直列結合を形成す
    る第２の電界効果トランジスタを含み、前記第２の電界
    効果トランジスタは前記テストされるべき電界効果トラ
    ンジスタに関して逆の型を有し、かつ前記テストされる
    べき電界効果トランジスタより低い電流供給源能力を有
    し、さらに、 前記電界効果トランジスタの一方に結合された第１の電
    圧源と、 前記電界効果トランジスタの他方に結合された第２の電
    圧源とを含み、前記第１および第２の電圧源は前記電界
    効果トランジスタの前記直列結合における電位差を与
    え、さらに、 前記電界効果トランジスタに一致ターンオン電位を与え
    るための手段と、 前記テストされるべき電界効果トランジスタと前記第２
    の電界効果トランジスタとの間に結合された検知入力を
    有し、前記ターンオン電位が前記電界効果トランジスタ
    に一致して与えられるとき前記検知入力で電位を検知す
    るための検知手段とを含む、配置。
  2. 【請求項２】 前記テストされるべき電界効果トランジ
    スタはソース、ドレイン、およびゲートを有するＰチャ
    ネル電界効果トランジスタであり、前記第２の電界効果
    トランジスタはソース、ドレイン、およびゲートを有す
    るＮチャネル電界効果トランジスタであり、前記Ｐチャ
    ネル電界効果トランジスタの前記ドレインは前記Ｎチャ
    ネル電界効果トランジスタの前記ドレインに結合され、
    前記第１の電圧源は前記Ｐチャネル電界効果トランジス
    タの前記ソースに結合され、前記第２の電圧源は前記Ｎ
    チャネル電界効果トランジスタの前記ソースに結合さ
    れ、かつ前記第１の電圧源は前記第２の電圧源より正で
    ある、請求項１に記載の配置。
  3. 【請求項３】 前記検知手段は基準入力を含むセンスア
    ンプを含み、かつ前記配置はさらに前記基準入力に基準
    電圧電位を与えるための基準電圧源を含む、請求項２に
    記載の配置。
  4. 【請求項４】 前記基準電圧源は前記電界効果トランジ
    スタの直列結合における前記電位差の２分の１の基準電
    圧を与える、請求項３に記載の配置。
  5. 【請求項５】 前記Ｐチャネル電界効果トランジスタは
    前記Ｎチャネル電界効果トランジスタより少なくとも１
    ０倍多い電流供給源となるように構成される、請求項４
    に記載の配置。
  6. 【請求項６】 前記電界効果トランジスタがオンにされ
    る前に前記検知入力を前記基準電圧電位にプリチャージ
    するための充電手段をさらに含む、請求項４に記載の配
    置。
  7. 【請求項７】 前記テストされるべき電界効果トランジ
    スタはソース、ドレイン、およびゲートを有するＮチャ
    ネル電界効果トランジスタであり、前記第２の電界効果
    トランジスタはソース、ドレイン、およびゲートを有す
    るＰチャネル電界効果トランジスタであり、前記Ｎチャ
    ネル電界効果トランジスタの前記ドレインは前記Ｐチャ
    ネル電界効果トランジスタの前記ドレインに結合され、
    前記第１の電圧源は前記Ｐチャネル電界効果トランジス
    タの前記ソースに結合され、前記第２の電圧源は前記Ｎ
    チャネル電界効果トランジスタの前記ソースに結合さ
    れ、かつ前記第１の電圧源は前記第２の電圧源より正で
    ある、請求項１に記載の配置。
  8. 【請求項８】 前記検知手段は基準入力を含むセンスア
    ンプを含み、かつ前記配置は前記基準電圧電位を前記基
    準入力に与えるための基準電圧源をさらに含む、請求項
    ７に記載の配置。
  9. 【請求項９】 前記基準電圧源は前記電界効果トランジ
    スタの直列結合における前記電位差の２分の１の基準電
    圧を与える、請求項８に記載の配置。
  10. 【請求項１０】 前記Ｎチャネル電界効果トランジスタ
    は前記Ｐチャネル電界効果トランジスタより少なくとも
    ５倍多い電流供給源となるように構成される、請求項９
    に記載の配置。
  11. 【請求項１１】 前記電界効果トランジスタがオンにさ
    れる前に前記検知入力を前記基準電圧電位にプリチャー
    ジするための充電手段をさらに含む、請求項９に記載の
    配置。
  12. 【請求項１２】 メモリセルアレイ内のメモリセルのテ
    ストされるべき電界効果トランジスタの動作性をテスト
    するための配置であり、前記メモリセルは１つの行導体
    および少なくとも１つの列導体と関連し、前記テストさ
    れるべき電界効果トランジスタが第１の固定電位源と前
    記列導体との間に結合され、前記配置は、 第２の固定電位源と、 前記列導体と前記第２の固定電位源との間に結合され、
    前記第１および第２の固定電位源の間に前記テストされ
    るべき電界効果トランジスタと前記第２の電界効果トラ
    ンジスタとの直列結合を形成する第２の電界効果トラン
    ジスタとを含み、前記第２の電界効果トランジスタは前
    記テストされるべき電界効果トランジスタに関して逆の
    型を有し、かつ前記テストされるべき電界効果トランジ
    スタより低い電流供給源能力を有し、さらに、 前記テストされるべき電界効果トランジスタおよび前記
    第２の電界効果トランジスタに一致ターンオン電位を与
    えるための手段と、 前記テストされるべき電界効果トランジスタと前記第２
    の電界効果トランジスタとの間の前記列導体に結合され
    た検知入力を有し、前記ターンオン電位が前記電界効果
    トランジスタに一致して与えられるとき、前記検知入力
    で電位を検知するための検知手段とを含む、配置。
  13. 【請求項１３】 前記テストされるべき電界効果トラン
    ジスタはソース、ドレイン、およびゲートを有するＰチ
    ャネル電界効果トランジスタであり、前記第２の電界効
    果トランジスタはソース、ドレイン、およびゲートを有
    するＮチャネル電界効果トランジスタであり、前記Ｐチ
    ャネル電界効果トランジスタの前記ドレインは前記Ｎチ
    ャネル電界効果トランジスタの前記ドレインに結合さ
    れ、前記第１の電圧源は前記Ｐチャネル電界効果トラン
    ジスタの前記ソースに結合され、前記第２の電圧源は前
    記Ｎチャネル電界効果トランジスタの前記ソースに結合
    され、さらに前記第１の電圧源は前記第２の電圧源より
    正である、請求項１２に記載の配置。
  14. 【請求項１４】 前記検知手段は基準入力を含むセンス
    アンプを含み、かつ前記配置は前記基準入力に基準電圧
    電位を与えるための基準電圧源をさらに含む、請求項１
    ３に記載の配置。
  15. 【請求項１５】 前記基準電圧源は前記第１および第２
    の固定電位源の間の電位差の２分の１の基準電圧を与え
    る、請求項１４に記載の配置。
  16. 【請求項１６】 前記Ｐチャネル電界効果トランジスタ
    は前記Ｎチャネル電界効果トランジスタより少なくとも
    １０倍多い電流供給源となるように構成される、請求項
    １５に記載の配置。
  17. 【請求項１７】 前記ターンオン電位が前記電界効果ト
    ランジスタに一致して与えられる前に前記検知入力を前
    記基準電圧電位にプリチャージするための充電手段をさ
    らに含む、請求項１５に記載の配置。
  18. 【請求項１８】 前記テストされるべき電界効果トラン
    ジスタはソース、ドレイン、およびゲートを有するＮチ
    ャネル電界効果トランジスタであり、前記第２の電界効
    果トランジスタはソース、ドレイン、およびゲートを有
    するＰチャネル電界効果トランジスタであり、前記Ｎチ
    ャネル電界効果トランジスタの前記ドレインは前記Ｐチ
    ャネル電界効果トランジスタの前記ドレインに結合さ
    れ、前記第１の電圧源は前記Ｐチャネル電界効果トラン
    ジスタの前記ソースに結合され、前記第２の電圧源は前
    記Ｎチャネル電界効果トランジスタの前記ソースに結合
    され、かつ前記第１の電圧源は前記第２の電圧源より正
    である、請求項１２に記載の配置。
  19. 【請求項１９】 前記検知手段は基準入力を含むセンス
    アンプを含み、前記配置は前記基準入力に基準電圧電位
    を与えるための基準電圧源をさらに含む、請求項１８に
    記載の配置。
  20. 【請求項２０】 前記基準電圧源は前記第１および第２
    の固定電位源の間の電位差の２分の１の基準電圧を与え
    る、請求項１９に記載の配置。
  21. 【請求項２１】 前記Ｎチャネル電界効果トランジスタ
    は前記Ｐチャネル電界効果トランジスタより少なくとも
    ５倍多い電流供給源となるように構成される、請求項２
    ０に記載の配置。
  22. 【請求項２２】 前記ターンオン電位が前記電界効果ト
    ランジスタに一致して与えられる前に前記検知入力を前
    記基準電圧電位にプリチャージするための充電手段をさ
    らに含む、請求項２０に記載の配置。
  23. 【請求項２３】 行および列に配置された複数のメモリ
    セルを含む型のメモリアレイであって、各前記メモリセ
    ルは１つの行導体と第１および第２の１対の列導体との
    独特な組合わせに関連し、各前記メモリセルは、第１お
    よび第２の側を有し、前記各側が直列結合のＰチャネル
    およびＮチャネル電界効果トランジスタを含む交さ結合
    ラッチと、関連する行導体に結合される制御ゲートを有
    し、前記列導体のそれぞれ１つと直列結合されたＰチャ
    ネルおよびＮチャネル電界効果トランジスタの共通の接
    合点との間に結合されるパストランジスタとを含む、メ
    モリアレイにおいて、前記ＰチャネルおよびＮチャネル
    電界効果トランジスタの動作性をテストするための配置
    であって、かつメモリセルの各前記列に関連する検知手
    段を含み、前記検知手段は前記１対の列導体の前記第１
    の列導体に結合される第１の入力と、前記１対の列導体
    の前記第２の列導体に結合される第２の入力とを含み、
    前記第１および第２の列導体の間の電位差を検知し、さ
    らに、 前記検知手段第１の入力に結合される第１の弱いＰチャ
    ネル電界効果トランジスタと、 前記検知手段第１の入力に結合される第１の弱いＮチャ
    ネル電界効果トランジスタと、 前記検知手段第２の入力に結合される第２の弱いＰチャ
    ネル電界効果トランジスタと、 前記検知手段第２の入力に結合される第２の弱いＮチャ
    ネル電界効果トランジスタとを含み、 前記弱いＰチャネル電界効果トランジスタは前記メモリ
    セルＮチャネル電界効果トランジスタより低い電流供給
    源能力を有し、かつ前記弱いＮチャネル電界効果トラン
    ジスタは前記メモリセルＰチャネル電界効果トランジス
    タより低い電流供給源能力を有し、さらに、 前記検知手段第１の入力を前記第１の列導体に結合する
    第１の転送ゲートと、 前記検知手段第２の入力を前記第２の列導体に結合する
    第２の転送ゲートとを含む、配置。
  24. 【請求項２４】 前記メモリセルＰチャネル電界効果ト
    ランジスタは前記弱いＮチャネル電界効果トランジスタ
    より少なくとも１０倍多い電流供給源となるように構成
    される、請求項２３に記載の配置。
  25. 【請求項２５】 前記メモリセルＮチャネル電界効果ト
    ランジスタは前記弱いＰチャネル電界効果トランジスタ
    より少なくとも５倍多い電流供給源となるように構成さ
    れる、請求項２３に記載の配置。
  26. 【請求項２６】 前記検知手段はセンスアンプを含む、
    請求項２３に記載の配置。
  27. 【請求項２７】 テストされるべき電界効果トランジス
    タをテストするための方法であって、 逆の型の弱い電界効果トランジスタを前記テストされる
    べき電界効果トランジスタと直列に結合するステップを
    含み、前記弱い電界効果トランジスタは前記テストされ
    るべき電界効果トランジスタより少ない電流供給源とな
    るように構成され、さらに、 直列結合の電界効果トランジスタにおける電位差を与え
    るステップと、 直列結合の電界効果トランジスタの共通ノードを前記電
    位差の中間の基準電位にプリチャージするステップと、 一致ターンオン電位を直列結合の電界効果トランジスタ
    に与えるステップと、 前記共通ノードで電位を検知するステップとを含む、方
    法。
  28. 【請求項２８】 前記基準電位は前記電位差の２分の１
    である、請求項２７に記載の方法。
  29. 【請求項２９】 前記テストされるべき電界効果トラン
    ジスタはＰチャネル電界効果トランジスタであり、前記
    弱い電界効果トランジスタはＮチャネル電界効果トラン
    ジスタであり、さらに前記Ｎチャネル電界効果トランジ
    スタは前記Ｐチャネル電界効果トランジスタが供給源と
    なれるより１０分の１またはそれより少ない電流供給源
    となるように構成される、請求項２７に記載の方法。
  30. 【請求項３０】 前記テストされるべき電界効果トラン
    ジスタはＮチャネル電界効果トランジスタであり、前記
    弱い電界効果トランジスタはＰチャネル電界効果トラン
    ジスタであり、さらに前記Ｐチャネル電界効果トランジ
    スタは前記Ｎチャネル電界効果トランジスタが供給源と
    なれるより５分の１またはそれよりも少ない電流供給源
    となるように構成される、請求項２７に記載の方法。
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