JPH05218321A - 電界効果型トランジスタおよびその製造方法 - Google Patents
電界効果型トランジスタおよびその製造方法Info
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- JPH05218321A JPH05218321A JP4040321A JP4032192A JPH05218321A JP H05218321 A JPH05218321 A JP H05218321A JP 4040321 A JP4040321 A JP 4040321A JP 4032192 A JP4032192 A JP 4032192A JP H05218321 A JPH05218321 A JP H05218321A
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Landscapes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は高周波動作の高出力電界効果
型トランジスタにおいて、横型電界構造の場合、裏面を
ソースとして形成し、基板に接地を行うために、埋め込
みタングステンを用いることで抵抗を下げることであ
る。 【構成】 ソース電極９をシリコン基板１と接続させる
ためにタングステン埋め込み領域１０がエピタキシャル
層２を貫通して設けられる。 【効果】 シリコン基板１のせり上がりがないため、高
耐圧化が可能となる。また、タングステンは低抵抗なの
で素子の面積を縮小できる。
型トランジスタにおいて、横型電界構造の場合、裏面を
ソースとして形成し、基板に接地を行うために、埋め込
みタングステンを用いることで抵抗を下げることであ
る。 【構成】 ソース電極９をシリコン基板１と接続させる
ためにタングステン埋め込み領域１０がエピタキシャル
層２を貫通して設けられる。 【効果】 シリコン基板１のせり上がりがないため、高
耐圧化が可能となる。また、タングステンは低抵抗なの
で素子の面積を縮小できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の構造に関
し、特に横型電界効果型トランジスタと縦型電界効果型
トランジスタ高周波の高出力個別半導体素子および高出
力の集積回路用半導体素子に関する。
し、特に横型電界効果型トランジスタと縦型電界効果型
トランジスタ高周波の高出力個別半導体素子および高出
力の集積回路用半導体素子に関する。
【０００２】
【従来の技術】従来の半導体装置の構造は、図４に示す
ようにソース５、ドレイン３、低濃度Ｎ型拡散層４、ゲ
ート７で構成されている。横型電界効果型トランジスタ
のソース接地の場合、ソースインダクタンス成分を低減
するために低濃度のエピタキシャル層２を高濃度しシリ
コン基板１上に成長させ、ソース電極９を高濃度のシリ
コン基板に高濃度の拡散層１５を介して接続している。
したがって、シリコン基板１をソース電極として用いる
構造を有している。
ようにソース５、ドレイン３、低濃度Ｎ型拡散層４、ゲ
ート７で構成されている。横型電界効果型トランジスタ
のソース接地の場合、ソースインダクタンス成分を低減
するために低濃度のエピタキシャル層２を高濃度しシリ
コン基板１上に成長させ、ソース電極９を高濃度のシリ
コン基板に高濃度の拡散層１５を介して接続している。
したがって、シリコン基板１をソース電極として用いる
構造を有している。
【０００３】次に図５は縦型電界効果型トランジスタの
個別半導体素子の構造を示している。図２おいて、１４
はエピタキシャル層、５はソース、１２はベース領域、
７はゲート、９はソース電極である。縦型電界効果型ト
ランジスタはシリコン基板１３がドレイン端子となり、
電源端子がシリコン基板１３に接続されることになる。
また図６に示すように、拡散層によって埋め込み層１１
に接続する構造を有している。
個別半導体素子の構造を示している。図２おいて、１４
はエピタキシャル層、５はソース、１２はベース領域、
７はゲート、９はソース電極である。縦型電界効果型ト
ランジスタはシリコン基板１３がドレイン端子となり、
電源端子がシリコン基板１３に接続されることになる。
また図６に示すように、拡散層によって埋め込み層１１
に接続する構造を有している。
【０００４】
【発明が解決しようとする課題】この従来の半導体装置
では、横型電界効果型トランジスタの場合、高濃度の拡
散層１５によって、半導体装置の裏面にあたるシリコン
基板１にソース電極９を接地させていた。このため接地
端子となるソース電極９に寄生となる抵抗成分が存在
し、接地端子に大きな抵抗成分が寄生した場合、接地端
子となるソース端子に電圧降下が生じ増幅特性が著しく
悪化する。このため高濃度の拡散層１５によって裏面の
シリコン基板にソースを接地させる場合、拡散層１５の
断面積を大きくして抵抗を小さくする必要がある。しか
しながら、図３のプロットＡで示すように高濃度の拡散
層１５によって裏面の高濃度シリコン基板と接地させる
場合、高濃度のシリコン基板１がボロンの場合、Ｐ型シ
リコン基板１のせり上がりによって従来のエピタキシャ
ル層の濃度分布Ｂ（拡散前の濃度分布）に対して高濃度
化Ｃ（せり上がったエピタキシャル層の濃度分布）耐圧
の低下、トランジスタのしきい値が増加するという問題
があった。
では、横型電界効果型トランジスタの場合、高濃度の拡
散層１５によって、半導体装置の裏面にあたるシリコン
基板１にソース電極９を接地させていた。このため接地
端子となるソース電極９に寄生となる抵抗成分が存在
し、接地端子に大きな抵抗成分が寄生した場合、接地端
子となるソース端子に電圧降下が生じ増幅特性が著しく
悪化する。このため高濃度の拡散層１５によって裏面の
シリコン基板にソースを接地させる場合、拡散層１５の
断面積を大きくして抵抗を小さくする必要がある。しか
しながら、図３のプロットＡで示すように高濃度の拡散
層１５によって裏面の高濃度シリコン基板と接地させる
場合、高濃度のシリコン基板１がボロンの場合、Ｐ型シ
リコン基板１のせり上がりによって従来のエピタキシャ
ル層の濃度分布Ｂ（拡散前の濃度分布）に対して高濃度
化Ｃ（せり上がったエピタキシャル層の濃度分布）耐圧
の低下、トランジスタのしきい値が増加するという問題
があった。
【０００５】また縦型電界効果型トランジスタの場合、
半導体装置表面にドレイン電極８を形成する場合も同様
に、寄生抵抗によりしきい値電流などの非飽和電流の値
が減少しオン抵抗が増大する。このため横型電界効果型
トランジスタと同様に高濃度の拡散層１５の断面積を大
きくし、抵抗を小さくする必要がある。このため半導体
装置の素子面積が増大し、素子の小型化，集積化に対し
問題があった。
半導体装置表面にドレイン電極８を形成する場合も同様
に、寄生抵抗によりしきい値電流などの非飽和電流の値
が減少しオン抵抗が増大する。このため横型電界効果型
トランジスタと同様に高濃度の拡散層１５の断面積を大
きくし、抵抗を小さくする必要がある。このため半導体
装置の素子面積が増大し、素子の小型化，集積化に対し
問題があった。
【０００６】
【課題を解決するための手段】本願発明の第１の要旨
は、半導体基板上に成長したエピタキシャル層と、エピ
タキシャル層の表面部に形成されたソース領域及びドレ
イン領域と、ゲート電極と、ソース領域とドレイン領域
にそれぞれ接続したソース電極及びドレイン電極とを備
えた横型の電界効果型トランジスタにおいて、エピタキ
シャル層を貫通し、ソース電極と半導体基板とを接続す
る連絡領域を高融点金属で形成したことである。
は、半導体基板上に成長したエピタキシャル層と、エピ
タキシャル層の表面部に形成されたソース領域及びドレ
イン領域と、ゲート電極と、ソース領域とドレイン領域
にそれぞれ接続したソース電極及びドレイン電極とを備
えた横型の電界効果型トランジスタにおいて、エピタキ
シャル層を貫通し、ソース電極と半導体基板とを接続す
る連絡領域を高融点金属で形成したことである。
【０００７】本願発明の第２の要旨は、半導体基板上に
成長したエピタキシャル層と、エピタキシャル層の表面
部に形成されたソース領域及びドレイン領域と、ゲート
電極と、ソース領域とドレイン領域にそれぞれ接続した
ソース電極及びドレイン電極とを備えた横型の電界効果
型トランジスタの製造方法において、エピタキシャル層
を貫通し、ソース電極と半導体基板とを接続する連絡領
域用トレンチを形成する工程と、該トレンチを高融点金
属の化学気相成長法で埋める工程とを備えたことであ
る。
成長したエピタキシャル層と、エピタキシャル層の表面
部に形成されたソース領域及びドレイン領域と、ゲート
電極と、ソース領域とドレイン領域にそれぞれ接続した
ソース電極及びドレイン電極とを備えた横型の電界効果
型トランジスタの製造方法において、エピタキシャル層
を貫通し、ソース電極と半導体基板とを接続する連絡領
域用トレンチを形成する工程と、該トレンチを高融点金
属の化学気相成長法で埋める工程とを備えたことであ
る。
【０００８】本願発明の第３の要旨は、半導体基板上に
成長しドレイン領域として機能するエピタキシャル層
と、半導体基板とエピタキシャル層との界面に設けられ
た埋込層と、エピタキシャル層の表面部に設けられたベ
ース領域と、ベース領域の表面部に設けられたソース領
域とを備えた縦型の電界効果トランジスタにおいて、エ
ピタキシャル層を貫通し埋込層とドレイン電極を接続す
る連絡領域を高融点金属で形成したことである。
成長しドレイン領域として機能するエピタキシャル層
と、半導体基板とエピタキシャル層との界面に設けられ
た埋込層と、エピタキシャル層の表面部に設けられたベ
ース領域と、ベース領域の表面部に設けられたソース領
域とを備えた縦型の電界効果トランジスタにおいて、エ
ピタキシャル層を貫通し埋込層とドレイン電極を接続す
る連絡領域を高融点金属で形成したことである。
【０００９】
【発明の作用】高融点金属で連絡領域を形成しても、エ
ピタキシャル層の不純物濃度は変化せず、また、高融点
金属は低抵抗なので断面積が少なく、電界効果トランジ
スタの半導体基板上の占有面積を減少できる。
ピタキシャル層の不純物濃度は変化せず、また、高融点
金属は低抵抗なので断面積が少なく、電界効果トランジ
スタの半導体基板上の占有面積を減少できる。
【００１０】
【実施例】次に本発明を図面を参照して説明する。図１
は本発明の第１実施例であるＮチャネル横型電界効果型
トランジスタの断面図である。高濃度のＰ型シリコン基
板１上に低濃度のＰ型エピタキシャル層２を成長させて
いる。このＰ型エピタキシャル層２に高濃度Ｎ型ドレイ
ン３と低濃度Ｎ型の拡散層４、高濃度Ｎ型ソース５を形
成し、素子分離および寄生容量低減及びゲートの絶縁の
ためのシリコン酸化膜６と、ゲート電極７と、ドレイン
電極８と、ソース電極９とを有している。ここでソース
電極９を裏面の高濃度シリコン基板１に接続させるた
め、エピタキシャル層２にトレンチ溝を形成し、そこに
化学気相成長法によって形成したタングステンなどの高
融点金属１０を埋め込む。
は本発明の第１実施例であるＮチャネル横型電界効果型
トランジスタの断面図である。高濃度のＰ型シリコン基
板１上に低濃度のＰ型エピタキシャル層２を成長させて
いる。このＰ型エピタキシャル層２に高濃度Ｎ型ドレイ
ン３と低濃度Ｎ型の拡散層４、高濃度Ｎ型ソース５を形
成し、素子分離および寄生容量低減及びゲートの絶縁の
ためのシリコン酸化膜６と、ゲート電極７と、ドレイン
電極８と、ソース電極９とを有している。ここでソース
電極９を裏面の高濃度シリコン基板１に接続させるた
め、エピタキシャル層２にトレンチ溝を形成し、そこに
化学気相成長法によって形成したタングステンなどの高
融点金属１０を埋め込む。
【００１１】高融点金属１０はシリコンの高濃度状態の
抵抗率よりも３桁程度低いため断面積を著しく減少させ
ることができ、しかも基板の高濃層のせり上がりがない
のでエピタキシャル層２の濃度が高濃度化せず、ドレイ
ン耐圧が保たれる。このため電源電圧を高くすることが
可能である。
抵抗率よりも３桁程度低いため断面積を著しく減少させ
ることができ、しかも基板の高濃層のせり上がりがない
のでエピタキシャル層２の濃度が高濃度化せず、ドレイ
ン耐圧が保たれる。このため電源電圧を高くすることが
可能である。
【００１２】図２は本発明の第２実施例を示す断面図で
ある。縦型電界効果型トランジスタの集積化のため、シ
リコン基板１３とエピタキシャル層１４の間に埋め込み
層１１が形成されている。縦型電界効果型トランジスタ
とするためのベース領域１２がソース領域５の周囲に形
成され、埋め込み層１１に開口するトレンチ溝をエピタ
キシャル層１４に形成し、そこに化学気相成長法によっ
て形成したタングステンなどの高融点金属１０を埋め込
み、ドレインの寄生抵抗を低減する。
ある。縦型電界効果型トランジスタの集積化のため、シ
リコン基板１３とエピタキシャル層１４の間に埋め込み
層１１が形成されている。縦型電界効果型トランジスタ
とするためのベース領域１２がソース領域５の周囲に形
成され、埋め込み層１１に開口するトレンチ溝をエピタ
キシャル層１４に形成し、そこに化学気相成長法によっ
て形成したタングステンなどの高融点金属１０を埋め込
み、ドレインの寄生抵抗を低減する。
【００１３】
【発明の効果】横型電界効果型トランジスタの場合、気
相成長法の場合の高温の熱処理が加えられず、低温で処
理されるため高濃度シリコン基板のせり上がりが起き
ず、高耐圧および低しきい値動作のトランジスタが実現
できる。また横型、縦型両電界効果型トランジスタとも
高濃度拡散層にくらべ基板および埋め込み層に接続する
接続領域の断面積を著しく低減できるという効果を有す
る。
相成長法の場合の高温の熱処理が加えられず、低温で処
理されるため高濃度シリコン基板のせり上がりが起き
ず、高耐圧および低しきい値動作のトランジスタが実現
できる。また横型、縦型両電界効果型トランジスタとも
高濃度拡散層にくらべ基板および埋め込み層に接続する
接続領域の断面積を著しく低減できるという効果を有す
る。
【図１】第１実施例を示す断面図である。
【図２】第２実施例を示す断面図である。
【図３】横型電解効果型トランジスタの高濃度拡散層を
形成した場合の濃度分布図である。
形成した場合の濃度分布図である。
【図４】従来例の断面図である。
【図５】従来例の断面図である。
【図６】従来例の断面図である。
１ Ｐ型高濃度シリコン基板 ２ Ｐ型エピタキシャル層 ３ ドレイン ４ 低濃度Ｎ型拡散層 ５ ソース ６ シリコン酸化膜 ７ ゲート電極 ８ ドレイン電極 ９ ソース電極 １０ タングステン １１ 埋め込み層 １２ ベース領域 １３ シリコン基板 １４ エピタキシャル層 １５ 高濃度拡散層
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (3)
- 【請求項１】 半導体基板上に成長したエピタキシャル
層と、エピタキシャル層の表面部に形成されたソース領
域及びドレイン領域と、ゲート電極と、ソース領域とド
レイン領域にそれぞれ接続したソース電極及びドレイン
電極とを備えた横型の電界効果型トランジスタにおい
て、エピタキシャル層を貫通し、ソース電極と半導体基
板とを接続する連絡領域を高融点金属で形成したことを
特徴とする横型の電界効果トランジスタ。 - 【請求項２】 半導体基板上に成長したエピタキシャル
層と、エピタキシャル層の表面部に形成されたソース領
域及びドレイン領域と、ゲート電極と、ソース領域とド
レイン領域にそれぞれ接続したソース電極及びドレイン
電極とを備えた横型の電界効果型トランジスタの製造方
法において、エピタキシャル層を貫通し、ソース電極と
半導体基板とを接続する連絡領域用トレンチを形成する
工程と、該トレンチを高融点金属の化学気相成長法で埋
める工程とを備えたことを特徴とする横型の電界効果ト
ランジスタの製造方法。 - 【請求項３】 半導体基板上に成長しドレイン領域とし
て機能するエピタキシャル層と、半導体基板とエピタキ
シャル層との界面に設けられた埋込層と、エピタキシャ
ル層の表面部に設けられたベース領域と、ベース領域の
表面部に設けられたソース領域とを備えた縦型の電界効
果トランジスタにおいて、エピタキシャル層を貫通し埋
込層とドレイン電極を接続する連絡領域を高融点金属で
形成したことを特徴とした縦型の電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4040321A JPH05218321A (ja) | 1992-01-30 | 1992-01-30 | 電界効果型トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4040321A JPH05218321A (ja) | 1992-01-30 | 1992-01-30 | 電界効果型トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218321A true JPH05218321A (ja) | 1993-08-27 |
Family
ID=12577351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4040321A Pending JPH05218321A (ja) | 1992-01-30 | 1992-01-30 | 電界効果型トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218321A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7078765B2 (en) | 2003-03-31 | 2006-07-18 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
| US7176520B2 (en) | 2003-09-05 | 2007-02-13 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
-
1992
- 1992-01-30 JP JP4040321A patent/JPH05218321A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7078765B2 (en) | 2003-03-31 | 2006-07-18 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
| US7388256B2 (en) | 2003-03-31 | 2008-06-17 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
| US7176520B2 (en) | 2003-09-05 | 2007-02-13 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
| US7791131B2 (en) | 2003-09-05 | 2010-09-07 | Renesas Electronics Corp. | Semiconductor device and a method of manufacturing the same |
| US7994567B2 (en) | 2003-09-05 | 2011-08-09 | Renesas Electronics Corporation | Semiconductor device and a method of manufacturing the same |
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