JPH05218342A - ダイナミックランダムアクセスメモリ装置 - Google Patents
ダイナミックランダムアクセスメモリ装置Info
- Publication number
- JPH05218342A JPH05218342A JP4016788A JP1678892A JPH05218342A JP H05218342 A JPH05218342 A JP H05218342A JP 4016788 A JP4016788 A JP 4016788A JP 1678892 A JP1678892 A JP 1678892A JP H05218342 A JPH05218342 A JP H05218342A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- trench
- polysilicon
- active region
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 素子の配置が簡単で、スペースに余裕がなく
ても簡単に精度よく製造できる２つのコンタクトを有す
るＦＥＣを用いたメモリセルからなるダイナミックラン
ダムアクセスメモリ装置を提供する。 【構成】 半導体基板に、第１、第２アクセストランジ
スタおよび所定深さのトレンチが形成され、トレンチ内
を含む領域にフローティング電極キャパシタが形成さ
れ、トレンチの側壁にフローティング電極キャパシタと
第１アクセストランジスタの１つの活性領域との直接コ
ンタクトが自己整合によって形成され、トレンチの外に
導電層を介してフローティング電極キャパシタと第２ア
クセストランジスタの１つの活性領域との積層コンタク
トが形成されメモリセルを構成してなるダイナミツクラ
ンダムアクセスメモリ装置。
ても簡単に精度よく製造できる２つのコンタクトを有す
るＦＥＣを用いたメモリセルからなるダイナミックラン
ダムアクセスメモリ装置を提供する。 【構成】 半導体基板に、第１、第２アクセストランジ
スタおよび所定深さのトレンチが形成され、トレンチ内
を含む領域にフローティング電極キャパシタが形成さ
れ、トレンチの側壁にフローティング電極キャパシタと
第１アクセストランジスタの１つの活性領域との直接コ
ンタクトが自己整合によって形成され、トレンチの外に
導電層を介してフローティング電極キャパシタと第２ア
クセストランジスタの１つの活性領域との積層コンタク
トが形成されメモリセルを構成してなるダイナミツクラ
ンダムアクセスメモリ装置。
Description
【０００１】
【産業上の利用分野】この発明は、ランダムアクセスメ
モリ（ＤＲＡＭ）装置に関する。さらに詳しくは、トレ
ンチ埋設構造であって側壁に自己整合による直接コンタ
クトを有するフローティング電極キャパシタからなるＤ
ＲＡＭ装置に関する。
モリ（ＤＲＡＭ）装置に関する。さらに詳しくは、トレ
ンチ埋設構造であって側壁に自己整合による直接コンタ
クトを有するフローティング電極キャパシタからなるＤ
ＲＡＭ装置に関する。
【０００２】
【従来の技術】従来ＤＲＡＭは、以前には１つのキャパ
シタと１つのトランジスタで構成されたメモリセルから
なるものが知られていたが、その後１つのキャパシタと
２つのトランジスタで構成されるメモリセルからなるフ
ローティング電極キャパシタ（ＦＥＣ）を用いたＤＲＡ
Ｍが知られるようになってきている。この結果ＦＥＣを
用いたメモリセルは、１ビットのメモリ当り２個の素子
を必要としていた以前のメモリセルに比べ１．５個の素
子で構成されるようになっている。
シタと１つのトランジスタで構成されたメモリセルから
なるものが知られていたが、その後１つのキャパシタと
２つのトランジスタで構成されるメモリセルからなるフ
ローティング電極キャパシタ（ＦＥＣ）を用いたＤＲＡ
Ｍが知られるようになってきている。この結果ＦＥＣを
用いたメモリセルは、１ビットのメモリ当り２個の素子
を必要としていた以前のメモリセルに比べ１．５個の素
子で構成されるようになっている。
【０００３】すなわち、ＦＥＣを用いたメモリセルは、
記憶部であるキャパシタが非固定（フローティング）で
あり、図１に示すようにフローティング電極キャパシタ
４の２つの電極５ａ，５ｂがそれぞれ２つのセレクトト
ランジスタ３ａ，３ｂと接続する２つの内部コンタクト
６ａ，６ｂを必要とするものである。
記憶部であるキャパシタが非固定（フローティング）で
あり、図１に示すようにフローティング電極キャパシタ
４の２つの電極５ａ，５ｂがそれぞれ２つのセレクトト
ランジスタ３ａ，３ｂと接続する２つの内部コンタクト
６ａ，６ｂを必要とするものである。
【０００４】
【発明が解決しようとする課題】従来、ＦＥＣを用いる
メモリセルの製造においては、２つのコンタクトを配置
するスペースを要するため十分に大きな要領のキャパシ
タを得ることが困難となっている。また、複雑な素子の
配置を必要とすると共にスペースに余裕がないため極め
て高い精度の加工技術が要求されるという問題がある。
メモリセルの製造においては、２つのコンタクトを配置
するスペースを要するため十分に大きな要領のキャパシ
タを得ることが困難となっている。また、複雑な素子の
配置を必要とすると共にスペースに余裕がないため極め
て高い精度の加工技術が要求されるという問題がある。
【０００５】この発明は上記問題を解決するためになさ
れたものであって、素子の配置が簡単で、スペースに余
裕がなくても簡単に精度よく製造することのできる２つ
のコンタクトを有するＦＥＣを用いたメモリセルからな
るダイナミックランダムアクセスメモリ装置を提供しよ
うとするものである。
れたものであって、素子の配置が簡単で、スペースに余
裕がなくても簡単に精度よく製造することのできる２つ
のコンタクトを有するＦＥＣを用いたメモリセルからな
るダイナミックランダムアクセスメモリ装置を提供しよ
うとするものである。
【０００６】
【課題を解決するための手段】この発明によれば、半導
体基板に、第１、第２アクセストランジスタおよび所定
深さのトレンチが形成され、トレンチ内を含む領域に絶
縁層、第１ポリシリコン電極層、誘電体層および第２ポ
リシリコン電極層を順に埋設してフローティング電極キ
ャパシタが形成され、トレンチの側壁に絶縁層のコンタ
クト窓を通して自己整合によって第１ポリシリコン電極
層と第１アクセストランジスタの１つの活性領域との直
接コンタクトが形成され、トレンチの外に導電層を介し
て第２ポリシリコン電極層と第２アクセストランジスタ
の１つの活性領域との積層コンタクトが形成されメモリ
セルを構成してなるダイナミックランダムアクセスメモ
リ装置が提供される。
体基板に、第１、第２アクセストランジスタおよび所定
深さのトレンチが形成され、トレンチ内を含む領域に絶
縁層、第１ポリシリコン電極層、誘電体層および第２ポ
リシリコン電極層を順に埋設してフローティング電極キ
ャパシタが形成され、トレンチの側壁に絶縁層のコンタ
クト窓を通して自己整合によって第１ポリシリコン電極
層と第１アクセストランジスタの１つの活性領域との直
接コンタクトが形成され、トレンチの外に導電層を介し
て第２ポリシリコン電極層と第２アクセストランジスタ
の１つの活性領域との積層コンタクトが形成されメモリ
セルを構成してなるダイナミックランダムアクセスメモ
リ装置が提供される。
【０００７】この発明においては、半導体基板に、第
１、第２アクセストランジスタおよび所定深さのトレン
チが形成される。上記半導体基板は、通常シリコン基板
が用いられる。上記第１、第２アクセストランジスタ
は、メモリセルを構成するためのものであって、公知の
ＣＭＯＳトランジスタの作製方法と同様にして作製され
る。
１、第２アクセストランジスタおよび所定深さのトレン
チが形成される。上記半導体基板は、通常シリコン基板
が用いられる。上記第１、第２アクセストランジスタ
は、メモリセルを構成するためのものであって、公知の
ＣＭＯＳトランジスタの作製方法と同様にして作製され
る。
【０００８】この配置は、例えば図５（ｅ）に示すよう
に行うことができる。ただし、Ｑ１は第１アクセストラ
ンジスタ、Ｑ２は第２アクセストランジスタ、ＢＬはビ
ットライン、ＰＮは活性領域、ＧＰはワードライン、Ｔ
Ｒはトレンチである。上記トレンチは、この中にフロー
ティング電極キャパシタを形成するためのものであっ
て、所定の深さに形成される。
に行うことができる。ただし、Ｑ１は第１アクセストラ
ンジスタ、Ｑ２は第２アクセストランジスタ、ＢＬはビ
ットライン、ＰＮは活性領域、ＧＰはワードライン、Ｔ
Ｒはトレンチである。上記トレンチは、この中にフロー
ティング電極キャパシタを形成するためのものであっ
て、所定の深さに形成される。
【０００９】所定の深さは、キャパシタの所望の記憶容
量が大きくなるに従って深く設定され、通常１〜５μｍ
である。この配置は、例えば図５（ｅ）に示すようにワ
ードライン間である。この形成は、自己整合法によって
行うことができる。この発明においては、トレンチ内を
含む領域に絶縁層、第１ポリシリコン電極層、誘電体層
および第２ポリシリコン電極層を順に埋設してフローテ
ィング電極キャパシタが形成される。
量が大きくなるに従って深く設定され、通常１〜５μｍ
である。この配置は、例えば図５（ｅ）に示すようにワ
ードライン間である。この形成は、自己整合法によって
行うことができる。この発明においては、トレンチ内を
含む領域に絶縁層、第１ポリシリコン電極層、誘電体層
および第２ポリシリコン電極層を順に埋設してフローテ
ィング電極キャパシタが形成される。
【００１０】上記絶縁層は、半導体基板と第１ポリシリ
コンに電極層とを絶縁するためのものであって、トレン
チ内を含む領域に形成されトレンチの側壁にコンタクト
用の開孔部を有する。この絶縁層は、例えばＳｉＮ，Ｓ
ｉＯ2等によって形成される。この膜厚は通常０．０５
〜０．２μｍである。
コンに電極層とを絶縁するためのものであって、トレン
チ内を含む領域に形成されトレンチの側壁にコンタクト
用の開孔部を有する。この絶縁層は、例えばＳｉＮ，Ｓ
ｉＯ2等によって形成される。この膜厚は通常０．０５
〜０．２μｍである。
【００１１】上記第１ポリシリコン電極層は、フローテ
ィング電極キャパシタの下方の電極を構成するためのも
のであって、コンタクトを形成する第１アクセストラン
ジスタの活性領域と同じ導電型となるようにポリシリコ
ンに不純物を高濃度にドーピングして形成される。上記
誘電体は、フローティング電極キャパシタの誘電体を構
成するためのものであって、例えばＳｉＮ，ＳｉＯ2等
によって所定厚さに形成される。所定厚さは、通常５〜
１０ｎｍである。
ィング電極キャパシタの下方の電極を構成するためのも
のであって、コンタクトを形成する第１アクセストラン
ジスタの活性領域と同じ導電型となるようにポリシリコ
ンに不純物を高濃度にドーピングして形成される。上記
誘電体は、フローティング電極キャパシタの誘電体を構
成するためのものであって、例えばＳｉＮ，ＳｉＯ2等
によって所定厚さに形成される。所定厚さは、通常５〜
１０ｎｍである。
【００１２】上記第２ポリシリコン電極層は、フローテ
ィング電極キャパシタの上方の電極を構成するためのも
のであって、いずれの導電型に形成してもよい。この発
明においては、トレンチの側壁に絶縁層のコンタクト窓
を通して自己整合によって第１ポリシリコン電極層と第
１アクセストランジスタの１つの活性領域との直接コン
タクトが形成される。
ィング電極キャパシタの上方の電極を構成するためのも
のであって、いずれの導電型に形成してもよい。この発
明においては、トレンチの側壁に絶縁層のコンタクト窓
を通して自己整合によって第１ポリシリコン電極層と第
１アクセストランジスタの１つの活性領域との直接コン
タクトが形成される。
【００１３】上記直接コンタクトは、次のようにして形
成される。すなわち、絶縁層のコンタクト窓を、第１ア
クセストランジスタの１つの活性領域の深さよりも深い
位置まで達するように開孔した後、この上に第１アクセ
ストランジスタの１つの活性領域と同じ導電型となるよ
うに不純物を高濃度にドーピングした第１ポリシリコン
電極層を形成する。
成される。すなわち、絶縁層のコンタクト窓を、第１ア
クセストランジスタの１つの活性領域の深さよりも深い
位置まで達するように開孔した後、この上に第１アクセ
ストランジスタの１つの活性領域と同じ導電型となるよ
うに不純物を高濃度にドーピングした第１ポリシリコン
電極層を形成する。
【００１４】次に第１ポリシリコン電極層から絶縁層の
コンタクト窓を通してトレンチの側壁を構成する基板中
に不純物を拡散させ第１アクセストランジスタの１つの
活性領域と接合する不純物拡散層を形成する。従ってこ
の不純物拡散層で直接コンタクトが形成される。この発
明においては、トレンチの外に導電層を介して第２ポリ
シリコン電極層と第２アクセストランジスタの１つの活
性領域との積層コンタクトが形成される。
コンタクト窓を通してトレンチの側壁を構成する基板中
に不純物を拡散させ第１アクセストランジスタの１つの
活性領域と接合する不純物拡散層を形成する。従ってこ
の不純物拡散層で直接コンタクトが形成される。この発
明においては、トレンチの外に導電層を介して第２ポリ
シリコン電極層と第２アクセストランジスタの１つの活
性領域との積層コンタクトが形成される。
【００１５】上記導電層は、第２ポリシリコン電極層と
第２アクセストランジスタの１つの活性領域とを広いコ
ンタクト領域を形成して電気的に接続するためのもので
あって、金属又はポリシリコン層を用いて第２アクセス
トランジスタの１つの活性領域を含む領域に形成して用
いられる。この発明においては、上述のようにして第
１，２アクセストランジスタとトレンチの中に形成され
たフロート電極キャパシタとがフロート電極キャパシタ
の下方の電極が第１アクセストランジスタの１つの活性
領域と接続され、上方の電極が第２アクセストランジス
タの１つの活性領域と接続されることによってメモリセ
ルを形成しＤＲＡＭが構成される。
第２アクセストランジスタの１つの活性領域とを広いコ
ンタクト領域を形成して電気的に接続するためのもので
あって、金属又はポリシリコン層を用いて第２アクセス
トランジスタの１つの活性領域を含む領域に形成して用
いられる。この発明においては、上述のようにして第
１，２アクセストランジスタとトレンチの中に形成され
たフロート電極キャパシタとがフロート電極キャパシタ
の下方の電極が第１アクセストランジスタの１つの活性
領域と接続され、上方の電極が第２アクセストランジス
タの１つの活性領域と接続されることによってメモリセ
ルを形成しＤＲＡＭが構成される。
【００１６】メモリセルの配置は、図３〜図５に示すよ
うに行うことができる。図３において、ＰＮは活性領
域、ＧＰはワードライン、ＰＳはポリシリコン電極層、
ＴＲはトレンチ、ＤＫは直接コンタクト、ＬＰＣはＬＰ
ポリシリコン層の上に開孔されている窓である。また、
図４において、ＵＰはキャパシタ領域、ＳＣは、積層コ
ンタクト、ＴＰは上方のポリシリコン相互連結、ＣＯは
ビットラインコンタクトである。
うに行うことができる。図３において、ＰＮは活性領
域、ＧＰはワードライン、ＰＳはポリシリコン電極層、
ＴＲはトレンチ、ＤＫは直接コンタクト、ＬＰＣはＬＰ
ポリシリコン層の上に開孔されている窓である。また、
図４において、ＵＰはキャパシタ領域、ＳＣは、積層コ
ンタクト、ＴＰは上方のポリシリコン相互連結、ＣＯは
ビットラインコンタクトである。
【００１７】
【作用】トレンチが、その中に埋設して形成されたフロ
ーティング電極キャパシタの容量をトレンチを深くする
ことによって所望の十分に大きな容量にする。また第１
ポリシリコン電極層が、第１セレクトトランジスタの１
つの活性領域より深い位置まで開孔された絶縁層のコン
タクト窓を通してトレンチ側壁のシリコン基板と接続さ
れ、接続部から不純物を拡散させてシリコン基板に拡散
層を形成し第１アクセストランジスタの１つの活性領域
と結合して自己整合による直接コンタクトを形成する。
ーティング電極キャパシタの容量をトレンチを深くする
ことによって所望の十分に大きな容量にする。また第１
ポリシリコン電極層が、第１セレクトトランジスタの１
つの活性領域より深い位置まで開孔された絶縁層のコン
タクト窓を通してトレンチ側壁のシリコン基板と接続さ
れ、接続部から不純物を拡散させてシリコン基板に拡散
層を形成し第１アクセストランジスタの１つの活性領域
と結合して自己整合による直接コンタクトを形成する。
【００１８】
【実施例】この発明の実施例を図面を用いて説明する。
この実施例で作製するトレンチ埋設構造のＦＥＣを用い
たメモリセルの素子は、図１に示すような配線とし、図
３〜５に示すような配置とする。ただし図２において１
はビットライン、２はワードライン、５ａ，５ｂはＦＥ
Ｃの電極、６ａ，６ｂはコンタクト、７はシリコン基
板、８は導電層、９は絶縁層、１０は誘電体層である。
この実施例で作製するトレンチ埋設構造のＦＥＣを用い
たメモリセルの素子は、図１に示すような配線とし、図
３〜５に示すような配置とする。ただし図２において１
はビットライン、２はワードライン、５ａ，５ｂはＦＥ
Ｃの電極、６ａ，６ｂはコンタクト、７はシリコン基
板、８は導電層、９は絶縁層、１０は誘電体層である。
【００１９】この製造工程は、通常のシリコン基板を用
い、公知のＣＭＯＳプロセス技術を用いて開始する。こ
の工程は、まず従来の方法でＣＭＯＳトランジスタの完
成まで行う。次に図６（ａ）に示すようにバルクＳｉ
ＣＭＯＳトランジスタとワードライン（ポリシリコン
層）１２の形成を行った後、活性領域上の薄い熱酸化膜
１３の上に開孔部を有するフォトレジストマスク１４を
形成する。
い、公知のＣＭＯＳプロセス技術を用いて開始する。こ
の工程は、まず従来の方法でＣＭＯＳトランジスタの完
成まで行う。次に図６（ａ）に示すようにバルクＳｉ
ＣＭＯＳトランジスタとワードライン（ポリシリコン
層）１２の形成を行った後、活性領域上の薄い熱酸化膜
１３の上に開孔部を有するフォトレジストマスク１４を
形成する。
【００２０】次に図６（ｂ）に示すように活性領域上の
薄い熱酸化膜１３をエッチングし、この上に薄いポリシ
リコン層を積層し、ドーピングしそしてフォトレジスト
マスクを用いてパターン化してポリシリコン配線層（導
電層）１５を作製する。次に図６（ｃ）に示すようにＬ
ＰＣＶＤ法によってＳｉＮ層１６を形成する。次に図６
（ｄ）に示すようにＳｉＮ層１６をエッチバックして保
護側壁１６ａを形成する。
薄い熱酸化膜１３をエッチングし、この上に薄いポリシ
リコン層を積層し、ドーピングしそしてフォトレジスト
マスクを用いてパターン化してポリシリコン配線層（導
電層）１５を作製する。次に図６（ｃ）に示すようにＬ
ＰＣＶＤ法によってＳｉＮ層１６を形成する。次に図６
（ｄ）に示すようにＳｉＮ層１６をエッチバックして保
護側壁１６ａを形成する。
【００２１】次に図６（ｅ）に示すようにフォトレジス
トマスク１４ｂを用い、シリコン基板内にトレンチ１７
を形成する。この後フォトレジストマスク１４ｂと保護
側壁１６ａを順に除去する。次に図６（ｆ）に示すよう
に熱酸化法のＳｉＯ2膜１８を成長させ、そしてＬＰＣ
ＶＤ法のＳｉＮ層（絶縁層）１９をトレンチ側壁が一様
に覆われるよう堆積する。それからこの上にＳＯＧ（ス
ピンオングラス）層２０を形成する。
トマスク１４ｂを用い、シリコン基板内にトレンチ１７
を形成する。この後フォトレジストマスク１４ｂと保護
側壁１６ａを順に除去する。次に図６（ｆ）に示すよう
に熱酸化法のＳｉＯ2膜１８を成長させ、そしてＬＰＣ
ＶＤ法のＳｉＮ層（絶縁層）１９をトレンチ側壁が一様
に覆われるよう堆積する。それからこの上にＳＯＧ（ス
ピンオングラス）層２０を形成する。
【００２２】次に図７（ｇ）に示すようにＳＯＧ層２０
をトレンチの上端のレベルまでエッチバックする。次に
露出したＳｉＮ層１９を公知のエッチング法で除去し、
次に図７（ｂ）に示すようにフォトレジストマスク１４
Ｃを形成し直接コンタクト用のＳｉＮ層１９の開孔部２
１が形成される。この後活性層２２上の熱酸化膜を除去
しながらトレンチ内のＳＯＧ層２０とトレンチ側壁のＳ
ｉＮ層をオーバーエッチングしトレンチ側壁の直接コン
タクト用のコンタクト窓を完成させる。ただし、側面コ
ンタクト窓の深さは、活性層２２の深さより深くする。
をトレンチの上端のレベルまでエッチバックする。次に
露出したＳｉＮ層１９を公知のエッチング法で除去し、
次に図７（ｂ）に示すようにフォトレジストマスク１４
Ｃを形成し直接コンタクト用のＳｉＮ層１９の開孔部２
１が形成される。この後活性層２２上の熱酸化膜を除去
しながらトレンチ内のＳＯＧ層２０とトレンチ側壁のＳ
ｉＮ層をオーバーエッチングしトレンチ側壁の直接コン
タクト用のコンタクト窓を完成させる。ただし、側面コ
ンタクト窓の深さは、活性層２２の深さより深くする。
【００２３】次に図７（ｉ）に示すようにポリシリコン
層２３を堆積しドーピングしてＮ+とする。このポリシ
リコン層２３は活性層２２に直接接続する。次にポリシ
リコン層２３からシリコン基板内へＮ型不純物を拡散さ
せて活性層２２と短絡させる。それ故にトレンチ側壁コ
ンタクトの形成は自己整合で行われることになる。次に
フォトレジストマスク１４ｄを用いてポリシリコン層２
３を所定パターンにエッチングしＦＥＣの下方の電極を
形成する。
層２３を堆積しドーピングしてＮ+とする。このポリシ
リコン層２３は活性層２２に直接接続する。次にポリシ
リコン層２３からシリコン基板内へＮ型不純物を拡散さ
せて活性層２２と短絡させる。それ故にトレンチ側壁コ
ンタクトの形成は自己整合で行われることになる。次に
フォトレジストマスク１４ｄを用いてポリシリコン層２
３を所定パターンにエッチングしＦＥＣの下方の電極を
形成する。
【００２４】次に図７（ｊ）に示すようにこの上にＦＥ
Ｃの誘電体層２４をＬＰＣＶＤ法によって１０ｎｍのＳ
ｉＮの堆積又は熱酸化（ＳｉＯ2）によって形成する。
更にこの上にポリシリコン層２５を形成する。次に図７
（ｋ）に示すようにフォトリソグテフィ法によってポリ
シリコン層２５を所定パターンにエッチングしてＦＥＣ
の上方の電極２５ａを形成する。次にＣＶＤ酸化層２６
を堆積しそしてＣＶＤ酸化層２６にコンタクト窓をフォ
トリソグラフィ法によって開孔する。
Ｃの誘電体層２４をＬＰＣＶＤ法によって１０ｎｍのＳ
ｉＮの堆積又は熱酸化（ＳｉＯ2）によって形成する。
更にこの上にポリシリコン層２５を形成する。次に図７
（ｋ）に示すようにフォトリソグテフィ法によってポリ
シリコン層２５を所定パターンにエッチングしてＦＥＣ
の上方の電極２５ａを形成する。次にＣＶＤ酸化層２６
を堆積しそしてＣＶＤ酸化層２６にコンタクト窓をフォ
トリソグラフィ法によって開孔する。
【００２５】それから導電層２７を堆積しそしてパター
ン化してＦＥＣの上方の電極２５ａを下層のポリシリコ
ン配線層（導電層）１５を介して活性領域２８に接続し
ＦＥＣの形成を完成する。この後、分離層が公知の入法
で堆積されメモリセルのビットラインの金属交叉部を形
成しＤＲＡＭ装置を完成する。
ン化してＦＥＣの上方の電極２５ａを下層のポリシリコ
ン配線層（導電層）１５を介して活性領域２８に接続し
ＦＥＣの形成を完成する。この後、分離層が公知の入法
で堆積されメモリセルのビットラインの金属交叉部を形
成しＤＲＡＭ装置を完成する。
【００２６】
【発明の効果】この発明によれば、素子の配置が簡単
で、スペースに余裕がなくても簡単に精度よく製造でき
る２つのコンタクトを有するＦＥＣを用いたメモリセル
からなるダイナミックランダムクアクセスメモリ装置を
提供することができる。
で、スペースに余裕がなくても簡単に精度よく製造でき
る２つのコンタクトを有するＦＥＣを用いたメモリセル
からなるダイナミックランダムクアクセスメモリ装置を
提供することができる。
【図１】この発明の実施例で作製したＤＲＡＭ装置のメ
モリセルの配線図である。
モリセルの配線図である。
【図２】同じくメモリセルのフローティング電極キャパ
シタの説明図である
シタの説明図である
【図３】同じくメモリセルの配置図である。
【図４】同じくメモリセルの配置図である。
【図５】同じくメモリセルの配置図である。
【図６】同じくＤＲＡＭ配置の製造工程の説明図であ
る。
る。
【図７】同じくＤＲＡＭ配置の製造工程の説明図であ
る。
る。
１ ビットライン ２ ワードライン（ポリシリコン層） ３ａ，３ｂ アクセストランジスタ ４ フローティング電極キャパシタ（ＦＥＣ） ５ａ，５ｂ ＦＥＣの電極 ６ａ，６ｂ コンタクト ７ シリコン基板 ８ 導電層 ９ 絶縁層 １０ 誘電体層 １２ ポリシリコン層 １３ 熱酸化膜 １４，１４ｂ，１４ｃ，１４ｄ フォトレジストマスク １５ ポリシリコン配線層 １６ ＳｉＮ層 １６ａ 保護側壁 １７ トレンチ １８ ＳｉＯ2膜 １９ ＳｉＮ層 ２０ ＳＯＧ層 ２１ 開孔部 ２２ 活性層 ２３ ポリシリコン層 ２４ 誘電体層 ２５ ポリシリコン層 ２５ａ ＦＥＣの上方の電極 ２６ 酸化層 ２７ 導電層 ２８ 活性領域
Claims (1)
- 【請求項１】 半導体基板に、第１、第２アクセストラ
ンジスタおよび所定深さのトレンチが形成され、トレン
チ内を含む領域に絶縁層、第１ポリシリコン電極層、誘
電体層および第２ポリシリコン電極層を順に埋設してフ
ローティング電極キャパシタが形成され、トレンチの側
壁に絶縁層のコンタクト窓を通して自己整合によって第
１ポリシリコン電極層と第１アクセストランジスタの１
つの活性領域との直接コンタクトが形成され、トレンチ
の外に導電層を介して第２ポリシリコン電極層と第２ア
クセストランジスタの１つの活性領域との積層コンタク
トが形成されメモリセルを構成してなるダイナミックラ
ンダムアクセスメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4016788A JPH05218342A (ja) | 1992-01-31 | 1992-01-31 | ダイナミックランダムアクセスメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4016788A JPH05218342A (ja) | 1992-01-31 | 1992-01-31 | ダイナミックランダムアクセスメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218342A true JPH05218342A (ja) | 1993-08-27 |
Family
ID=11925920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4016788A Pending JPH05218342A (ja) | 1992-01-31 | 1992-01-31 | ダイナミックランダムアクセスメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218342A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6605841B2 (en) * | 2000-12-20 | 2003-08-12 | Infineon Technologies Ag | Method for producing an electrode by means of a field effect controllable semiconductor component and field-effect-controllable semiconductor component |
-
1992
- 1992-01-31 JP JP4016788A patent/JPH05218342A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6605841B2 (en) * | 2000-12-20 | 2003-08-12 | Infineon Technologies Ag | Method for producing an electrode by means of a field effect controllable semiconductor component and field-effect-controllable semiconductor component |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5959322A (en) | Isolated SOI memory structure with vertically formed transistor and storage capacitor in a substrate | |
| US4894697A (en) | Ultra dense dram cell and its method of fabrication | |
| US4920065A (en) | Method of making ultra dense dram cells | |
| JP2655859B2 (ja) | 半導体記憶装置 | |
| US5523542A (en) | Method for making dynamic random access memory cell capacitor | |
| JPH03209868A (ja) | Ｉｃコンデンサの製造方法及び半導体ｉｃデバイス及びｄｒａｍメモリセル | |
| US6635525B1 (en) | Method of making backside buried strap for SOI DRAM trench capacitor | |
| JPH10178162A (ja) | Ｓｏｉ埋込プレート・トレンチ・キャパシタ | |
| JPH10313100A (ja) | Ｄｒａｍセル装置及びその製造方法 | |
| KR0151197B1 (ko) | 반도체 메모리장치 및 그 제조방법 | |
| US5631185A (en) | Method for manufacturing capacitor of semiconductor memory device | |
| JPH09283724A (ja) | スタック形ｄｒａｍセルのキャパシタ製造方法 | |
| JPS61174670A (ja) | Ｄｒａｍセルおよびその製作方法 | |
| JPH08288473A (ja) | 半導体記憶装置およびその製造方法 | |
| US7122855B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| JP3190659B2 (ja) | 半導体メモリ及びその製造方法 | |
| US4897702A (en) | Semiconductor memory device and manufacturing method for the same | |
| JPH05218342A (ja) | ダイナミックランダムアクセスメモリ装置 | |
| JP3242000B2 (ja) | 自己整列されたベース電極を有するバイポーラトランジスタおよびその製造方法 | |
| US6232240B1 (en) | Method for fabricating a capacitor | |
| JP3085831B2 (ja) | 半導体装置の製造方法 | |
| JP3177038B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP3489090B2 (ja) | 半導体装置及びその製造方法 | |
| JP2659991B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US20050003608A1 (en) | Method for eliminating inverse narrow width effects in the fabrication of DRAM device |