JPH0522094A - パルス発生装置 - Google Patents

Abstract

(57)【要約】 【目的】トグルフリップフロップ回路のトリガクロック
信号を作成する回路を、動作速度の遅いデバイスを用い
て構成可能とする。 【構成】データラッチ回路で出力パルス信号の "Ｈ" 区
間設定データおよび "Ｌ" 区間設定データをそれぞれ独
立に変化させるパルス幅制御手段から与えられる上記両
区間設定データをラッチする。カウンタ回路２で一定周
期のクロック信号をカウントする。このカウンタ回路２
のカウント値と上記設定データとを比較回路１１で比較
して一致検出を行う。この比較回路１１の一致検出信号
をトリガクロックとしてトグルフリップフロップ回路で
パルス幅変調された出力パルス信号を作成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、放電灯点灯回路を制御
するパルス幅変調された出力パルス信号を得るためのパ
ルス発生装置に関するものである。

【０００２】

【従来の技術】従来の放電灯点灯回路を制御するパルス
幅変調された出力パルス信号を得るためのパルス発生装
置としては、特開平３−４６８１７号公報で提案された
ものがある。このパルス発生装置では、出力パルス信号
の "Ｈ"区間設定データおよび"Ｌ" 区間設定データをデ
ータラッチ回路にラッチし、一定周期のクロック信号を
カウントし上記両区間設定データが交互にセットされる
プリセッタブルなカウンタ回路からのリップルキャリー
信号をトグルフリップフロップ回路のトリガクロック信
号とし、上記トグルフリップフロップ回路からパルス幅
変調された出力パルス信号（放電灯点灯装置回路のスイ
ッチング素子を所望のオン，オフデューティでオン，オ
フするパルス信号）を得ていた。そして、オン，オフデ
ューティの変更はカウンタ回路のプリセット値を変えて
行っていた。

【０００３】そして、従来のこのパルス発生装置のカウ
ンタ回路２では、図１５に示すように、４ビットのプリ
セッタブルカウンタを３個用いて１２ビットのプリセッ
タブルカウンタを構成していた。なお、この図１５の場
合には、カウンタ回路２をトグルフリップフロップ回路
３と一体化してカウンタ／出力回路５としてある。

【０００４】

【発明が解決しようとする課題】ところで、この種の従
来のカウント回路２では上述のように複数個のプリセッ
タブルカウンタを用いて構成してあり、プリセッタブル
カウンタがカウントアップしたことを示すリップルキャ
リー信号を用いて次段のプリセッタブルカウンタを動作
させる方法をとっている。このため、各プリセッタブル
カウンタとして高速動作する（立上り時間あるいは立上
り時間が速い）デバイスを用いる必要があり、コストア
ップとなるという問題があった。つまり、高速のクロッ
クで動作させる場合に、動作速度の遅い（立上り時間あ
るいは立上り時間が遅い）デバイスを用いると、次段の
プリセッタブルカウンタに正しくリップルキャリー信号
が出力されずに、次段のカウンタの動作を保証できなく
なり、カウントミスを起こすなどの問題を生じる恐れが
あるからである。

【０００５】本発明は上記の点に鑑みて為されたもので
あり、その目的とするところは、トグルフリップフロッ
プ回路のトリガクロック信号を作成する回路を、動作速
度の遅いデバイスを用いて構成することができるパルス
発生装置を提供することにある。

【０００６】

【課題を解決するための手段】本発明では、上記目的を
達成するために、出力パルス信号の "Ｈ" 区間設定デー
タおよび "Ｌ" 区間設定データに応じてトグルフリップ
フロップ回路のトリガクロック信号を作成する回路を、
一定周期のクロック信号をカウントするカウンタ回路
と、このカウンタ回路のカウント値と上記設定データと
を比較して一致検出を行う比較回路とで構成してある。

【０００７】なお、上記カウンタ回路を複数個のＴフリ
ップフロップを用いて構成してもよい。また、データラ
ッチ回路の構成を簡素化する場合には、 "Ｈ" 区間設定
データおよび "Ｌ" 区間設定データを共に保持し、所定
の時点で一方の設定データを比較データとして比較部に
与えるセレクタを上記比較回路に設けるとよい。

【０００８】

【作用】上述のように出力パルス信号の "Ｈ" 区間設定
データおよび "Ｌ" 区間設定データに応じてトグルフリ
ップフロップ回路のトリガクロック信号を作成する回路
を、一定周期のクロック信号をカウントするカウンタ回
路と、このカウンタ回路のカウント値と上記設定データ
とを比較して一致検出を行う比較回路とで構成すること
により、カウンタ回路自体に多少の動作遅れがあって
も、この際の遅れ分を比較回路側の動作で補償すること
ができるようにし、カウンタ回路を動作速度の遅いデバ
イスで構成できるようにしたものである。

【０００９】

【実施例】（実施例１）図１乃至図１２に本発明の一実
施例を示す。本実施例のパルス発生装置は、出力パルス
信号の "Ｈ" 区間設定データおよび "Ｌ" 区間設定デー
タをそれぞれ独立に変化させるパルス幅制御手段から与
えられる上記両区間設定データをラッチするデータラッ
チ回路１と、一定周期のクロック信号をカウントするカ
ウンタ回路２と、このカウンタ回路２のカウント値と上
記設定データとを比較して一致検出を行う比較回路１１
と、この比較回路１１の一致検出信号をトリガクロック
としてパルス幅変調された出力パルス信号を作成するト
グルフリップフロップ回路３とで構成されている。

【００１０】上記パルス幅制御手段はマイクロプロセッ
サで形成され、このマイクロプロセッサから出力される
"Ｈ" 区間設定データ及び "Ｌ" 区間設定データがデー
タラッチ回路１の入力端子ＩＮ₁ 〜ＩＮ₁₂に入力され、
タイミング制御回路４から出力されるタイミング信号に
よってラッチされる。データラッチ回路１は１次バッフ
ァ１ａと２次バッファ１ｂとで形成され、両バッファ１
ａ, １ｂは、図５および図６に示すようにフリップフロ
ップとトライステートバッファとで形成されている。

【００１１】１次バッファ１ａでは、区間データ設定信
号ＨＬが入力されているときに、入力端子ＩＮ₁ 〜ＩＮ
₁₂を介して入力されるＤＴ₁ 〜ＤＴ₁₂をラッチ信号ＬＡ
ＴＣＨ_A ，ＬＡＴＣＨ_B によって "Ｌ" 区間設定データ
ＤＡ₁ 〜ＤＡ₁₂、 "Ｈ" 区間設定データＤＢ₁ 〜ＤＢ₁₂
としてラッチする。また、２次バッファ１ｂでは、ラッ
チ信号ＬＴＣＨによって１次バッファ１ａのラッチデー
タＤＡ₁ 〜ＤＡ₁₂、ＤＢ₁ 〜ＤＢ₁₂を取り込んで、イネ
ーブル信号ＥＮ_A ，ＥＮ_B によって選択された区間設定
データＤＡ₁ 〜ＤＡ₁₂あるいはＤＢ ₁ 〜ＤＢ₁₂を比較回
路１１に出力する。また、ハーフクロック制御信号ＨＬ
Ｆも一旦ラッチして信号ＨＡＬＦとして出力している。

【００１２】なお、上記ハーフクロック制御とは、マイ
クロプロセッサのマシンサイクルに関係なく "Ｈ" 区間
及び "Ｌ" 区間を任意に設定できるようにした制御であ
り、その詳細な説明は後述する。カウンタ回路２、比較
回路１１およびトグルフリップフロップ回路３は、カウ
ンタ／出力回路５として一体化されている。

【００１３】ここで、カウンタ回路２は、図１に示すよ
うに、４ビットのカウンタＣＮＴを３個用いて１２ビッ
トのカウンタ回路２を構成してあり、このカウンタ回路
２を構成するカウンタＣＮＴはプリセッタブルなカウン
タでなく、単にクロック信号をカウントするだけのもの
である点が、従来のものと異なる。なお、カウント回路
２としては、必ずしもカウンタＣＮＴを用いて構成する
必要はなく、例えば図１３に示すようにＴフリップフロ
ップＦＦ₁ 〜ＦＦ₁₂を用いて構成してもよい。

【００１４】比較回路１１は２次バッファ１ｂから与え
られる区間設定データＤＡ₁ 〜ＤＡ ₁₂あるいはＤＢ₁ 〜
ＤＢ₁₂と上記カウンタ回路２のカウント値とを比較して
一致検出を行う。この比較回路１１は、例えば図２に示
すように、各区間設定データＤＡ₁ 〜ＤＡ₁₂あるいはＤ
Ｂ₁ 〜ＤＢ₁₂のビットデータをカウンタ回路２のビット
カウント出力Ｑ₀ 〜Ｑ₁₁と比較するコンパレータＣＰ₁
〜ＣＰ₁₂と、これらコンパレータＣＰ₁ 〜ＣＰ₁₂からす
べて一致出力が得られた場合にハイレベル出力を生じる
アンドゲートＡＮＤ₁ とで構成してある。

【００１５】また、比較回路１１は、図３に示すよう
に、上記各コンパレータＣＰ₁ 〜ＣＰ ₁₂及びアンドゲー
トＡＮＤ₁ を夫々２つのアンドゲートＡＮＤと１つのノ
アゲートＮＯＲとで構成しても、区間設定データＤＡ₁
〜ＤＡ₁₂あるいはＤＢ₁ 〜ＤＢ ₁₂と上記カウンタ回路２
のカウント値とを比較して一致検出を行うことができ
る。

【００１６】上記比較回路１１による一致検出信号はハ
ーフクロック制御回路６を介してトグルフリップフロッ
プ回路３にトリガクロック信号ＲＣＹとして出力されて
いる。次に、トグルフリップフロップ回路３及びハーフ
クロック制御回路６を図１５を参照して説明する。トグ
ルフリップフロップ回路３のフリップフロップ出力は２
個のインバータを介して出力パルス信号ＯＵＴとして出
力され、同時に所定のプリセットデータをデータラッチ
回路１から読み出すイネーブル信号ＥＮ_A ，ＥＮ_B とし
て出力される。

【００１７】ハーフクロック制御回路６は、ハーフクロ
ック制御信号ＨＡＬＦが "Ｈ" のときに、リップルキャ
リー信号ＲＣＹの立ち上がり（トグルフリップフロップ
回路の反転タイミング) を半クロックだけ右にシフトさ
せ、クロック信号ＣＬＫの半クロックの精度（倍精度)
で "Ｈ" 区間、 "Ｌ" 区間の設定を可能にしている。タ
イミング制御回路４は、ラッチ信号ＬＡＴＣＨ，ＬＡＴ
ＣＨ_A ，ＬＡＴＣＨ _B ，ＬＴＣＨを発生する図７に示す
ラッチ制御回路４ａと、クリア信号ＣＬＥＡＲ，ラッチ
信号ＬＴＣＨ₁ を発生する図８に示すカウンタ制御回路
４ｂとで形成されており、マイクロプロセッサから出力
されるクロック信号ＣＬＫ，スタート信号ＳＴＡＲＴ，
区間データ設定信号ＨＬに基づいて所定のタイミング信
号を出力し、各回路の動作タイミングを制御する。

【００１８】ところで、この種のパルス発生装置では、
出力パルス信号ＯＵＴに基づいて２相クロック信号ＯＵ
Ｔ₁ ，ＯＵＴ₂ を発生させる２相クロック発生回路７
と、放電灯点灯回路１０のスイッチングを制御する出力
信号として、出力パルス信号ＯＵＴを出力するか、２相
クロック信号ＯＵＴ₁,ＯＵＴ₂ を出力するかを切換信号
ＳＥ／ＨＢにより切り換える出力切換回路８とが設けら
れており、シングルエンド型（出力パルス信号ＯＵＴで
スイッチング素子が制御される１石インバータ方式) あ
るいはハーフブリッジ型（２相クロック信号ＯＵＴ₁ ，
ＯＵＴ₂ によって直列接続された一対のスイッチング素
子が制御される２石インバータ方式) の放電灯点灯回路
１０のスイッチング制御信号が得られる。

【００１９】ここで、２相クロック発生回路７は、図９
に示すように、クロック信号ＣＬＫをカウントしてノン
オーバラップ区間を設定するプリセッタブルカウンタ回
路７ａと、プリセッタブルカウンタ回路７ａから出力さ
れるリップルキャリー信号ＲＣＹ₂ ’に基づいてゲート
回路７cを制御するゲート制御回路７ｂとで形成され、
８ビットの設定スイッチで設定されるノンオーバッラッ
プ区間設定データＨＢ ₁ 〜ＨＢ₈ に基づいてノンオーバ
ラップ区間が設定された２相クロック信号ＯＵＴ₁ ，Ｏ
ＵＴ₂ を出力する。

【００２０】以下に、パルス発生装置の全体動作につい
て説明する。図１０は本実施例の基本動作を示す波形図
であり、まず、マイクロプロセッサから出力されるスタ
ート信号ＳＴＡＲＴが立ち上がると、システムリセット
が行われる。そして、 "Ｌ" 区間設定データＤＡ₁ 〜Ｄ
Ａ₁₂が確定すると、マイクロプロセッサから区間データ
設定信号ＨＬが立ち上がり、ラッチ信号ＬＡＴＣＨ_A が
１パルス出力されてデータラッチ回路１の１次バッファ
１ａに "Ｌ" 区間設定データＤＡ₁ 〜ＤＡ₁₂がラッチさ
れる。

【００２１】次に、 "Ｈ" 区間設定データＤＢ₁ 〜ＤＢ
₁₂が確定すると、区間データ設定信号ＨＬの立ち下がり
でラッチ信号ＬＡＴＣＨ_B が１パルス出力されて "Ｈ"
区間設定データＤＢ₁ 〜ＤＢ₁₂がデータラッチ回路１の
１次バッファ１ａにラッチされる。そして、クリア信号
ＣＬＥＡＲが "Ｌ" になり、ラッチ信号ＬＴＣＨが１パ
ルス出力され、両区間設定データＤＡ₁ 〜ＤＡ₁₂、ＤＢ
₁ 〜ＤＢ₁₂は２次バッファ１ｂにラッチされる。このと
き、イネーブル信号ＥＮ_A が "Ｈ"となっているので、
２次バッファ１ｂから "Ｌ" 区間設定データＤＡ₁ 〜Ｄ
Ａ₁₂が比較回路１１に与えられる。この状態でカウンタ
回路２によるクロック信号ＣＬＫのカウントが開始さ
れ、カウンタ回路２のカウント値と "Ｌ" 区間設定デー
タＤＡ₁ 〜ＤＡ ₁₂が一致した場合に比較回路１１から一
致検出信号ＣＯが出力される。この一致検出信号ＣＯの
出力によりカウンタ回路２を構成する各カウンタＣＮＴ
におけるカウント値がクリアされる。

【００２２】そして、このように一致信号ＣＯによって
イネーブル信号ＥＮ_B が "Ｈ" になり、同時に出力パル
ス信号ＯＵＴも "Ｈ" になると、 "Ｈ" 区間設定データ
ＤＢ ₁ 〜ＤＢ₁₂が比較回路１１に与えられ、カウンタ回
路２でクロック信号ＣＬＫのカウントが開始され、比較
回路１１で一致検出信号ＣＯが得られると、出力パルス
信号が "Ｌ" になるとともにイネーブル信号ＥＮ_A が "
Ｈ" になり、上述の動作を繰り返す。

【００２３】このようにして、両区間設定データＤＡ₁
〜ＤＡ₁₂、ＤＢ₁ 〜ＤＢ₁₂に基づいて出力パルス信号Ｏ
ＵＴの "Ｌ" 区間および "Ｈ" 区間が任意に（１２ビッ
トの範囲で) 設定でき、オン, オフデューティを設定で
きることになる。なお、オン, オフデューティを変更す
る場合には、 "Ｌ" 区間設定データＤＡ₁ 〜ＤＡ₁₂をセ
ットした後、区間データ設定信号ＨＬを "Ｈ" にし、 "
Ｈ" 区間設定データＤＢ₁ 〜ＤＢ₁₂をセットした後、区
間データ設定信号ＨＬを "Ｌ" にすれば良い。

【００２４】例えば、図１０に示すように、クロック信
号ＣＬＫの周波数を１６ＭＨｚ（周期６２. ５nsec) と
し、 "Ｈ" 区間を１６１パルス、 "Ｌ" 区間を１６４パ
ルスに設定する場合には、 "Ｈ" 区間設定データＤＡ₁
〜ＤＡ₁₂の８ビット目および６ビット目を" １" に設定
し、 "Ｌ" 区間設定データＤＢ₁ 〜ＤＢ₁₂の８ビット
目、６ビット目、２ビット目、１ビット目を "１" に設
定すれば良いことになる。この場合、出力パルス信号Ｏ
ＵＴの周期は、クロック信号ＣＬＫの３２５パルス分と
なって２０. ２μsec であり、周波数４９. ２ｋＨｚと
なる。また、 "Ｈ" 区間あるいは "Ｌ" 区間の幅を１パ
ルス分（６２. ５nsec) だけ広くすると、周期はクロッ
ク信号ＣＬＫの３２６パルス分となり、周波数は４９.
１ｋＨｚになる。したがって、出力パルス信号ＯＵＴの
"Ｈ" 区間あるいは "Ｌ" 区間を６２. ５nsec刻みで設
定できるとともに、０.１ｋＨｚ刻みで周波数を制御で
きることになり、パルス発生装置のスイッチング制御信
号として用いた場合において、きめ細かな点灯制御が行
えることになる。なお、カウンタ回路２にてカウントさ
れるクロック信号ＣＬＫの周波数を高くすれば、設定精
度をより高くできることは言うまでもない。

【００２５】次に、図１１はハーフクロック制御の動作
説明図である。いま、ハーフクロック制御信号ＨＡＬＦ
が "Ｌ”の場合には、比較回路１１の一致検出信号ＣＯ
はそのままトグルフリップフロップ回路３のトリガクロ
ックとなり、図１１（ｂ）に示すように、トリガクロッ
クとしてのリップルキャリー信号ＲＣＹの立ち上がりに
同期して出力パルス信号ＯＵＴの反転が行われる。

【００２６】一方、ハーフクロック制御信号ＨＡＬＦが
"Ｈ" になると、図１１（ａ）に示すように、比較回路
１１の一致検出信号ＣＯの立ち上がりが半クロックだけ
右にシフトし、このシフトされたリップルキャリー信号
ＲＣＹがトグルフリップフロップ回路３のトリガクロッ
クとなって出力パルス信号ＯＵＴの反転動作が行われ
る。したがって、ハーフクロック制御信号ＨＬＦが "
Ｈ" の場合、 "Ｈ" 区間あるいは "Ｌ" 区間を、区間設
定データＤＡ₁ 〜ＤＡ₁₂，ＤＢ₁ 〜ＤＢ₁₂にて設定され
る図１１（ｂ）の場合に比べてクロック信号ＣＬＫの半
クロック分だけ広くでき、クロック信号ＣＬＫの周波数
を高くすることなく、 "Ｈ" 区間および "Ｌ" 区間の設
定精度を倍にすることができる。

【００２７】次に、２相クロック発生回路７では、ノン
オーバッラップ区間設定データＨＢ ₁ 〜ＨＢ₈ がプリセ
ットされたプリセッタブルカウンタ回路７ａにてクロッ
ク信号ＣＬＫをカウントしてノンオーバラップ区間を設
定するようになっており、図１２に示すように、プリセ
ッタブルカウンタ回路７ａから出力されるリップルキャ
リー信号ＲＣＹ₂'に基づいてゲート回路７ｃを制御する
ゲート制御信号が形成され、このゲート制御信号にて制
御されるゲート回路７ｃによって出力パルス信号ＯＵＴ
にノンオーバラップ区間を付与した２相クロック信号Ｏ
ＵＴ₁ ，ＯＵＴ ₂が形成される。

【００２８】上述のようにして発生された出力パルス信
号ＯＵＴおよび２相クロック信号ＯＵＴ₁ ，ＯＵＴ
₂ は、出力切換回路８を介して出力され、切換信号ＳＥ
／ＨＢが"Ｈ" のとき、出力パルス信号ＯＵＴが出力さ
れ、切換信号ＳＥ／ＨＢが "Ｌ"のとき、２相クロック
信号ＯＵＴ₁ ，ＯＵＴ₂ が出力される。したがって、切
換信号ＳＥ／ＨＢを適当に設定することにより、シング
ルエンド型あるいはハーフブリッジ型の放電灯点灯回路
１０に対応できるパルス発生装置が得られることにな
る。

【００２９】上述のように出力パルス信号の "Ｌ" 区間
設定データＤＡ₁ 〜ＤＡ₁₂および "Ｈ" 区間設定データ
ＤＢ₁ 〜ＤＢ₁₂に応じてトグルフリップフロップ回路３
のトリガクロック信号を作成する回路を、一定周期のク
ロック信号ＣＬＫをカウントするカウンタ回路２と、こ
のカウンタ回路２のカウント値と上記設定データＤＡ ₁
〜ＤＡ₁₂あるいは設定データＤＢ₁ 〜ＤＢ₁₂とを比較し
て一致検出を行う比較回路１１とで構成すると、カウン
タ回路２自体に多少の動作遅れがあっても、この際の遅
れ分を比較回路側の動作で補うができ、カウンタ回路２
を動作速度の遅いデバイスで構成できる。また、従来の
ようにリップルキャリー信号を次段のカウンタに伝える
方式のように伝送遅延を起こす可能性も少なくすること
ができる。なお、この効果はカウンタ回路２でカウント
するカウントデータのビット数が多い場合に顕著とな
る。そして、上述の構成とすれば、高速にクロック信号
ＣＬＫをカウントする場合にミスカウントを起こす可能
性を少なくすることも可能であり、より精度の高いオ
ン，オフデューティ制御を行うことができる。

【００３０】（実施例２）図１４に本発明の他の実施例
を示す。本実施例の場合、上記実施例１における比較回
路１１に、 "Ｌ" 区間設定データＤＡ₁ 〜ＤＡ₁₂及び "
Ｈ" 区間設定データＤＢ₁ 〜ＤＢ₁₂を共に保持し、所定
の時点で一方の設定データを比較データとしてコンパレ
ータＣＰ₁ 〜ＣＰ₁₂に与えるセレクタ１２を設けたもの
である。このようにセレクタ１２を比較回路１１に設け
ると、データラッチ回路１を１次バッファ１ａだけにす
ることができ、ゲート数を削減できる効果がある。

【００３１】

【発明の効果】本発明は上述のように、出力パルス信号
の "Ｈ" 区間設定データおよび "Ｌ"区間設定データに
応じてトグルフリップフロップ回路のトリガクロック信
号を作成する回路を、一定周期のクロック信号をカウン
トするカウンタ回路と、このカウンタ回路のカウント値
と上記設定データとを比較して一致検出を行う比較回路
とで構成してあるので、カウンタ回路自体に多少の動作
遅れがあっても、この際の遅れ分を比較回路側の動作で
補うことができ、このためカウンタ回路を動作速度の遅
いデバイスで構成でき、コストを低減することが可能と
なる。

【００３２】また、 "Ｈ" 区間設定データおよび "Ｌ"
区間設定データを共に保持し、所定の時点で一方の設定
データを比較データとして比較部に与えるセレクタを上
記比較回路に設けると、データラッチ回路で"Ｈ" 区間
設定データおよび "Ｌ" 区間設定データを共に保持する
必要がなくなり、データラッチ回路の構成を簡素化する
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施例の要部の回路図である。

【図２】同上の比較回路の具体構成を示す回路図であ
る。

【図３】同上の比較回路の他の具体構成を示す回路図で
ある。

【図４】パルス発生装置の全体構成を示すブロック図で
ある。

【図５】データラッチ回路の１次バッファの回路図であ
る。

【図６】データラッチ回路の２次バッファの回路図であ
る。

【図７】ラッチ制御回路の回路図である。

【図８】カウンタ制御回路の回路図である。

【図９】２相クロック発生回路の回路図である。

【図１０】同上の全体動作の説明図である。

【図１１】ハーフクロック制御の動作説明図である。

【図１２】２相クロック発生回路の動作説明図である。

【図１３】他の実施例の要部の回路図である。

【図１４】さらに他の実施例の比較回路の具体構成を示
す回路図である。

【図１５】従来のカウンタ／出力回路の回路図である。

【符号の説明】

１ データラッチ回路 ２ カウンタ回路 ３ トグルフリップフロップ回路 １１ 比較回路 １２ セレクタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 出力パルス信号の "Ｈ" 区間設定データ
   および "Ｌ" 区間設定データをそれぞれ独立に変化させ
   るパルス幅制御手段から与えられる上記両区間設定デー
   タをラッチするデータラッチ回路と、一定周期のクロッ
   ク信号をカウントするカウンタ回路と、このカウンタ回
   路のカウント値と上記設定データとを比較して一致検出
   を行う比較回路と、この比較回路の一致検出信号をトリ
   ガクロックとしてパルス幅変調された出力パルス信号を
   作成するトグルフリップフロップ回路とを備えて成るこ
   とを特徴とするパルス発生装置。
2. 【請求項２】 上記カウンタ回路を複数個のＴフリップ
   フロップを用いて構成して成ることを特徴とする請求項
   １記載のパルス発生装置。
3. 【請求項３】 "Ｈ" 区間設定データおよび "Ｌ" 区間
   設定データを共に保持し、所定の時点で一方の設定デー
   タを比較データとして比較部に与えるセレクタを上記比
   較回路に設けて成ることを特徴とする請求項１記載のパ
   ルス発生装置。