JPH05223899A - フォーマッタ回路 - Google Patents
フォーマッタ回路Info
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- JPH05223899A JPH05223899A JP4300834A JP30083492A JPH05223899A JP H05223899 A JPH05223899 A JP H05223899A JP 4300834 A JP4300834 A JP 4300834A JP 30083492 A JP30083492 A JP 30083492A JP H05223899 A JPH05223899 A JP H05223899A
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/3181—Functional testing
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- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
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- G01R31/31928—Formatter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 任意の数のフォーマットをサポートし、また
クロック周期ごとにフォーマットを変更することが可能
なフォーマッタ回路を提供すること。 【構成】 本発明はＥＸＯＲゲート２及びＤフリップフ
ロップ４から構成可能な少なくとも１つのエッジ・トリ
ガ・トグルフリップフロップからなる集積回路テスタ用
のフォーマッタ回路である。これにより、幅広いフレキ
シビリティ及び「タイミング変更」能力を有する事象駆
動フォーマッタを構築することが可能となる。基本トグ
ルフリップフロップは、別のＥＸＯＲゲートを追加して
カスケード化することにより、一層複雑な機能を実行さ
せ、及び複数のデータ入力信号又はクロック信号を結合
させるようにすることができる。
クロック周期ごとにフォーマットを変更することが可能
なフォーマッタ回路を提供すること。 【構成】 本発明はＥＸＯＲゲート２及びＤフリップフ
ロップ４から構成可能な少なくとも１つのエッジ・トリ
ガ・トグルフリップフロップからなる集積回路テスタ用
のフォーマッタ回路である。これにより、幅広いフレキ
シビリティ及び「タイミング変更」能力を有する事象駆
動フォーマッタを構築することが可能となる。基本トグ
ルフリップフロップは、別のＥＸＯＲゲートを追加して
カスケード化することにより、一層複雑な機能を実行さ
せ、及び複数のデータ入力信号又はクロック信号を結合
させるようにすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、少なくとも１つの(好
適には記憶装置からの)データ信号と少なくとも１つの
(好適にはエッジ生成器からの)タイミング信号とを受信
し、及び被試験装置の少なくとも１つのピンに印加され
る少なくとも１つのパルスシーケンスを提供する集積回
路テスタ用のフォーマッタ回路に関する。
適には記憶装置からの)データ信号と少なくとも１つの
(好適にはエッジ生成器からの)タイミング信号とを受信
し、及び被試験装置の少なくとも１つのピンに印加され
る少なくとも１つのパルスシーケンスを提供する集積回
路テスタ用のフォーマッタ回路に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】ここに
説明するフォーマッタ回路の主たる機能は、データ値
(データ)とタイミング情報(エッジ)とを連結させること
である。タイミング信号は好適には、非常に正確なタイ
ミングの制御、特に、エッジの発生時期の制御を可能に
するエッジ生成器によって提供される。エッジ生成器の
詳細については、この開示において参考のため引用する
ヨーロッパ特許出願…(代理人要録番号2-91-005)を参照
されたい。
説明するフォーマッタ回路の主たる機能は、データ値
(データ)とタイミング情報(エッジ)とを連結させること
である。タイミング信号は好適には、非常に正確なタイ
ミングの制御、特に、エッジの発生時期の制御を可能に
するエッジ生成器によって提供される。エッジ生成器の
詳細については、この開示において参考のため引用する
ヨーロッパ特許出願…(代理人要録番号2-91-005)を参照
されたい。
【０００３】データ信号又はデータ値は、フォーマッタ
の出力信号の論理レベル、例えば「０」、「１」又は
「トライステート」(高インピーダンス)を決定する。フ
ォーマッタ回路の出力は、試験すべき回路(被試験装置
＝ＤＵＴ)に応答させるために前記ＤＵＴの１つ以上の
ピンに供給される。次に、ＤＵＴの正しい応答とその正
しいタイミングが、例えばヨーロッパ特許EP-B-325 670
号で説明されるように比較回路で測定される。また、１
つ以上のフォーマッタ回路、即ちその内の１つが論理状
態(例えば「０」又は「１」)を送出し、その他が「トラ
イステート」他を送出するといったフォーマッタ回路を
用いることも可能である。
の出力信号の論理レベル、例えば「０」、「１」又は
「トライステート」(高インピーダンス)を決定する。フ
ォーマッタ回路の出力は、試験すべき回路(被試験装置
＝ＤＵＴ)に応答させるために前記ＤＵＴの１つ以上の
ピンに供給される。次に、ＤＵＴの正しい応答とその正
しいタイミングが、例えばヨーロッパ特許EP-B-325 670
号で説明されるように比較回路で測定される。また、１
つ以上のフォーマッタ回路、即ちその内の１つが論理状
態(例えば「０」又は「１」)を送出し、その他が「トラ
イステート」他を送出するといったフォーマッタ回路を
用いることも可能である。
【０００４】従来の解決法では、集積回路テスタには、
フォーマッタ回路に印加するために所定のデータシーケ
ンスいわゆる「フォーマット」が用いられた。従来のテ
スタは、「ゼロ復帰」(ＲＴＺ)又は「補数復帰」(ＲＴ
Ｃ)等の限られた数のフォーマットをサポートすること
が可能であった。これらのフォーマットがテスタのハー
ドウエア構成によって、即ち部品の相互接続によって定
義される場合、それらは変更することができず、所定の
フォーマット以外のものをサポートすることはできなか
った。
フォーマッタ回路に印加するために所定のデータシーケ
ンスいわゆる「フォーマット」が用いられた。従来のテ
スタは、「ゼロ復帰」(ＲＴＺ)又は「補数復帰」(ＲＴ
Ｃ)等の限られた数のフォーマットをサポートすること
が可能であった。これらのフォーマットがテスタのハー
ドウエア構成によって、即ち部品の相互接続によって定
義される場合、それらは変更することができず、所定の
フォーマット以外のものをサポートすることはできなか
った。
【０００５】フォーマッタ回路はこの解決法に適合され
た。即ち、フォーマッタの回路構成は、集積回路テスタ
の所定のフォーマットだけをサポートするようなもので
あった。２つの従来の解決法が、例えばヨーロッパ特許
EP-B-329 798号に述べられている。第１の解決法によれ
ば、セット／リセット入力を有するフリップフロップ
(ＳＲフリップフロップ)が(好適にはエッジ生成器から
の)２つのタイミング信号を受けてＤＵＴに印加すべき
パルスシーケンスを生成する。第２の解決法では、分周
器として動作するようにバーＱ出力がＤ入力にフィード
バックされるＤフリップフロップが与えられる。これら
のフリップフロップは、「自励」である。即ち、その出
力信号は、(エッジ生成器から受信した)クロック信号に
のみ依存し、いかなるデータ情報即ちフォーマット情報
にも依存しない。EP-B-329 798号の図５に示すように、
データ値(例えば「フォーマットデータ」信号又は「フ
ォーマッタ制御」信号)とＤフリップフロップの出力信
号とを連結又は結合するためにマルチプレクサを用いな
ければならない。
た。即ち、フォーマッタの回路構成は、集積回路テスタ
の所定のフォーマットだけをサポートするようなもので
あった。２つの従来の解決法が、例えばヨーロッパ特許
EP-B-329 798号に述べられている。第１の解決法によれ
ば、セット／リセット入力を有するフリップフロップ
(ＳＲフリップフロップ)が(好適にはエッジ生成器から
の)２つのタイミング信号を受けてＤＵＴに印加すべき
パルスシーケンスを生成する。第２の解決法では、分周
器として動作するようにバーＱ出力がＤ入力にフィード
バックされるＤフリップフロップが与えられる。これら
のフリップフロップは、「自励」である。即ち、その出
力信号は、(エッジ生成器から受信した)クロック信号に
のみ依存し、いかなるデータ情報即ちフォーマット情報
にも依存しない。EP-B-329 798号の図５に示すように、
データ値(例えば「フォーマットデータ」信号又は「フ
ォーマッタ制御」信号)とＤフリップフロップの出力信
号とを連結又は結合するためにマルチプレクサを用いな
ければならない。
【０００６】従来のフォーマッタには上述の解決法のう
ちの１つが用いられた。即ち、フリップフロップのセッ
ト・リセットを行うか、又はフリップフロップにその以
前の内容を反転させることが行われた。これらの解決法
は、限られた数の所定のフォーマットだけをサポートす
ればよい場合に限り、良好に機能した。
ちの１つが用いられた。即ち、フリップフロップのセッ
ト・リセットを行うか、又はフリップフロップにその以
前の内容を反転させることが行われた。これらの解決法
は、限られた数の所定のフォーマットだけをサポートす
ればよい場合に限り、良好に機能した。
【０００７】しかし、試験すべき回路が複雑になればな
るほど(例えば最新のマイクロプロセッサ、縮小命令セ
ットＣＰＵ及びその周辺機器等)、より多くのフォーマ
ットをサポート可能な、更にはテスタの製造時に未知で
あったフォーマットをもサポート可能な、より高度な集
積回路テスタが必要とされる。更に、ユーザーがユーザ
ー自身のフォーマット又はタイミングを定義することが
できる非常に特殊な集積回路が存在する可能性がある。
ハードウエア上の制約から、このような機能は従来のフ
ォーマッタ回路ではサポートすることができなかった。
るほど(例えば最新のマイクロプロセッサ、縮小命令セ
ットＣＰＵ及びその周辺機器等)、より多くのフォーマ
ットをサポート可能な、更にはテスタの製造時に未知で
あったフォーマットをもサポート可能な、より高度な集
積回路テスタが必要とされる。更に、ユーザーがユーザ
ー自身のフォーマット又はタイミングを定義することが
できる非常に特殊な集積回路が存在する可能性がある。
ハードウエア上の制約から、このような機能は従来のフ
ォーマッタ回路ではサポートすることができなかった。
【０００８】従来のフォーマッタ回路の別の問題点は、
単一クロック周期、即ち「オン・ザ・フライ」間にフォ
ーマットを変更できないことである。その代わりに、１
つのフォーマットから他のフォーマットに切り換えるの
に割込み又はブレークサイクルが必要である。これは厳
しい制約である。即ち、総試験時間が長くなるだけでな
く、非常にタイミングの厳密な集積回路について完全で
信頼性の高い試験を行うことができないためである。従
来のフォーマッタのもう１つの問題点は、そのデータ転
送速度が限られており、そのため動作速度が制限される
こととなる。この制約の主要な理由は次の通りである。
単一クロック周期、即ち「オン・ザ・フライ」間にフォ
ーマットを変更できないことである。その代わりに、１
つのフォーマットから他のフォーマットに切り換えるの
に割込み又はブレークサイクルが必要である。これは厳
しい制約である。即ち、総試験時間が長くなるだけでな
く、非常にタイミングの厳密な集積回路について完全で
信頼性の高い試験を行うことができないためである。従
来のフォーマッタのもう１つの問題点は、そのデータ転
送速度が限られており、そのため動作速度が制限される
こととなる。この制約の主要な理由は次の通りである。
【０００９】ａ)セット／リセットフリップフロップ(こ
れは最終段階−分周器Ｄフリップフロップを用いた解決
法−においても用いられる)の準備時間およびホールド
時間によって最小可能パルス幅及びデータスループット
が制限される。
れは最終段階−分周器Ｄフリップフロップを用いた解決
法−においても用いられる)の準備時間およびホールド
時間によって最小可能パルス幅及びデータスループット
が制限される。
【００１０】ｂ)「補数復帰」(ＲＴＣ)等の補数を用い
たフォーマットはフィードバックループを必要とし、こ
れによって最小パルス幅及び可能なデータスループット
が制限される。
たフォーマットはフィードバックループを必要とし、こ
れによって最小パルス幅及び可能なデータスループット
が制限される。
【００１１】また、忘れてはならないことは、従来のフ
ォーマッタは、より多くのクロック信号、即ち複数のエ
ッジ生成器からのエッジを処理できるように拡張するこ
とができないということである。なぜなら、これもデー
タ転送速度に影響するためである。更に最も重大な制約
は、所定のフォーマットはハードウエア部品に「凍結」
されるため、応用ができないという点である。
ォーマッタは、より多くのクロック信号、即ち複数のエ
ッジ生成器からのエッジを処理できるように拡張するこ
とができないということである。なぜなら、これもデー
タ転送速度に影響するためである。更に最も重大な制約
は、所定のフォーマットはハードウエア部品に「凍結」
されるため、応用ができないという点である。
【００１２】したがって、本発明の主たる目的は、必要
なフレキシビリティ、特に使用されるフォーマットのフ
レキシビリティを有する集積回路テスタ用のフォーマッ
タ回路を提供することである。
なフレキシビリティ、特に使用されるフォーマットのフ
レキシビリティを有する集積回路テスタ用のフォーマッ
タ回路を提供することである。
【００１３】
【課題を解決するための手段】本発明の一面において、
この目的は、上述した種類のフォーマッタ回路におい
て、少なくとも１つの、好適にはエッジでトリガされ
る、トグルフリップフロップによって達成される。ここ
で、タイミング信号はトグルフリップフロップのクロッ
ク入力に供給され、データ信号はトグルフリップフロッ
プのデータ入力に供給される。
この目的は、上述した種類のフォーマッタ回路におい
て、少なくとも１つの、好適にはエッジでトリガされ
る、トグルフリップフロップによって達成される。ここ
で、タイミング信号はトグルフリップフロップのクロッ
ク入力に供給され、データ信号はトグルフリップフロッ
プのデータ入力に供給される。
【００１４】一般に、Ｔフリップフロップとも呼ばれる
トグルフリップフロップは、データ入力が「真」即ち通
常は論理「１」である限り、クロック周期ごとにその状
態を変える。即ち、その出力がクロック周期ごとに反転
される。一方、データ入力が「偽」即ち通常は論理」
０」になると、フリップフロップはそのトグル動作を停
止し、データ入力が再び「真」になるまでその出力をホ
ールドする。動作速度を上げ、非常に高速な遷移におい
ても正しい論理レベルになるようにするために、Ｔフリ
ップフロップはエッジでトリガされるフリップフロップ
となっている。
トグルフリップフロップは、データ入力が「真」即ち通
常は論理「１」である限り、クロック周期ごとにその状
態を変える。即ち、その出力がクロック周期ごとに反転
される。一方、データ入力が「偽」即ち通常は論理」
０」になると、フリップフロップはそのトグル動作を停
止し、データ入力が再び「真」になるまでその出力をホ
ールドする。動作速度を上げ、非常に高速な遷移におい
ても正しい論理レベルになるようにするために、Ｔフリ
ップフロップはエッジでトリガされるフリップフロップ
となっている。
【００１５】本発明は、新しいフォーマッタの概念を実
施するものである。従来のフォーマッタは、タイミング
信号とデータ信号との連結に用いられた。これとは対照
的に、本発明によるフォーマッタは、データ信号の変化
とタイミング信号とを連結する。つまり、本発明のフォ
ーマッタ回路は、(従来のフォーマッタの場合のような)
データ信号の状態ではなく、データ信号の遷移を用い
る。したがって、この新規のフォーマッタは、従来の
「状態駆動フォーマッタ」に対して「事象駆動フォーマ
ッタ」と呼ぶこともできる。
施するものである。従来のフォーマッタは、タイミング
信号とデータ信号との連結に用いられた。これとは対照
的に、本発明によるフォーマッタは、データ信号の変化
とタイミング信号とを連結する。つまり、本発明のフォ
ーマッタ回路は、(従来のフォーマッタの場合のような)
データ信号の状態ではなく、データ信号の遷移を用い
る。したがって、この新規のフォーマッタは、従来の
「状態駆動フォーマッタ」に対して「事象駆動フォーマ
ッタ」と呼ぶこともできる。
【００１６】この新しいフォーマッタの概念には特に次
の主要な利点がある。
の主要な利点がある。
【００１７】１．所定のものであるか否かにかかわらず
任意の数のフォーマットをサポートすることができ、限
られた数の所定のフォーマットに限定されない。
任意の数のフォーマットをサポートすることができ、限
られた数の所定のフォーマットに限定されない。
【００１８】２．回路構成を動作速度に悪影響を与える
事なく任意の数のクロック(エッジ)に拡張できる。
事なく任意の数のクロック(エッジ)に拡張できる。
【００１９】３．フォーマッタの出力からその入力への
フィードバックが不要であるため、データ転送速度が大
幅に増大する。
フィードバックが不要であるため、データ転送速度が大
幅に増大する。
【００２０】４．フォーマットをクロック周期ごとに変
更することができる(「オン・ザ・フライでタイミング
を変更」)。
更することができる(「オン・ザ・フライでタイミング
を変更」)。
【００２１】５．低速のフリップフロップの低周波数で
の動作が可能である。
の動作が可能である。
【００２２】６．タイミング信号の最小差が、使用され
る技術で可能な最小パルス幅によってしか制限されず
(この最小パルス幅は、トグルフリップフロップに続く
ゲートの(非常に小さな)立ち上がり時間及び立ち下がり
時間によって定まる)、後段のフロップフロップの準備
時間及びホールド時間によっては制限されない(以下の
説明を参照のこと)。
る技術で可能な最小パルス幅によってしか制限されず
(この最小パルス幅は、トグルフリップフロップに続く
ゲートの(非常に小さな)立ち上がり時間及び立ち下がり
時間によって定まる)、後段のフロップフロップの準備
時間及びホールド時間によっては制限されない(以下の
説明を参照のこと)。
【００２３】本発明の好適実施例において、この制御可
能なフリップフロップは、ＥＸＯＲ回路、又はＥＸＯＲ
型回路、好適にはＥＸＯＲゲートの出力がＤ入力に接続
され、その出力が前記ＥＸＯＲ回路の１つの入力にフィ
ードバックされる、エッジ・トリガ・Ｄフリップフロッ
プからなり、前記ＥＸＯＲ回路の他の入力は、データ信
号を受け取る。つまり、データ信号は、エッジ・トリガ
・ＤフリップフロップのＤ入力に出力が接続されたＥＸ
ＯＲゲートの１つの入力に供給される。Ｄフリップフロ
ップのＱ出力は、ＥＸＯＲゲートの第２の入力にフィー
ドバックされる。データ信号が」０」である限り、ＥＸ
ＯＲゲートは、そのクロック入力に活動状態のエッジが
発生した際にその状態を変えないように、Ｄフリップフ
ロップの出力信号をそのＤ入力に「送出」する。データ
入力が」１」である場合、ＥＸＯＲゲートは、活動状態
のエッジが発生するたびにその状態を変えるように、Ｄ
フリップフロップの出力信号を反転させる。ＥＸＯＲ回
路は、分離したＥＸＯＲゲート又は集積ＥＸＯＲゲート
の形態で実施しうるだけでなく、対応するアンチバレン
ス(antivalence)機能、即ち数１を実施した他のゲート
を用いて実施することもできる。
能なフリップフロップは、ＥＸＯＲ回路、又はＥＸＯＲ
型回路、好適にはＥＸＯＲゲートの出力がＤ入力に接続
され、その出力が前記ＥＸＯＲ回路の１つの入力にフィ
ードバックされる、エッジ・トリガ・Ｄフリップフロッ
プからなり、前記ＥＸＯＲ回路の他の入力は、データ信
号を受け取る。つまり、データ信号は、エッジ・トリガ
・ＤフリップフロップのＤ入力に出力が接続されたＥＸ
ＯＲゲートの１つの入力に供給される。Ｄフリップフロ
ップのＱ出力は、ＥＸＯＲゲートの第２の入力にフィー
ドバックされる。データ信号が」０」である限り、ＥＸ
ＯＲゲートは、そのクロック入力に活動状態のエッジが
発生した際にその状態を変えないように、Ｄフリップフ
ロップの出力信号をそのＤ入力に「送出」する。データ
入力が」１」である場合、ＥＸＯＲゲートは、活動状態
のエッジが発生するたびにその状態を変えるように、Ｄ
フリップフロップの出力信号を反転させる。ＥＸＯＲ回
路は、分離したＥＸＯＲゲート又は集積ＥＸＯＲゲート
の形態で実施しうるだけでなく、対応するアンチバレン
ス(antivalence)機能、即ち数１を実施した他のゲート
を用いて実施することもできる。
【００２４】
【数１】
【００２５】ここで、Ｘ1，Ｘ2は入力を表し、ｙはアン
チバレンス回路の出力を表す。例えば、数１は次のよう
に表すこともできる。
チバレンス回路の出力を表す。例えば、数１は次のよう
に表すこともできる。
【００２６】
【数２】
【００２７】これは、２つのインバータ、２つのＮＯＲ
ゲート及び１つのＯＲゲートを用いて実施することがで
きる。同様な考え方は、論理レベルが反転され、即ち
「１」が「偽」に対応し、「０」が「真」に対応する場
合にあてはまる。
ゲート及び１つのＯＲゲートを用いて実施することがで
きる。同様な考え方は、論理レベルが反転され、即ち
「１」が「偽」に対応し、「０」が「真」に対応する場
合にあてはまる。
【００２８】もう１つの例では、数１は次のように書き
換えることができる。
換えることができる。
【００２９】
【数３】
【００３０】フリップフロップのＱ出力が用いられず、
バーＱ出力(これはＸ1ではなくバーＸ1を生成する)が用
いられる場合には、同式は確実に等価機能の式であるこ
とがわかる。したがって、「ＥＸＯＲ型回路」という用
語は、かかる等価機能をも包含する。数１は、他の態様
で再公式化することもできる。
バーＱ出力(これはＸ1ではなくバーＸ1を生成する)が用
いられる場合には、同式は確実に等価機能の式であるこ
とがわかる。したがって、「ＥＸＯＲ型回路」という用
語は、かかる等価機能をも包含する。数１は、他の態様
で再公式化することもできる。
【００３１】フォーマッタを所定の開始状態とするに
は、Ｄフリップフロップのセット入力又はリセット入力
を与えることが有効である。
は、Ｄフリップフロップのセット入力又はリセット入力
を与えることが有効である。
【００３２】好適には、このＤフリップフロップは、１
段フリップフロップである。即ち、クロック信号の１つ
のエッジ(正のエッジ又は負のエッジのいずれか)のみで
トリガし、その出力はクロック信号の遷移の直後に(伝
搬遅延時間だけ遅れて)発生する。
段フリップフロップである。即ち、クロック信号の１つ
のエッジ(正のエッジ又は負のエッジのいずれか)のみで
トリガし、その出力はクロック信号の遷移の直後に(伝
搬遅延時間だけ遅れて)発生する。
【００３３】しかし、マスタ・スレーブ・フリップフロ
ップのような２段フリップフロップやＤフリップフロッ
プ以外のフリップフロップを用いて本発明を実施するこ
ともできることが分かる。例えば、本発明の一実施例で
は、ＪＫフリップフロップが用いられ、データ信号はＪ
ＫフリップフロップのＪ入力及びＫ入力に直接又は間接
的に供給される。別々のセット入力及び／又はリセット
入力がこのフリップフロップに含まれる場合、データ信
号はＪ入力及びＫ入力に直接供給することができるが、
別々のセット入力及び／又はリセット入力が設けられて
いない場合には、更に別の回路を追加する必要がある。
ップのような２段フリップフロップやＤフリップフロッ
プ以外のフリップフロップを用いて本発明を実施するこ
ともできることが分かる。例えば、本発明の一実施例で
は、ＪＫフリップフロップが用いられ、データ信号はＪ
ＫフリップフロップのＪ入力及びＫ入力に直接又は間接
的に供給される。別々のセット入力及び／又はリセット
入力がこのフリップフロップに含まれる場合、データ信
号はＪ入力及びＫ入力に直接供給することができるが、
別々のセット入力及び／又はリセット入力が設けられて
いない場合には、更に別の回路を追加する必要がある。
【００３４】ＪＫフリップフロップの真理値表は次の通
りである。
りである。
【００３５】
【表１】
【００３６】ここで、Ｊnは時間ｎにおけるＪ入力を表
し、Ｋnは時間ｎにおけるＫ入力を表し、Ｑnは時間ｎに
おけるＱ出力を表し、バーＱnは時間ｎにおける反転Ｑ
出力を表し、Ｑn+1は時間(ｎ＋１)におけるＱ出力を表
す。上述のようにＪ入力とＫ入力とが結合される場合、
この真理値表は次のように簡略化される。
し、Ｋnは時間ｎにおけるＫ入力を表し、Ｑnは時間ｎに
おけるＱ出力を表し、バーＱnは時間ｎにおける反転Ｑ
出力を表し、Ｑn+1は時間(ｎ＋１)におけるＱ出力を表
す。上述のようにＪ入力とＫ入力とが結合される場合、
この真理値表は次のように簡略化される。
【００３７】
【表２】
【００３８】これはまさにＴフリップフロップの要求さ
れる動作であり、入力が「０」である限り出力をホール
ドし、入力が「１」である限りトグル動作を行う。
れる動作であり、入力が「０」である限り出力をホール
ドし、入力が「１」である限りトグル動作を行う。
【００３９】他の一般的なフリップフロップを用いて必
要な機能を有するＴフリップフロップを実施することも
できることが理解されよう。
要な機能を有するＴフリップフロップを実施することも
できることが理解されよう。
【００４０】より高度な用途においては、一層複雑な機
能を提供するために、フォーマッタ回路において２つ以
上のデータ信号を組み合わせることが必要である場合が
ある。本発明で提案するエッジ・トリガ・トグルフリッ
プフロップを用いた設計は、複数のデータ信号を処理す
るためにスタック化又はカスケード化を行うのに理想的
に適したものである。一実施例において、本発明は、出
力がＥＸＯＲ回路又はＥＸＯＲ型回路の入力に供給され
る少なくとも２つ(好適には複数)のトグルフリップフロ
ップを提供する。このＥＸＯＲ回路は、ＥＸＯＲゲー
ト、又はＥＸＯＲ機能又はその等価機能を(例えば上述
したような等価機能を用いることによって)実施する様
々なゲートから構成することができ、必要であれば、他
のゲートから構成することもできる。このような相互接
続機構においては、異なるデータ信号を様々なトグルフ
リップフロップに供給することによりそれらのデータ信
号を組み合わせることができるだけでなく、これらのト
グルフリップフロップは(例えば異なるエッジ生成器か
ら)異なるタイミング信号を受信することもでき、これ
により一層複雑なタイミング構造が可能となる。この後
者の機能−異なるトグルフリップフロップに供給される
異なるエッジ生成器からのタイミング信号−は、特に、
極めてフレキシブルなタイミングを可能にする。
能を提供するために、フォーマッタ回路において２つ以
上のデータ信号を組み合わせることが必要である場合が
ある。本発明で提案するエッジ・トリガ・トグルフリッ
プフロップを用いた設計は、複数のデータ信号を処理す
るためにスタック化又はカスケード化を行うのに理想的
に適したものである。一実施例において、本発明は、出
力がＥＸＯＲ回路又はＥＸＯＲ型回路の入力に供給され
る少なくとも２つ(好適には複数)のトグルフリップフロ
ップを提供する。このＥＸＯＲ回路は、ＥＸＯＲゲー
ト、又はＥＸＯＲ機能又はその等価機能を(例えば上述
したような等価機能を用いることによって)実施する様
々なゲートから構成することができ、必要であれば、他
のゲートから構成することもできる。このような相互接
続機構においては、異なるデータ信号を様々なトグルフ
リップフロップに供給することによりそれらのデータ信
号を組み合わせることができるだけでなく、これらのト
グルフリップフロップは(例えば異なるエッジ生成器か
ら)異なるタイミング信号を受信することもでき、これ
により一層複雑なタイミング構造が可能となる。この後
者の機能−異なるトグルフリップフロップに供給される
異なるエッジ生成器からのタイミング信号−は、特に、
極めてフレキシブルなタイミングを可能にする。
【００４１】上述の相互接続機構により特に短いパルス
幅が可能となる。これは、ＥＸＯＲゲート又はそれと同
様のゲート回路が非常に小さい立ち上がり時間及び立ち
下がり時間しか必要とせず、従来の設計に用いられてき
たようなフリップフロップのかなり長い準備時間及びホ
ールド時間を必要としないためである。
幅が可能となる。これは、ＥＸＯＲゲート又はそれと同
様のゲート回路が非常に小さい立ち上がり時間及び立ち
下がり時間しか必要とせず、従来の設計に用いられてき
たようなフリップフロップのかなり長い準備時間及びホ
ールド時間を必要としないためである。
【００４２】一実施例において、ＥＸＯＲ回路、好適に
はＥＸＯＲゲートの少なくとも２つのレベルが提供され
る。トグルフリップフロップの出力は、第１のレベルの
ＥＸＯＲ回路の入力に接続され、その第１のレベルのＥ
ＸＯＲ回路の出力のうち少なくともいくつかは第２のレ
ベルのＥＸＯＲゲートの入力に接続される。その結果と
して、フリップフロップの出力が変化するたびにそれに
対応して出力信号全体が変化するカスケード構造が得ら
れる。このＥＸＯＲ相互接続はまた「制御可能なインバ
ータ」とみなすことができる。上述の短い最小パルス幅
という利点は、多レベル出力ＥＸＯＲ回路が用いられる
場合に特に得られることがわかる。これは、関連する準
備時間及びホールド時間を有するいくつかの後続のフリ
ップフロップが不要になるためである。
はＥＸＯＲゲートの少なくとも２つのレベルが提供され
る。トグルフリップフロップの出力は、第１のレベルの
ＥＸＯＲ回路の入力に接続され、その第１のレベルのＥ
ＸＯＲ回路の出力のうち少なくともいくつかは第２のレ
ベルのＥＸＯＲゲートの入力に接続される。その結果と
して、フリップフロップの出力が変化するたびにそれに
対応して出力信号全体が変化するカスケード構造が得ら
れる。このＥＸＯＲ相互接続はまた「制御可能なインバ
ータ」とみなすことができる。上述の短い最小パルス幅
という利点は、多レベル出力ＥＸＯＲ回路が用いられる
場合に特に得られることがわかる。これは、関連する準
備時間及びホールド時間を有するいくつかの後続のフリ
ップフロップが不要になるためである。
【００４３】上述の利点があるため、後続のＥＸＯＲ型
回路を有するトグルフリップフロップの概念は、様々な
入力信号を組み合わせて１つの信号にしなければならな
い他の用途にも拡張させることができる。したがって、
本発明はまた以下のａ)〜ｃ)の特徴を有するデータ結合
回路に関するものである。
回路を有するトグルフリップフロップの概念は、様々な
入力信号を組み合わせて１つの信号にしなければならな
い他の用途にも拡張させることができる。したがって、
本発明はまた以下のａ)〜ｃ)の特徴を有するデータ結合
回路に関するものである。
【００４４】ａ)少なくとも２つのトグルフリップフロ
ップがあり、それぞれのトグルフリップフロップが少な
くとも１つのデータ信号と少なくとも１つのタイミング
信号とを受信する。
ップがあり、それぞれのトグルフリップフロップが少な
くとも１つのデータ信号と少なくとも１つのタイミング
信号とを受信する。
【００４５】ｂ)少なくとも１つのＥＸＯＲ回路又はＥ
ＸＯＲ型回路、好適にはＥＸＯＲゲートがある。
ＸＯＲ型回路、好適にはＥＸＯＲゲートがある。
【００４６】ｃ)前記の少なくとも２つのトグルフリッ
プフロップの出力が前記ＥＸＯＲ回路又はＥＸＯＲ型回
路の入力に供給される。
プフロップの出力が前記ＥＸＯＲ回路又はＥＸＯＲ型回
路の入力に供給される。
【００４７】このようなデータ結合回路は、例えばデー
タ伝送又は通信回線用の高速マルチプレクサとして又は
同様の用途に用いることができる。
タ伝送又は通信回線用の高速マルチプレクサとして又は
同様の用途に用いることができる。
【００４８】上述したカスケード化されたＥＸＯＲ構造
は、特に、５つ以上のトグルフリップフロップが設けら
れている場合に、３つ以上のレベルにも拡張することが
できることがわかる。３つのレベルを有する例を実施例
の説明中で述べる。３つ以上のレベルのＥＸＯＲ回路が
設けられている場合、少なくとも１つの低いレベルのＥ
ＸＯＲ回路の出力をそれより少なくとも２レベル高いＥ
ＸＯＲゲートの入力に直接接続するのも好適である。
は、特に、５つ以上のトグルフリップフロップが設けら
れている場合に、３つ以上のレベルにも拡張することが
できることがわかる。３つのレベルを有する例を実施例
の説明中で述べる。３つ以上のレベルのＥＸＯＲ回路が
設けられている場合、少なくとも１つの低いレベルのＥ
ＸＯＲ回路の出力をそれより少なくとも２レベル高いＥ
ＸＯＲゲートの入力に直接接続するのも好適である。
【００４９】上述のＥＸＯＲ相互接続以外の相互接続回
路を用いて多数のトグルフリップフロップの出力を結合
することもできる。
路を用いて多数のトグルフリップフロップの出力を結合
することもできる。
【００５０】本発明の他の実施例においては、前記トグ
ルフリップフロップは、差動入力及び／又は差動出力を
含む。即ち、これらのフリップフロップは、データ信号
とタイミング信号を受信するだけでなく、高速で対称的
な処理を行うためにそれらの補数をも受信する。これら
のフリップフロップの出力は、差動型とすること、即
ち、Ｑ出力とバーＱ出力とを提供するようにすることが
できる。同様に、ＥＸＯＲゲートは、差動入力及び／又
は差動出力を含むことができる。差動入力及び／又は差
動出力の特徴は、一般に、動作速度を増大させ、信頼性
のある動作を保証することであり、これは、高速高性能
集積回路テスタでは重要な機能である。
ルフリップフロップは、差動入力及び／又は差動出力を
含む。即ち、これらのフリップフロップは、データ信号
とタイミング信号を受信するだけでなく、高速で対称的
な処理を行うためにそれらの補数をも受信する。これら
のフリップフロップの出力は、差動型とすること、即
ち、Ｑ出力とバーＱ出力とを提供するようにすることが
できる。同様に、ＥＸＯＲゲートは、差動入力及び／又
は差動出力を含むことができる。差動入力及び／又は差
動出力の特徴は、一般に、動作速度を増大させ、信頼性
のある動作を保証することであり、これは、高速高性能
集積回路テスタでは重要な機能である。
【００５１】本発明のフォーマッタ回路は、所望のタイ
ミング及び／又は形状のパルスシーケンスを生成するの
に特に適している。フォーマッタの提供するリソースを
十分に活用するためには、フォーマットの自由定義を十
分にサポートし、「オン・ザ・フライでタイミングを変
更」し、「オンザフライでフォーマットを変更」するメ
モリを設けることが好適である。したがって、本発明の
一実施例においては、前記メモリは、波形データを記憶
し、ベクトルメモリの制御下で動作する、波形メモリで
ある。ベクトルメモリは、出力パルスシーケンスに発生
する状態と遷移とを定義し、波形メモリは、ベクトルメ
モリの内容をトグルフリップフロップ用の制御信号に復
号する。このために、シーケンサによって生成されたア
ドレス信号がベクトルメモリのアドレス入力に供給さ
れ、ベクトルメモリのデータ出力が波形メモリのアドレ
ス入力に接続され、その波形メモリのデータ出力がトグ
ルフリップフロップに供給される制御信号又はデータ信
号を構成する。好適には、波形メモリは再プログラム可
能なものであり、ユーザーによっていかなる種類の波形
又は動作も定義し得るようになっている。ベクトルメモ
リ／波形メモリの概念の詳細については、上述のヨーロ
ッパ特許出願…(代理人要録番号2-91-005)を参照された
い。
ミング及び／又は形状のパルスシーケンスを生成するの
に特に適している。フォーマッタの提供するリソースを
十分に活用するためには、フォーマットの自由定義を十
分にサポートし、「オン・ザ・フライでタイミングを変
更」し、「オンザフライでフォーマットを変更」するメ
モリを設けることが好適である。したがって、本発明の
一実施例においては、前記メモリは、波形データを記憶
し、ベクトルメモリの制御下で動作する、波形メモリで
ある。ベクトルメモリは、出力パルスシーケンスに発生
する状態と遷移とを定義し、波形メモリは、ベクトルメ
モリの内容をトグルフリップフロップ用の制御信号に復
号する。このために、シーケンサによって生成されたア
ドレス信号がベクトルメモリのアドレス入力に供給さ
れ、ベクトルメモリのデータ出力が波形メモリのアドレ
ス入力に接続され、その波形メモリのデータ出力がトグ
ルフリップフロップに供給される制御信号又はデータ信
号を構成する。好適には、波形メモリは再プログラム可
能なものであり、ユーザーによっていかなる種類の波形
又は動作も定義し得るようになっている。ベクトルメモ
リ／波形メモリの概念の詳細については、上述のヨーロ
ッパ特許出願…(代理人要録番号2-91-005)を参照された
い。
【００５２】また、本発明は、集積回路テスタにおいて
データをフォーマットする方法に関するものである。こ
の方法では、データ信号は(好適にはエッジでトリガさ
れる)トグルフリップフロップのデータ入力に供給さ
れ、タイミング信号はエッジ・トリガ・トグルフリップ
フロップのクロック入力に供給される。
データをフォーマットする方法に関するものである。こ
の方法では、データ信号は(好適にはエッジでトリガさ
れる)トグルフリップフロップのデータ入力に供給さ
れ、タイミング信号はエッジ・トリガ・トグルフリップ
フロップのクロック入力に供給される。
【００５３】本発明の他の特徴及び利点は、以下の詳細
な説明から明かとなるであろう。
な説明から明かとなるであろう。
【００５４】
【実施例】本発明を制限するものとはなり得ない本発明
の好適実施例を図面を参照しつつ以下に説明する。
の好適実施例を図面を参照しつつ以下に説明する。
【００５５】図１の回路において、データ信号は、ＥＸ
ＯＲゲート２の「ＩＮ」入力１に供給される。このＥＸ
ＯＲゲートの出力は、ライン３を介して１段Ｄフリップ
フロップ４のＤ入力に接続される。このフリップフロッ
プのＱ出力は、ライン５を介して被試験装置のピンに供
給されるパルスを構成し(信号「ＯＵＴ」)、更に、ライ
ン６を介してＥＸＯＲゲート２の第２の入力にフィード
バックされる。エッジ生成器(図１には示さない)の信号
は、ライン７を介してＤフリップフロップ４のクロック
入力に供給され、同様に、ライン８上の信号は、Ｄフリ
ップフロップの「セット」又は「リセット」入力に供給
される。
ＯＲゲート２の「ＩＮ」入力１に供給される。このＥＸ
ＯＲゲートの出力は、ライン３を介して１段Ｄフリップ
フロップ４のＤ入力に接続される。このフリップフロッ
プのＱ出力は、ライン５を介して被試験装置のピンに供
給されるパルスを構成し(信号「ＯＵＴ」)、更に、ライ
ン６を介してＥＸＯＲゲート２の第２の入力にフィード
バックされる。エッジ生成器(図１には示さない)の信号
は、ライン７を介してＤフリップフロップ４のクロック
入力に供給され、同様に、ライン８上の信号は、Ｄフリ
ップフロップの「セット」又は「リセット」入力に供給
される。
【００５６】図１の回路は、基本的に制御可能トグルフ
リップフロップによって実施される事象駆動フォーマッ
タを構成するものである。その動作について図２を参照
して説明する。図２(ａ)はライン７上のＤフリップフロ
ップ４のクロック入力に加えられるクロック信号(ＣＬ
Ｋ)を示し、図２(ｂ)はライン１上のデータ信号ＩＮを
示し、図２ｃはライン５上の出力信号ＯＵＴを示す。
リップフロップによって実施される事象駆動フォーマッ
タを構成するものである。その動作について図２を参照
して説明する。図２(ａ)はライン７上のＤフリップフロ
ップ４のクロック入力に加えられるクロック信号(ＣＬ
Ｋ)を示し、図２(ｂ)はライン１上のデータ信号ＩＮを
示し、図２ｃはライン５上の出力信号ＯＵＴを示す。
【００５７】Ｄフリップフロップ４が１段フリップフロ
ップであり、即ち、そのデータ入力Ｄの信号がその出力
におけるクロック信号の遷移の発生とほとんど同時に現
れる(フリップフロップの伝搬遅延時間だけ遅れる)た
め、クロック信号の「０」から「１」への遷移だけが、
有効な又は「活動状態の」エッジである。これらの活動
状態のエッジ又は「正の遷移」のうちの１つを図２(ａ)
で９ａと示した。図２(ｃ)のタイミング図では、フリッ
プフロップのＱ出力が当初は０であったと仮定してい
る。
ップであり、即ち、そのデータ入力Ｄの信号がその出力
におけるクロック信号の遷移の発生とほとんど同時に現
れる(フリップフロップの伝搬遅延時間だけ遅れる)た
め、クロック信号の「０」から「１」への遷移だけが、
有効な又は「活動状態の」エッジである。これらの活動
状態のエッジ又は「正の遷移」のうちの１つを図２(ａ)
で９ａと示した。図２(ｃ)のタイミング図では、フリッ
プフロップのＱ出力が当初は０であったと仮定してい
る。
【００５８】入力信号(図２(ｂ))が０に等しい限り、Ｄ
フリップフロップのＱ出力はその出力状態をホールドす
る。入力ライン１上に「１」レベルが発生した場合(参
照符号１０)であっても、それは、クロック信号の正の
遷移が発生しない限り、フリップフロップの状態には影
響を与えない。
フリップフロップのＱ出力はその出力状態をホールドす
る。入力ライン１上に「１」レベルが発生した場合(参
照符号１０)であっても、それは、クロック信号の正の
遷移が発生しない限り、フリップフロップの状態には影
響を与えない。
【００５９】ｔ＝ｔ1において、クロック信号は活動状
態のエッジ９ｂを示す。これにより、Ｄフリップフロッ
プは、参照符号１１に示すように、その出力状態を
「１」に変化させる。
態のエッジ９ｂを示す。これにより、Ｄフリップフロッ
プは、参照符号１１に示すように、その出力状態を
「１」に変化させる。
【００６０】クロック信号の次の活動状態のエッジ９ｃ
が発生するとき、入力信号(図２ｂ)はすでに０に戻って
おり、したがってＤフリップフロップ４の出力はその
「１」の状態をホールドする。
が発生するとき、入力信号(図２ｂ)はすでに０に戻って
おり、したがってＤフリップフロップ４の出力はその
「１」の状態をホールドする。
【００６１】符号１２は、クロック信号の３つの活動状
態のエッジ９ｄ，９ｅ，９ｆに及ぶ入力信号の「１」の
状態を示す。これらの活動状態のエッジが発生するたび
に、即ち、ｔ＝ｔ2、ｔ＝ｔ3、ｔ＝ｔ4において、Ｔフ
リップフロップ４はその出力状態を変化させ、即ちトグ
ル動作を行う。
態のエッジ９ｄ，９ｅ，９ｆに及ぶ入力信号の「１」の
状態を示す。これらの活動状態のエッジが発生するたび
に、即ち、ｔ＝ｔ2、ｔ＝ｔ3、ｔ＝ｔ4において、Ｔフ
リップフロップ４はその出力状態を変化させ、即ちトグ
ル動作を行う。
【００６２】このように、図２は、図１に示す基本セル
が、入力データ信号ＩＮが「０」である限りその出力状
態をホールドし、入力データ信号が「１」である限りト
グル動作を行うことを表している。これは、入力ライン
１上の信号によって制御される事象駆動フォーマッタの
望ましい機能である。
が、入力データ信号ＩＮが「０」である限りその出力状
態をホールドし、入力データ信号が「１」である限りト
グル動作を行うことを表している。これは、入力ライン
１上の信号によって制御される事象駆動フォーマッタの
望ましい機能である。
【００６３】図３は、図１に示す２つの基本セルを含む
本発明のフォーマッタ回路のより高度な環境を示すもの
である。ＥＸＯＲゲート１３，１４及びＤフリップフロ
ップ１５，１６の基本回路構成が、図１に示すフォーマ
ッタの回路構成と同一であることがわかる。しかし、２
つの基本セルは、データ入力ライン１７，１８上の異な
るデータ信号ＩＮ1及びＩＮ2を受信する。同様に、それ
らの基本セルは、個々のクロック入力ライン１９，２０
上の異なるクロック信号(以下ＣＬＫ1、ＣＬＫ2と表す)
を受信する。それらの２つの出力ＯＵＴ1及びＯＵＴ
2(ライン２１，２２)は、別のＥＸＯＲゲート２３の入
力に供給される。このゲート２３の出力は、被試験装置
のピンに加えられるパルスシーケンスＯＵＴを構成する
(ライン２４)。
本発明のフォーマッタ回路のより高度な環境を示すもの
である。ＥＸＯＲゲート１３，１４及びＤフリップフロ
ップ１５，１６の基本回路構成が、図１に示すフォーマ
ッタの回路構成と同一であることがわかる。しかし、２
つの基本セルは、データ入力ライン１７，１８上の異な
るデータ信号ＩＮ1及びＩＮ2を受信する。同様に、それ
らの基本セルは、個々のクロック入力ライン１９，２０
上の異なるクロック信号(以下ＣＬＫ1、ＣＬＫ2と表す)
を受信する。それらの２つの出力ＯＵＴ1及びＯＵＴ
2(ライン２１，２２)は、別のＥＸＯＲゲート２３の入
力に供給される。このゲート２３の出力は、被試験装置
のピンに加えられるパルスシーケンスＯＵＴを構成する
(ライン２４)。
【００６４】対応するタイミングチャートを図４に示
す。図４(ａ)ないし図４(ｃ)は、それぞれ、ライン１９
上の第１のＤフリップフロップ１５のクロック入力に供
給されるクロック信号ＣＬＫ1、ライン１７上の入力信
号ＩＮ1、及び出力ＯＵＴ1を表す。同様に、図４(ｄ)な
いし図４(ｆ)は、ＥＸＯＲゲート１４及びＤフリップフ
ロップ１６によって構成される第２の基本セルのクロッ
ク信号、入力信号、及び出力信号を示す。図４(ｇ)は、
ライン２４上の結合出力信号ＯＵＴ、即ちＥＸＯＲゲー
ト２３の出力を示す。
す。図４(ａ)ないし図４(ｃ)は、それぞれ、ライン１９
上の第１のＤフリップフロップ１５のクロック入力に供
給されるクロック信号ＣＬＫ1、ライン１７上の入力信
号ＩＮ1、及び出力ＯＵＴ1を表す。同様に、図４(ｄ)な
いし図４(ｆ)は、ＥＸＯＲゲート１４及びＤフリップフ
ロップ１６によって構成される第２の基本セルのクロッ
ク信号、入力信号、及び出力信号を示す。図４(ｇ)は、
ライン２４上の結合出力信号ＯＵＴ、即ちＥＸＯＲゲー
ト２３の出力を示す。
【００６５】２つのクロック信号ＣＬＫ1とＣＬＫ2は、
量ΔＴだけ互いに時間がずれていることがわかる。クロ
ック信号ＣＬＫ1，ＣＬＫ2の活動状態のエッジ２５ａ，
２６ａは、その各々の対応するフリップフロップのＱ出
力に、ｔ＝ｔ1とｔ＝ｔ2との間に短い出力パルス２７が
発生するように、対応する状態の変化を発生させる。こ
れは、実際に、入力信号の状態が変化するたびに出力信
号ＯＵＴ全体において対応する変化が発生する、という
ことを示す。
量ΔＴだけ互いに時間がずれていることがわかる。クロ
ック信号ＣＬＫ1，ＣＬＫ2の活動状態のエッジ２５ａ，
２６ａは、その各々の対応するフリップフロップのＱ出
力に、ｔ＝ｔ1とｔ＝ｔ2との間に短い出力パルス２７が
発生するように、対応する状態の変化を発生させる。こ
れは、実際に、入力信号の状態が変化するたびに出力信
号ＯＵＴ全体において対応する変化が発生する、という
ことを示す。
【００６６】活動状態のエッジ２５ｃ〜２５ｅ，２６ｃ
〜２６ｅは、２つのＤフリップフロップ１５，１６の出
力(ＯＵＴ1，ＯＵＴ2)がトグル動作するように、対応す
る入力信号の「１」の状態において発生する。その結果
として、出力パルスシーケンス中に３つの狭間隔のパル
スが発生する。
〜２６ｅは、２つのＤフリップフロップ１５，１６の出
力(ＯＵＴ1，ＯＵＴ2)がトグル動作するように、対応す
る入力信号の「１」の状態において発生する。その結果
として、出力パルスシーケンス中に３つの狭間隔のパル
スが発生する。
【００６７】しかし、図３の回路は、ここまで説明して
きたように、図示する狭間隔のパルスを発生させるため
にのみ使用されるものではない。例えば、符号３１は、
ある１つの入力信号(ＩＮ1、符号３２を参照のこと)の
状態変化によって発生する一層間隔の広いパルスを示
し、このとき対応する入力信号ＩＮ2は０(符号３３)で
ある。同様に、短い「負の」パルス３４を生成すること
もでき、又、符号３５で示すように、この回路の出力レ
ベルは「１」に変更することもできる。これは、本発明
のフォーマッタ回路の幅広いフレキシビリティを示して
いる。
きたように、図示する狭間隔のパルスを発生させるため
にのみ使用されるものではない。例えば、符号３１は、
ある１つの入力信号(ＩＮ1、符号３２を参照のこと)の
状態変化によって発生する一層間隔の広いパルスを示
し、このとき対応する入力信号ＩＮ2は０(符号３３)で
ある。同様に、短い「負の」パルス３４を生成すること
もでき、又、符号３５で示すように、この回路の出力レ
ベルは「１」に変更することもできる。これは、本発明
のフォーマッタ回路の幅広いフレキシビリティを示して
いる。
【００６８】図１及び図３の回路では、ＥＸＯＲゲート
とＤフリップフロップとの組合せを用いて、エッジ・ト
リガ・Ｄフリップフロップを実施している。しかし、他
の種類のフリップフロップを用いることもできる。例え
ば、図５は、Ｊ入力及びＫ入力で入力データ信号ＩＮ
(ライン３７)を受信するＪＫフリップフロップ３６を示
すものである。クロック又はエッジ生成器信号は、ライ
ン３８を介してそのクロック入力に供給される。ＪＫフ
リップフロップ３６は、更に「セット」入力(ライン３
９)と「リセット」入力(ライン４０)とを含む。これら
のセット／リセット入力は、動作が開始される前にフリ
ップフロップの所定状態を確立しなければならない。そ
のＱ出力は、被試験装置のピンに供給されるパルスシー
ケンスＯＵＴ(ライン４１)を発生する。
とＤフリップフロップとの組合せを用いて、エッジ・ト
リガ・Ｄフリップフロップを実施している。しかし、他
の種類のフリップフロップを用いることもできる。例え
ば、図５は、Ｊ入力及びＫ入力で入力データ信号ＩＮ
(ライン３７)を受信するＪＫフリップフロップ３６を示
すものである。クロック又はエッジ生成器信号は、ライ
ン３８を介してそのクロック入力に供給される。ＪＫフ
リップフロップ３６は、更に「セット」入力(ライン３
９)と「リセット」入力(ライン４０)とを含む。これら
のセット／リセット入力は、動作が開始される前にフリ
ップフロップの所定状態を確立しなければならない。そ
のＱ出力は、被試験装置のピンに供給されるパルスシー
ケンスＯＵＴ(ライン４１)を発生する。
【００６９】図６のタイミングチャートは、ライン３８
上のクロック(ＣＬＫ)入力(図６(ａ))、ライン３７上の
データ入力ＩＮ(図６(ｂ))、及びライン４１上のＪＫフ
リップフロップのＱ出力(図６(ｃ))を示す。そのクロッ
ク信号が、活動状態の正の遷移(符号４２ａ)及び負の活
動状態の遷移(符号４３ａ)を提供することがわかる。こ
れは、ＪＫフリップフロップ３６が、エッジ・トリガ・
マスタ・スレーブ・フリップフロップであるためであ
る。即ち、その入力における情報が、正のクロック遷移
の発生時にマスタ・フリップフロップに供給され、マス
タ・フリップフロップからスレーブ・フリップフロップ
に供給され、従って、クロック信号の負の遷移の際に全
フリップフロップの出力に供給されるためである。
上のクロック(ＣＬＫ)入力(図６(ａ))、ライン３７上の
データ入力ＩＮ(図６(ｂ))、及びライン４１上のＪＫフ
リップフロップのＱ出力(図６(ｃ))を示す。そのクロッ
ク信号が、活動状態の正の遷移(符号４２ａ)及び負の活
動状態の遷移(符号４３ａ)を提供することがわかる。こ
れは、ＪＫフリップフロップ３６が、エッジ・トリガ・
マスタ・スレーブ・フリップフロップであるためであ
る。即ち、その入力における情報が、正のクロック遷移
の発生時にマスタ・フリップフロップに供給され、マス
タ・フリップフロップからスレーブ・フリップフロップ
に供給され、従って、クロック信号の負の遷移の際に全
フリップフロップの出力に供給されるためである。
【００７０】これが図６に示されている。クロック信号
の正の遷移４２ｂが発生するとき、ＪＫフリップフロッ
プ３６のＱ出力は、入力信号ＩＮが「１」(符号４４)で
あってもその状態を変えない。これは、正の遷移４２ｂ
の発生時に、入力信号はマスタ・フリップフロップに供
給されるが、スレーブ・フリップフロップには供給され
ないためである。しかし、負の遷移４３ｂが発生する
と、Ｑ出力はｔ＝ｔ1においてその状態を「１」に変化
させる(符号４５)。ＪＫフリップフロップ３６は、ＪＫ
フリップフロップのマスタ・スレーブ設計のために発生
する１８０°の位相のずれを除き、図１の回路と同じ動
作を行うことがわかる(特に図６(ｃ)及び図２(ｃ)を参
照)。
の正の遷移４２ｂが発生するとき、ＪＫフリップフロッ
プ３６のＱ出力は、入力信号ＩＮが「１」(符号４４)で
あってもその状態を変えない。これは、正の遷移４２ｂ
の発生時に、入力信号はマスタ・フリップフロップに供
給されるが、スレーブ・フリップフロップには供給され
ないためである。しかし、負の遷移４３ｂが発生する
と、Ｑ出力はｔ＝ｔ1においてその状態を「１」に変化
させる(符号４５)。ＪＫフリップフロップ３６は、ＪＫ
フリップフロップのマスタ・スレーブ設計のために発生
する１８０°の位相のずれを除き、図１の回路と同じ動
作を行うことがわかる(特に図６(ｃ)及び図２(ｃ)を参
照)。
【００７１】ＪＫフリップフロップは、別々の「セッ
ト」又は「リセット」入力が設けられていない場合であ
っても、本発明のフォーマッタ回路に用いることができ
る。「セット」信号及び「リセット」信号は、Ｊ入力及
びＫ入力が次の論理式を含む場合に入力信号ＩＮと組み
合せることができる。
ト」又は「リセット」入力が設けられていない場合であ
っても、本発明のフォーマッタ回路に用いることができ
る。「セット」信号及び「リセット」信号は、Ｊ入力及
びＫ入力が次の論理式を含む場合に入力信号ＩＮと組み
合せることができる。
【００７２】
【数４】
【００７３】
【数５】
【００７４】その対応する回路を図７に示す。「Ｓ」は
セット信号であり、「Ｒ」はリセット信号である。ゲー
ト４６，４７，４８，４９は、数４及び数５に示す機能
を実施するものである。ＪＫフリップフロップ５０が
「セット」入力又は「リセット」入力を有さないことが
わかる。
セット信号であり、「Ｒ」はリセット信号である。ゲー
ト４６，４７，４８，４９は、数４及び数５に示す機能
を実施するものである。ＪＫフリップフロップ５０が
「セット」入力又は「リセット」入力を有さないことが
わかる。
【００７５】ＪＫフリップフロップを有する図５の基本
セルは、図３に示すのと同様の方法でＥＸＯＲゲートを
用いてカスケード化することができることがわかる。
セルは、図３に示すのと同様の方法でＥＸＯＲゲートを
用いてカスケード化することができることがわかる。
【００７６】多数のトグルフリップフロップを用いた集
積フォーマッタ回路の構成を図８に示す。セル５１〜５
６のすべてがＴフリップフロップを構成する(例えばそ
れらの内部構造は図１の回路に対応する)。しかし、図
８のセルは、差動入力と差動出力とを提供する差動設計
を用いている。
積フォーマッタ回路の構成を図８に示す。セル５１〜５
６のすべてがＴフリップフロップを構成する(例えばそ
れらの内部構造は図１の回路に対応する)。しかし、図
８のセルは、差動入力と差動出力とを提供する差動設計
を用いている。
【００７７】セル５１において、ライン５７上にデータ
入力信号が提供され、ライン５８上にその補数が提供さ
れる。そのＱ出力(ライン５９)はＤ０入力及び反転Ｄ１
入力に供給される。同様に、その反転Ｑ出力(ＱＮ)はラ
イン６０を介してＤ１入力及び反転Ｄ０入力に供給され
る。(エッジ生成器からの)クロック信号はライン６１上
で受信され、反転クロック入力はライン６２上で受信さ
れる。「セット」信号はライン６３上で受信され、「リ
セット」信号はライン６４上で受信される。
入力信号が提供され、ライン５８上にその補数が提供さ
れる。そのＱ出力(ライン５９)はＤ０入力及び反転Ｄ１
入力に供給される。同様に、その反転Ｑ出力(ＱＮ)はラ
イン６０を介してＤ１入力及び反転Ｄ０入力に供給され
る。(エッジ生成器からの)クロック信号はライン６１上
で受信され、反転クロック入力はライン６２上で受信さ
れる。「セット」信号はライン６３上で受信され、「リ
セット」信号はライン６４上で受信される。
【００７８】セル５２〜５６は同じ構造を有する。Ｄフ
リップフロップ５１，５２の出力は差動設計においても
ＥＸＯＲゲート６５で結合される。同様に、Ｄフリップ
フロップ５３，５４の出力はＥＸＯＲゲート６６で結合
され、Ｄフリップフロップ５５，５６の出力はＥＸＯＲ
ゲート６７で結合される。ＥＸＯＲゲート６５，６６，
６７は出力ＥＸＯＲゲートの第１のレベルを構成する。
リップフロップ５１，５２の出力は差動設計においても
ＥＸＯＲゲート６５で結合される。同様に、Ｄフリップ
フロップ５３，５４の出力はＥＸＯＲゲート６６で結合
され、Ｄフリップフロップ５５，５６の出力はＥＸＯＲ
ゲート６７で結合される。ＥＸＯＲゲート６５，６６，
６７は出力ＥＸＯＲゲートの第１のレベルを構成する。
【００７９】ＥＸＯＲゲートの第２のレベルは、ＥＸＯ
Ｒゲート６５，６６の出力を結合するＥＸＯＲゲート６
８を構成する。同様に、ＥＸＯＲゲート６９は、ＥＸＯ
Ｒゲートの第３のレベルを構成して、ＥＸＯＲゲート６
８(第２レベル)及びＥＸＯＲゲート６７(第１レベル)の
出力を結合する。ＥＸＯＲゲート６９の出力は、被試験
装置のピンに供給される信号を構成し、ライン７０は出
力信号を搬送し、ライン７１はその補数を搬送する。
Ｒゲート６５，６６の出力を結合するＥＸＯＲゲート６
８を構成する。同様に、ＥＸＯＲゲート６９は、ＥＸＯ
Ｒゲートの第３のレベルを構成して、ＥＸＯＲゲート６
８(第２レベル)及びＥＸＯＲゲート６７(第１レベル)の
出力を結合する。ＥＸＯＲゲート６９の出力は、被試験
装置のピンに供給される信号を構成し、ライン７０は出
力信号を搬送し、ライン７１はその補数を搬送する。
【００８０】この新しいフォーマッタ回路の集積回路テ
スタへの適用を図９に示す。説明を簡単にするために、
１つの「基本セル」すなわちＥＸＯＲゲート７２とＤフ
リップフロップ７３とから構成された１つのトグルフリ
ップフロップを選択した。しかし、市販の集積回路テス
タには図８に示すような一層複雑な構造のものが用いら
れるということが理解されよう。
スタへの適用を図９に示す。説明を簡単にするために、
１つの「基本セル」すなわちＥＸＯＲゲート７２とＤフ
リップフロップ７３とから構成された１つのトグルフリ
ップフロップを選択した。しかし、市販の集積回路テス
タには図８に示すような一層複雑な構造のものが用いら
れるということが理解されよう。
【００８１】シーケンサ７４は、後続のアドレス信号を
生成し、それをｎ本からなるライン７５を介してベクト
ルメモリ７６のアドレス入力に供給する。このベクトル
メモリ７６は、被試験装置のピンで行われるべき動作に
関する情報を記憶している。ベクトルメモリ７６のデー
タ出力(符号７７)は、その動作を、(データフォーマッ
タ又はトライステート・フォーマッタ等の)様々なフォ
ーマッタ回路のための制御信号、又は比較器又はウィン
ドウ・フォーマッタ等の受信回路のための制御情報に復
号する、波形メモリ７８のアドレス入力を構成する。
生成し、それをｎ本からなるライン７５を介してベクト
ルメモリ７６のアドレス入力に供給する。このベクトル
メモリ７６は、被試験装置のピンで行われるべき動作に
関する情報を記憶している。ベクトルメモリ７６のデー
タ出力(符号７７)は、その動作を、(データフォーマッ
タ又はトライステート・フォーマッタ等の)様々なフォ
ーマッタ回路のための制御信号、又は比較器又はウィン
ドウ・フォーマッタ等の受信回路のための制御情報に復
号する、波形メモリ７８のアドレス入力を構成する。
【００８２】このような例では、ＥＸＯＲゲート７２用
のデータ入力信号である１つの制御信号がライン７９上
に生成される。しかし、市販の集積回路テスタにおいて
は、多数の(通常７０)のかかる制御信号が波形メモリ７
８によって生成される、ということが理解されよう。
のデータ入力信号である１つの制御信号がライン７９上
に生成される。しかし、市販の集積回路テスタにおいて
は、多数の(通常７０)のかかる制御信号が波形メモリ７
８によって生成される、ということが理解されよう。
【００８３】なお、参照符号８０はＤフリップフロップ
７３のクロック入力に接続されたエッジ生成器を表して
いる。
７３のクロック入力に接続されたエッジ生成器を表して
いる。
【００８４】
【発明の効果】本発明は、上述のように構成したので、
データ信号の遷移を用いた「事象駆動フォーマッタ」と
なる。このため、任意の数のフォーマットをサポートす
ることが可能となり、また、回路構成を動作速度に悪影
響を与える事なく任意の数のクロック(エッジ)に拡張で
きる。さらに、フォーマッタの出力からその入力へのフ
ィードバックが不要であるため、データ転送速度が大幅
に増大し、また、フォーマットをクロック周期ごとに変
更することが可能となる。さらに、低速のフリップフロ
ップの低周波数での動作が可能となり、また、タイミン
グ信号の最小差が、使用される技術で可能な最小パルス
幅によってしか制限されなくなる。
データ信号の遷移を用いた「事象駆動フォーマッタ」と
なる。このため、任意の数のフォーマットをサポートす
ることが可能となり、また、回路構成を動作速度に悪影
響を与える事なく任意の数のクロック(エッジ)に拡張で
きる。さらに、フォーマッタの出力からその入力へのフ
ィードバックが不要であるため、データ転送速度が大幅
に増大し、また、フォーマットをクロック周期ごとに変
更することが可能となる。さらに、低速のフリップフロ
ップの低周波数での動作が可能となり、また、タイミン
グ信号の最小差が、使用される技術で可能な最小パルス
幅によってしか制限されなくなる。
【図１】本発明によるフォーマッタ回路の基本設計（基
本セル）を示す回路図である。
本セル）を示す回路図である。
【図２】図１の回路のタイミングチャートである。
【図３】２つの基本セルを含む本発明によるフォーマッ
タ回路の一層高度な環境を示す回路図である。
タ回路の一層高度な環境を示す回路図である。
【図４】図３の回路のタイミングチャートである。
【図５】Ｄフリップフロップの代わりにＪＫフリップフ
ロップを用いた代替基本回路を示す回路図である。
ロップを用いた代替基本回路を示す回路図である。
【図６】図５の回路のタイミングチャートである。
【図７】セット／リセット入力を別個に有さないＪＫフ
リップフロップを用いた回路を示す回路図である。
リップフロップを用いた回路を示す回路図である。
【図８】差動設計及び関連するＥＸＯＲ結合論理を有す
る６つの集積トグルフリップフロップを備えたフォーマ
ッタ回路を示す回路図である。
る６つの集積トグルフリップフロップを備えたフォーマ
ッタ回路を示す回路図である。
【図９】本発明によるフォーマッタ回路の基本制御要素
を示すブロック図である。
を示すブロック図である。
１ ＩＮ入力 ２ ＥＸＯＲゲート ３，５，６，７，８ ライン ４ １段Ｄフリップフロップ
Claims (1)
- 【請求項１】好適には記憶装置からの少なくとも１つの
データ信号と、好適にはエッジ生成器からの少なくとも
１つのタイミング信号とを受信し、被試験装置の少なく
とも１つのピンに印加するための少なくとも１つのパル
スシーケンスを提供する、集積回路テスタ用のフォーマ
ッタ回路であって、このフォーマッタ回路が、 前記タイミング信号がクロック入力に供給され、前記デ
ータ信号がデータ入力に供給される、好適にはエッジで
トリガされる少なくとも１つのトグルフリップフロップ
からなることを特徴とする、フォーマッタ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB91119190.6 | 1991-11-11 | ||
| EP91119190A EP0541840B1 (en) | 1991-11-11 | 1991-11-11 | Formatter circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05223899A true JPH05223899A (ja) | 1993-09-03 |
| JP3130386B2 JP3130386B2 (ja) | 2001-01-31 |
Family
ID=8207325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04300834A Expired - Fee Related JP3130386B2 (ja) | 1991-11-11 | 1992-11-11 | フォーマッタ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5293079A (ja) |
| EP (1) | EP0541840B1 (ja) |
| JP (1) | JP3130386B2 (ja) |
| DE (1) | DE69100176T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001091598A (ja) * | 1999-09-28 | 2001-04-06 | Advantest Corp | 波形フォーマッタ・この波形フォーマッタを搭載した半導体デバイス試験装置 |
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|---|---|---|---|---|
| DE69326003T2 (de) * | 1993-09-20 | 1999-11-25 | Hewlett-Packard Gmbh | Testapparat zum Testen und Handhaben einer Vielzahl von Vorrichtungen |
| EP0646802B1 (en) * | 1993-09-20 | 1999-08-11 | Hewlett-Packard GmbH | High-throughput testing apparatus |
| JP3157681B2 (ja) * | 1994-06-27 | 2001-04-16 | 日本電気株式会社 | 論理データ入力ラッチ回路 |
| US5537062A (en) * | 1995-06-07 | 1996-07-16 | Ast Research, Inc. | Glitch-free clock enable circuit |
| DE69725977D1 (de) * | 1997-08-29 | 2003-12-11 | St Microelectronics Srl | Kippschaltung mit reduzierter Integrationsfläche |
| US6275962B1 (en) | 1998-10-23 | 2001-08-14 | Teradyne, Inc. | Remote test module for automatic test equipment |
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| DE10219119A1 (de) * | 2002-04-29 | 2003-11-13 | Infineon Technologies Ag | Über ein Taktsignal geteuertes Flipflop, Verfahren zum Durchschalten eines Signals durch ein Flipflop, Verwendung eines Flipflops sowie eine Takt-Sperrschaltung |
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| JPS5338952B2 (ja) * | 1973-07-09 | 1978-10-18 | ||
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-
1991
- 1991-11-11 EP EP91119190A patent/EP0541840B1/en not_active Expired - Lifetime
- 1991-11-11 DE DE91119190T patent/DE69100176T2/de not_active Expired - Fee Related
-
1992
- 1992-10-22 US US07/964,772 patent/US5293079A/en not_active Expired - Lifetime
- 1992-11-11 JP JP04300834A patent/JP3130386B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| DE69100176D1 (de) | 1993-08-19 |
| EP0541840B1 (en) | 1993-07-14 |
| DE69100176T2 (de) | 1993-10-28 |
| US5293079A (en) | 1994-03-08 |
| EP0541840A1 (en) | 1993-05-19 |
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