JPH0522409B2 - - Google Patents

Description

請求の範囲 １ 通信用受信機において、アナログ入力信号を
デイジタル出力信号に変換するための可変時定数
を有するデータリミタ回路であり、 可変バイアス電流入力３５を有し、その入力端
子４１において受信される前記アナログ入力信号
Ｂから、その出力端子２５においてアナログ基準
信号を発生する増幅手段４２であつて、前記アナ
ログ基準信号はそのバイアス電流入力により決定
される増幅手段４２と、 可変利得制御入力５８を有し、前記アナログ基
準信号からアナログ比較信号Ｄをその出力端子５
５において発生する積分手段３６であつて、前記
アナログ比較信号Ｄは前記積分手段３６の利得に
基づいて決定される積分手段３６と、 第１制御信号及び第２制御信号GAINを発生す
るプロセシング手段２０であつて、前記増幅手段
４２は、バイアス電流入力を変更する前記第１制
御信号に応答し、前記積分手段３６は、利得を変
更する前記第２制御信号に応答し、それによりア
ナログ基準信号は、バイアス電流入力及び利得入
力により変更されるプロセシング手段２０と、 アナログ比較信号Ｄとアナログ入力信号Ｂとの
間の差異により、その出力においてデイジタル出
力信号Ｆを発生する比較手段４０と、 を具備するデータリミタ回路。

２ 比較手段４０は、前記アナログ入力信号Ｂの
振幅が前記アナログ比較信号Ｄの振幅より大きい
か、また、小さいかにもとづき、デイジタル出力
信号Ｆを発生する前記請求の範囲第１項記載のデ
ータリミタ回路。

３ 前記積分手段３６は、アナログ比較信号Ｄを
記憶する記憶手段を含む前記請求の範囲第２項記
載のデータリミタ回路。

４ 前記プロセシング手段２０は、アナログ比較
信号Ｄの記憶を制御する前記積分手段３６に印加
される第３制御信号HOLDを発生する前記請求
の範囲第３項記載のデータリミタ回路。

５ 前記記憶手段は、コンデンサ１１４を具える
前記請求の範囲第３項記載のデータリミタ回路。

６ 前記積分手段３６は、デイジタル積分回路１
１４，２２２，２２４，２２６を含む前記請求の
範囲第３項記載のデータリミタ回路。

７ 前記デイジタル積分回路は、 アナログ基準信号に応答し、アナログ基準信号
の絶対値を発生する絶対値回路１２４と、 絶対アナログ基準信号に応答し、絶対アナログ
基準信号を対応する周波数に変換する発振器１２
６と、 前記発振器１２６の出力に応答し、デイジタル
カウントを発生するカウンタ１３０，１３２と、 前記カウンタのデイジタルカウントをアナログ
比較信号に変換するデイジタルアナログコンバー
タ１３４と、 を含む前記請求の範囲第６項記載のデータリミタ
回路。

８ 前記カウンタは、 前記発振器１２６の出力及び前記第３制御信号
HOLDに応答し、前記発振器１２６からの出力
を選択的に印加するゲート手段１２８と、 前記ゲート手段１２８の出力に応答してクロツ
クパルスを発生し、更に、前記第２制御信号に応
答し、前記クロツクパルスを選択的に印加するプ
ログラム可能カウンタ１３０と、 前記クロツク・パルスに応答し前記アナログ基
準信号の極性によつてデイジタルカウントを発生
する第２カウンタ１３２と、 を具える前記請求の範囲第７項記載のデータリミ
タ回路。

９ 前記アナログ比較信号Ｄは、通信用受信機に
対する電力の終了に応動し記憶される前記請求の
範囲第５項記載のデータリミタ回路。

１０ 通信用受信機において、アナログ入力信号
をデイジタル出力信号に変換するデータリミタ回
路であり、 アナログ入力信号Ｂに応答し、可変バイアス電
流に基づいて決定される出力基準信号を発生する
増幅手段４２と、 前記出力基準信号に応答し、利得に基づいて決
定される比較信号Ｄを発生する積分手段３６と、 前記比較信号Ｄに応答し、アナログ入力信号Ｂ
と前記比較信号Ｄとの間の差によつてデイジタル
出力Ｆを発生する比較手段４０と、 第１制御信号を発生するプロセシング手段２０
であつて、そこでは、そこに印加される可変バイ
アス電流を有する前記増幅手段は、可変バイアス
電流を変更する前記第１制御信号に応答する、プ
ロセシング手段２０と、 を具えるデータリミタ回路。

発明の分野 本発明は通信用受信機に関し、より具体的には
アナログ信号をデイジタル信号を変換するための
可変時定数を有するデータリミタ回路に関する。

発明の背景 一般的には通信システムであつて、及び具体的
には、特に選択呼出信号通信（selective call
signalling）を利用するページング・システム
は、基地局送信機からページング受信機へ情報を
送信することによつて選択されたページングシス
テムの受信機を呼び出すために広く使用されるよ
うになつて来ている。最新のページング受信機
は、トーン（信号音）（tone）、信号音及び音声
（tone and voice）、または、データメツセージ
の種々の組合わせを持つ情報に対してページング
受信機を応答させることを可能にするマイクロプ
ロセツサの利用を通して多機能な可能性を達成し
てきている。この情報は、いかなる数のページン
グコード化手段及びメツセージフオーマツトを用
いても送信されている。

同期化ページングシステムにおいて利用される
のに適した先行技術の受信システムのブロツク構
成図は第１図に図示されている。その受信機は、
RF（無線周波）信号を受信しかつそれを受信機１
２に送信するアンテナ１０を含み、ここでRF信
号は、RF増幅器及び第１のミキサによつてそれ
ぞれ、第１の中間周波数（I..）信号に増幅及び
変換される。このI..信号は、なるべく受信機の
後部（receiver's backend）に指向されて導かれ
ており、ここで、第１のI..信号は第２のI..信号
に変換され、デユアル変換受信機内では、増幅さ
れ、制限（リミツト）され、復調され、かつフイ
ルタリングされる。出力１４における出力信号の
電圧レベルは、コード化された２進（バイナリ
ー）データまたはデイジタルデータを表わす。受
信機１２の出力１４は、結合キヤパシタ１８及び
データリミタ回路１６の差動入力間に結合された
リミタバイアス抵抗１７を介してデータリミタ回
路１６の入力へ容量的に結合されている。

データリミタ回路１６の出力１３は、さらに望
ましいプロセシングのためにデータプロセツサ２
０に指向され導かれている。

受信機システムはまた、受信機システムの様々
な部品と電源（Ｂ＋）との間に接続された１つま
たはそれ以上のスイツチ（普通はトランジスタ）
を含む。スイツチ２２はデータプロセツサ２０の
制御のものに、電池節約器（バツテリーセイバ
ー）２４のルーチンによつて、周期的にターンオ
ン、ターンオフされ、当業技術者には技術的によ
く知られた技術であるバツテリーセイビング（電
池節約）の特徴を提供している。（例えばトラン
ジスタのような）スイツチ２６は、リミタバイア
ス抵抗１７及び入力インピーダンスと並列に望ま
しくは抵抗２７を配置することによつて、結合キ
ヤパシタ１８をプリチヤージするために周期的に
閉じられ、それによつて全体としてのRC時定数
を減少させている。スイツチ２６は、スイツチ２
２と同時に、通常は閉じられるが、普通はスイツ
チ２２よりもわずかに短い時間だけ閉じられた状
態を維持し、このプリチヤージを供給する。

普通、受信機１２からデータリミタ回路１６へ
デイジタルデータを通過させることが必要な状況
において、結合キヤパシタ１８は低周波数情報及
びデイジタル信号を通すため、比較的に大きい限
界値である。そこで、長い時間が、結合キヤパシ
タ１８を充電するために必要とされ、データリミ
タ回路１６用のリミタバイアス抵抗１７のような
高インピーダンスにそれが接続されている時には
特にそうである。長い充電時間は、結合キヤパシ
タ１８がその正しいバイアス点に充電され、有効
データがデータデコーデング期間の間にデータプ
ロセツサに伝達されることを確かめるため、対応
して増加される受信機の“オン”時間を必要とす
る。延長した受信機オン時間は望ましいより以上
に電池エネルギーを消費する故に、電池節約器
（バツテリセイバー battery saver）の特徴は延
長された受信機１２のオン時間により明らかに軽
減される スイツチ２６は、電池節約器（バツテ
リセイバー）２４よりの電力の受信にもとづき直
ちに、即ち、スイツチ２２が閉じられる時に、デ
ータリミタ回路１６のリミタバイアス抵抗１７と
並列に瞬間的な低インピーダンス充電パスを提供
することにより、この状況を軽減するのに用いら
れる。これは、結合キヤパシタ１８が到来（入
力）データの平均値にもとづき、より急速にバイ
アス電圧をチヤージできるようにする。もし到来
（入力）データが、１又は０の長いストリング
（string）を全く持たないことに依存できれば、
結合キヤパシタ１８の充電は、望ましいバイアス
電圧に非常に接近するであろう。受信したビツト
ストリームのデータデコーデングは、より急速に
始まり、電池電圧（電源）Ｂ＋が再びスイツチ２
２により除去されるまで続き、それにより、電池
節約器２４の特徴を高めることができる。

しかし結合（coupling）キヤパシタ１８の使用
には、いくつかの問題がある。第２図を簡単に参
照するに、電池節約器ストローブ信号Ａととも
に、入力信号Ｈ、しきい値電圧Ｇ、及び先行技術
データリミタ回路１６の出力信号Ｅ、が図示され
る。入力信号Ｈは、その波形上に変調されたデイ
ジタルデータを含む。入力信号Ｈがしきい値信号
Ｇ（時刻t₂）を通過する時に、データは検出され、
出力信号Ｅに図示する通りデコードされる。プリ
チヤージングがあつてさえも、時刻t₂以前のデー
タは失なわれることに注意されたい。理想的な条
件（交替する１−０データパターン）のもとで
は、受信機の出力での平均電圧レベルは、望まし
い搬送波基準電圧（carrier reference voltage）、
即ち、偏移しない（undeviated）RF信号に相当
する電圧レベルになるであろう。プリチヤージン
グの間隔のあいだ、結合キヤパシタ１８は、この
搬送波基準電圧に一致するバイアス電圧に充電
し、適当なデコーデングが行なわれるであろう。
スイツチ２６の開放の直前に１又は０の長いスト
リングが受信されれば、受信機の出力１４の平均
値流（DC）電圧は、望ましい基準よりオフセツ
トするであろう。平均DC電圧は、多数の１が受
信されれば増加され、多数の０が受信されれば減
少される。

そこで、結合キヤパシタ１８の両端間の正しい
バイアス電圧より比較的実質的なDC電圧オフセ
ツトは、このテクニツクが予想不能のデータパタ
ーンを持つ非同期システムに使用されれば、なお
発生するであろう。これは、データリミタ回路１
６からの誤まつた出力、長い応答時間（信号の受
信とリミタ出力における有効データの間に必要と
される遅延）の結果となり、結局、最終使用者は
ノーメツセージ、または、初めに送信されたメツ
セージとは異なる誤つたメツセージを受信する結
果となるであろう。

発明の要約 本発明は、上述の先行技術の問題を軽減する目
的で開発された。したがつて、本発明の目的の１
つは、通信用受信機の応答時間を調整し、かつ制
御するためのデータリミタ回路を提供することで
ある。

本発明の他の目的は、バイアス電流入力及び利
得制御入力に依存して制御可能な可変時定数を有
するデータリミタ回路を提供することである。

本発明の他の目的は、ページング受信機に適用
されデータリミタ回路の時定数を変化するためプ
ロセス手段に応答するデータリミタ回路を提供す
ることである。

本発明の他の目的は、通信用受信機に適用され
アナログ入力信号をデイジタル出力信号への変換
を果たす比較信号を記憶するプロセス手段に応答
するデータリミタ回路を提供することである。

コード化情報を受信する通信用受信機は、一般
に受信手段、データリミタ回路及びプロセシング
手段を含む。受信手段は、デイジタルデータメツ
セージを表わすアナログ信号を受信する。データ
リミタ回路は、アナログ信号を、プロセシング手
段に加えられる対応するデイジタル信号へ変換す
る。プロセシング手段は、そのデイジタルデータ
を受信し処理し、ページング受信機の使用者にデ
ータメツセージ及び警報を与えるようにする。プ
ロセシング手段は、また、データリミタ回路の時
定数及び、アナログ信号をデイジタルデータに変
換するため使用される比較信号の記憶を制御す
る。

具体的には、可変時定数を有するデータリミタ
回路は、増幅手段、積分手段、及び比較手段を具
備する。可変バイアス電流入力を有する増幅手段
は、その入力端子において受信されるアナログ入
力より、アナログ基準信号をその出力に発生し、
そのアナログ基準信号は、バイアス電流のバイア
スにもとづき決定される。可変利得制御を有する
積分手段は、その出力において、アナログ利得信
号よりアナログ比較信号を発生し、そのアナログ
比較信号は利得のバイアスにもとづき決定する。
アナログ入力信号及びアナログ比較信号に応答す
る比較手段は、アナログ入力信号の振幅がアナロ
グ比較信号の振幅より大きいか、または小さいか
にもとづき、その出力においてデイジタル出力信
号を発生する。プロセシング手段は、第１、第
２、第３制御信号を発生する。振幅手段に加えら
れる第１制御信号は、バイアス電流入力を制御す
る。積分手段に加えられる第２制御信号は、その
利得を制御する。積分手段に加えられる第３制御
信号は、アナログ比較信号の記憶を達成する。

発明の構成 本発明の構成は以下に示す通りである。即ち、
本発明は、通信用受信機において、アナログ入力
信号をデイジタル出力信号に変換するための可変
時定数を有するデータリミタ回路であり、 可変バイアス電流入力３５を有し、その入力端
子４１において受信される前記アナログ入力信号
Ｂから、その出力端子２５においてアナログ基準
信号を発生する増幅手段４２であつて、前記アナ
ログ基準信号はそのバイアス電流入力により決定
される増幅手段４２と、 可変利得制御入力５８を有し、前記アナログ基
準信号からアナログ比較信号Ｄをその出力端子５
５において発生する積分手段３６であつて、前記
アナログ比較信号Ｄは前記積分手段３６の利得に
基づいて決定れさる積分手段３６と、 第１制御信号及び第２制御信号GAINを発生す
るプロセシング手段２０であつて、前記増幅手段
４２は、バイアス電流入力を変更する前記第１制
御信号に応答し、前記積分手段３６は、利得を変
更する前記第２制御信号に応答し、それによりア
ナログ基準信号は、バイアス電流入力及び利得入
力により変更されるプロセシング手段２０と、 アナログ比較信号Ｄとアナログ入力信号Ｂとの
間の差異により、その出力においてデイジタル出
力信号Ｆを発生する比較手段４０と、 を具備するデータリミタ回路としての構成を有す
る。

或いはまた、本発明は比較手段４０は、前記ア
ナログ入力信号Ｂの振幅が前記アナログ比較信号
Ｄの振幅より大きいか、また、小さいかにもとづ
き、デイジタル出力信号Ｆを発生するデータリミ
タ回路としての構成を有する。

或いはまた、前記積分手段３６は、アナログ比
較信号Ｄを記憶する記憶手段を含むデータリミタ
回路としての構成を有する。

或いはまた、前記プロセシング手段２０は、ア
ナログ比較信号Ｄの記憶を制御する前記積分手段
３６に印加される第３制御信号HOLDを発生す
るデータリミタ回路としての構成を有する。

或いはまた、前記記憶手段は、コンデンサ１１
４を具えるデータリミタ回路としての構成を有す
る。

或いはまた、前記積分手段３６は、デイジタル
積分回路１１４，２２２，２２４，２２６を含む
データリミタ回路としての構成を有する。

或いはまた、前記デイジタル積分回路は、 アナログ基準信号に応答し、アナログ基準信号
の絶対値を発生する絶対値回路１２４と、 絶対アナログ基準信号に応答し、絶対アナログ
基準信号を対応する周波数に変換する発振器１２
６と、 前記発振器１２６の出力に応答し、デイジタルカ
ウントを発生するカウンタ１３０，１３２と、 前記カウンタのデイジタルカウントをアナログ
比較信号に変換するデイジタルアナログコンバー
タ１３４と、 を含むデータリミタ回路としての構成を有する。

或いはまた、前記カウンタは、 前記発振器１２６の出力及び前記第３制御信号
HOLDに応答し、前記発振器１２６からの出力
を選択的に印加するゲート手段１２８と、 前記ゲート手段１２８の出力に応答してクロツ
クパルスを発生し、更に、前記第２制御信号に応
答し、前記クロツクパルスを選択的に印加するプ
ログラム可能カウンタ１３０と、 前記クロツク・パルスに応答し前記アナログ基
準信号の極性によつてデイジタルカウントを発生
する第２カウンタ１３２と、 を具えるデータリミタ回路としての構成を有す
る。

或いはまた、前記アナログ比較信号Ｄは、通信
用受信機に対する電力の終了に応動し記憶される
データリミタ回路としての構成を有する。

或いはまた、通信用受信機において、アナログ
入力信号をデイジタル出力信号に変換するデータ
リミタ回路であり、 アナログ入力信号Ｂに応答し、可変バイアス電
流に基づいて決定される出力基準信号を発生する
増幅手段４２と、 前記出力基準信号に応答し、利得に基づいて決
定される比較信号Ｄを発生する積分手段３６と、 前記比較信号Ｄに応答し、アナログ入力信号Ｂ
と前記比較信号Ｄとの間の差によつてデイジタル
出力Ｆを発生する比較手段４０と、 第１制御信号を発生するプロセシング手段２０
であつて、そこでは、そこに印加される可変バイ
アス電流を有する前記増幅手段は、可変バイアス
電流を変更する前記第１制御信号に応答する、プ
ロセシング手段２０と、 を具えるデータリミタ回路としての構成を有す
る。

【図面の簡単な説明】

第１図は、応答時間の向上のためプリチヤージ
ング技術を使用する先行技術の電池節約（バツテ
リセイビング）システムを図示する。

第２図は、本発明及び先行技術の動作を説明す
るのに有用な波形を図示する。

第３図は、本発明の全構成（ブロツク）図を図
示する。

第４図は、１つのトランスコンダクタンス増幅
器のみ使用する本発明のデータリミタ回路の一実
施例を図示する。

第５図は、第４図の図面のより詳細な概略図を
図示する。

第６図は、本発明の積分手段のアナログ回路実
施例のより詳細な概略図を図示する。

第７図は、本発明の積分手段のデイジタル回路
実施例のより詳細な概略図を図示する。

第８図は、トランスコンダクタンス増幅器及び
コンパレータ（比較手段）を含む本発明の他の実
施例を図示する。

第９図は、第８図の図面のより詳細な概略図を
図示する。

好ましい実施例の詳細な説明 一般的説明 図面を全般的に参照すれば、可変電流制御応答
時間を有するプログラム可能なデータリミタ回路
が図示されている。本発明は、以後、FM通信用
受信機、具体的にはFMページング受信機に関連
して説明されるが、本発明にもとづくデータリミ
タ回路は他の型の通信用受信機でも使用できるこ
とが企図されることは、以下に続く説明の最初の
部分において理解される。

一般的に、アンテナ１０、結局は受信機１２の
出力１４において復調信号に変換され、また、デ
ータリミタ回路３０に伝えられる入力信号を有す
る受信機１２を具える。受信機１２からの出力１
４は、データリミタ回路３０の入力に加えられ
る。データリミタ回路３０は、少なくとも１つの
トランスコンダクタンス増幅器３４及び積分
（器）手段３６を含む。データリミタ回路３０の
出力３１は、データプロセツサ２０のようなデコ
ーデング手段またはプロセシング手段の入力２１
に加えられる。データプロセツサ２０の出力３７
は、制御入力３９としてのデータリミタ回路３０
の積分（器）手段３６に加えられる。

本発明の一型式において、積分手段（器）３６
の制御入力は、利得（gain）制御入力５８及び保
持（hold）制御入力６０を含む。利得制御入力５
８は、積分手段（器）３６の利得を制御する。保
持制御入力６０は、積分手段（器）３６の出力を
有効に記憶する。

データプロセツサ２０の他の出力は、デイジタ
ルアナログ（Ｄ／Ａ）変換器（コンバータ：
converter）３２に加えられる。デイジタルアナ
ログ（Ｄ／Ａ）コンバータ３２の出力３３は、ト
ランスコンダクタンス増幅器３４のバイアス電流
入力３５を制御する。あるいは、またデータプロ
セツサ２０からのデイジタルデータラインは、ト
ランスコンダクタンス増幅器３４のバイアス電流
I_BIASを制御するため、アナログ出力３３を取換え
ることもできる。データリミタ回路３０は、デー
タリミタ回路３０の時定数（T₁）を制御するた
め、アナログ出力３３または出力３７により制御
されうる。アナログ出力３３及び出力３７は、デ
ータリミタ回路３０の時定数を受信される特定の
ビツトパターンに適合させるため、データプロセ
ツサ２０によりプログラムされる。さらに、バイ
アス電流入力３５は、ゼロにセツトされることも
でき、トランスコンダクタンス増幅器３４の非反
転入力に加えられる比較電圧Ｄは積分手段（器）
３６に記憶される結果になる。あるいはまた比較
電圧は、個々の保持制御入力６０の起動により記
憶されるのも可能である。

明確にするために、データリミタ回路３０の動
作を説明するのに有用な波形を図示する第２図を
参照する。その波形は正確ではなく、単に表示的
なものであることが理解されるべきである。第２
図は、ページング受信機がパワーアツプされ、ま
た、全パワーアツプの過渡現象（transient）に
おいて消費される本発明の電池節約器の実行のた
めの波形を図示している。バツテリセイバースト
ローブ信号Ａは、データプロセツサ２０の電池節
約器２４の動作により作られる。電池からの流出
（drain）を最少にするため、デコーデング手段ま
たはプロセツサは、２つのモードで操作される。
即ち、電池節約器２４のストローブ信号Ａが高
“オン”状態である時の高電力流出モード、と電
池節約器ストローブ信号Ａが低“オフ”状態であ
る時の低減電力流出モードである。高“オン”状
態のあいだは、データプロセツサ２０は全演算モ
ードであり、そのモードではデータプロセツサ２
０は、実時間で信号をデコードできる。電池節約
器ストローブ信号Ａの低（low）部分は、データ
プロセツサ２０の減少した計算能力モードに相当
し、ここではデータプロセツサ２０は、単に高電
力状態への次の移行に対する間隔の時間を計るだ
けである。データプロセツサ２０が充分に演算的
であるか、または、低減した電力状態である時間
は、そのページングシステムが使用する特定のペ
ージング構成に依存する。

アナログ入力信号Ｂは、電池節約ストローブ信
号Ａの“オン”時間の間に、ページング受信機に
より受信されるデータを図示する。アナログ入力
信号Ｂは、データリミタ回路３０の入力２９に加
えられる受信機１２の出力１４に相当する。明ら
かなようにデータは、技術的に既知の方法で波形
Ｂ上で変調される。データリミタ回路入力信号Ｈ
はデータリミタ回路１６の入力電圧に相当し、ま
た、しきい値信号Ｇは第１図に図示する先行技術
用のデータリミタ回路１６のしきい値電圧を表示
する。２進出力信号Ｅは、先行技術のデータリミ
タ回路１６の出力に相当する。電池ストローブが
低（low）となる毎にしきい値信号Ｇは衰え、ま
た、先行技術のキヤパシタは充電されなければな
らないので、そのデータは、各電池節約器ストロ
ーブ信号Ａに対し時刻t₂までは検出されない。こ
れを補償する１つの方法は、電池節約器２４を早
く（−t₂時）に開始させることである。しかし、
これは電池の流出を増加する故に望ましくない。

信号Ｄは、本発明のデータリミタ回路３０の第
２入力、または、アナログ比較信号に相当する。
“オフ”間隔のあいだアナログ比較信号Ｄは記憶
されうるので、そのデータは早いt₁時にデコード
される。明らかなように、t₁時は、t₂時（信号
Ｅ）においてデータをデコードする先行技術以上
に著しい改良である。さらに、時定数は、データ
リミタ回路３０においてプログラム可能であるか
ら電池節約器ストローブ信号Ａの“オン”間隔の
あいだデータを有効にデコードするため、その時
定数はアナログ比較信号Ｄにアナログ入力信号Ｂ
を追跡させるため変化されることができる。そこ
で、アナログ入力信号Ｂのデコードされたデータ
のデイジタル出力信号である２進出力信号Ｅ及び
２進出力信号Ｆを比較すれば、本発明の利点は明
らかに理解される。

本発明のデータリミタ回路３０の時定数は制御
できるから、そのデータはページング受信機の動
作のあいだ早くデコードされうる。データリミタ
回路３０に対する時定数の制御もまた、１または
０の極端に長いストリングがデコードされること
を可能にする。

データリミタ回路３０は、デコーデング手段と
してまた既知のデータプロセツサ２０のような外
部手段により、その回路の時定数を制御するよう
に適合される。積分手段（器）３６により実行さ
れる積分機能は、アナログまたはデイジタル回路
のいずれかで実行されうる。バイアス電流入力３
５または制御入力３９は、データリミタ回路３０
の時定数を受信される特定のビツトパターンに適
合させるようにデコーデング手段またはデータプ
ロセツサ２０または他の手段により、プログラム
可能である。これは、各ビツトパターンに対し適
当な時定数が使用されることを可能にすることに
より、及び、受信機出力でのその結果のDC電圧
シフトからの急速な回復により、動作を最良にす
る。限られた場合には、バイアス電流入力３５
は、ゼロにセツトでき、または、代わりに積分手
段（器）３６は保持（hold）モードにプログラム
でき、アナログ比較信号Ｄは積分手段（器）３６
に記憶される結果となる。これは、その受信機が
オフ（OFF）の期間のあいだアナログ比較信号
Ｄを記憶することにより、データリミタ回路３０
を電池節約器２４にて極めて有効に動作させ得
る。送信ビツトパターンにたいする急速な応答
は、電池節約器ストローブ信号Ａの初めにおける
前の“オフ”間隔時間にそのデータリミタ回路３
０の時定数を戻すことにより達成される。

さらに、時々、送信ビツトパターンがデコード
されている時間のあいだ、データリミタ回路３０
のアナログ比較信号Ｄを保持することは、有利な
ことであろう。これは、極端に長い１または０の
ストリングをデコードすることを可能にする。１
例は文字数字式のデイスプレイページング受信機
であり、ここでは、ページング受信機アドレスが
デコードされるまでは、所定の時定数が使用さ
れ、次に、長い文字数字式のメツセージがデコー
ドされるのを可能にするためデータプロセツサ２
０からの命令によりその比較電圧Ｄが記憶され
る。このメツセージは、正しいデータリミタ回路
３０のアナログ比較信号Ｄの損失（loss）による
劣化なしで全部１または全部０の最悪のケースで
ある。また、RF信号フエージングまたはチヤネ
ル干渉によるデータの損失も最少にされる。

データリミタ回路 第３図を参照するに、本発明のデータリミタ回
路３０を使用するページング受信機の概略図が図
示されている。アンテナ１０は、受信機１２に入
力信号を供給し、その入力信号は最終的には受信
機出力１４において復調信号に変換され、また、
アナログ入力信号Ｂとしてデータリミタ回路３０
の入力２９に加えられる。データリミタ回路３０
は、アナログ入力信号Ｂのデータを有効にデコー
ドするためアナログ比較信号Ｄに適当なレベルを
維持させることを可能にするプログラム可能な時
定数を有するように適合される。データリミタ回
路３０の出力３１は、さらに処理（processing）
するためデータプロセツサ２０の入力２１に加え
られる。その受信機システムは、受信機システム
の種々の部品と電源Ｂ＋の間に接続されるスイツ
チ２２のような１個またはそれ以上のスイツチを
含む。スイツチ２２は、データプロセツサ２０の
制御のもとに電池節約器２４のルーチンにより周
期的にターンオン、ターンオフされ、当業技術者
には既知の技術である電池節約の特徴を与える。
データプロセツサ２０の他の出力は、Ｄ／Ａコン
バータ（変換器）３２に加えられる。Ｄ／Ａコン
バータ３２の出力３３は、データリミタ回路３０
のバイアス電流入力３５を制御する。データリミ
タ回路３０は、データリミタ回路の時定数（T₁）
を制御するようにＤ／Ａコンバータ３２により発
生される出力３３により制御され得る。出力３３
は、受信される個々のビツトパターンにデータリ
ミタ回路３０の時定数を合わせるようにデータプ
ロセツサ２０によりプログラムされる。データプ
ロセツサ２０からの他の出力３７は、データリミ
タ回路３０の入力３９に加えられる。入力３９
は、データリミタ回路３０にたいする利得制御入
力５８及び保持制御入力６０を含む。その利得制
御入力５８は、第４図参照で説明されるであろう
データリミタ回路３０時定数の制御をさらに供給
する。保持制御入力６０は、第４図を参照して説
明されるであろうデータを有効にデータリミタ回
路３０にデコードすることを可能にするように、
データリミタ回路３０のアナログ比較信号Ｄを選
択的に記憶させておく。

特に、第４図を参照するに、本発明のデータリ
ミタ回路３０の概略図が図示されている。データ
リミタ回路３０は、バイアス電流入力３５に加え
られるバイアス電流I_BIASにより制御されるトラン
スコンダクタンス利得（gm）を有する差動入力
デユアル出力のトランスコンダクタンス増幅器３
４を含む。受信機１２の出力１４は、トランスコ
ンダクタンス増幅器３４の非反転入力２９に加え
られる。トランスコンダクタンス増幅器３４の１
つの電流出力２３（I₁）は、高利得制限トランス
レジスタンス増幅器３８に加えられる。高利得制
限トランスレジスタンス増幅器３８は出力電流I₁
を、データリミタ回路３０のデイジタル信号（２
進出力信号）Ｆである制限された電圧に変換す
る。データリミタ回路３０の出力は、データプロ
セツサ２０の入力２１に加えられる。トランスコ
ンダクタンス増幅器３４に再び言及すれば、トラ
ンスコンダクタンス増幅器３４の第２出力２５
（基準信号I₂）は、積分手段（器）３６の１入力
５２に加えられる。積分手段（器）３６は、基準
信号I₂の時間積分（time integral）である出力電
圧（アナログ比較信号Ｄ）を発生する。

動作上では、DCバイアス電圧V_BIASがトランス
コンダクタンス増幅器３４の非反転入力２９に加
えられると、トランスコンダクタンス増幅器３４
の第２出力２５からの負帰還によつてアナログ比
較信号Ｄが駆動され、DCバイアス電圧V_BIASに接
近される。トランスコンダクタンス増幅器３４の
出力電流I₁及びI₂は、ゼロに接近し、また、デー
タリミタ回路３０の出力電圧（２進出力信号）Ｆ
は、スイツチングのしきい値にあるであろう。

DCバイアス電圧に印加されるステツプ機能入
力V₀に対するアナログ比較信号Ｄの時間応答
（time response）は、次式で与えられる。

Ｄ＝V_BIAS＋V₀（１−e^-t/T1） データリミタ回路３０のアナログ比較信号Ｄ
は、次式に与えられる指数関数的な時定数T₁に
よりアナログ入力信号Ｂを追跡する。

T₁＝１／（K₀）（K₁）（I_BIAS） (1) ただし、 K₀＝gm／I_BIAS＝トランスコンダクタンス増
幅器３４に対する比例定数 K₁＝積分手段（器）３６の利得 時定数T₁は、I_BIASの手段または、データリミタ
回路３０により検出さるべき２進ビツトパターン
の１または０の最長ストリングに比較すれば大き
くなる積分手段（器）３６の利得により変化され
る。２進ビツトパターンがデータリミタ回路３０
のアナログ入力信号Ｂに加えられると、データリ
ミタ回路３０のアナログ比較信号Ｄは、入力信号
レベルの追跡を試みるが、長い時定数T₁のため
（移行のあいだを除く）決してそのレベルに到達
しない。

これらの状況により、積分手段（器）３６への
平均電流I₂はゼロに接近する。I₁及びI₂は正比例
するから、高利得制限トランスレジスタンス増幅
器（limiting amplifier）３８への平均電流はま
たゼロに接近しなければならない。それ故に、デ
ータリミタ回路３０の入力アナログ比較信号Ｄ
は、到来アナログ入力信号Ｂの約平均DC値を制
限するに至るレベルに強制される。制限された２
進出力信号Ｆは、高利得制限トランスレジスタン
ス増幅器３８の出力に現われる。いつでも、アナ
ログ比較信号Ｄは、バイアス電流I_BIASをゼロにセ
ツトすることにより、または積分手段（器）３６
を保持モードにプログラムすることにより、積分
回路に保持され、また記憶れさることが可能であ
る。Ｄ／Ａコンバータ３２は、技術的に既知の方
法で電流源基準１２０を通りトランスコンダクタ
ンス増幅器３４を制御するバイアス電流I_BIASにデ
ータプロセツサ２０のデイジタル出力を変換す
る。最も簡単な応用では、Ｄ／Ａコンバータ３２
は、データプロセツサ２０のデイジタル電圧出力
に接続される抵抗でもよい。

データプロセツサ２０は、利得制御出力５４及
び保持制御出力５６を有する出力３７を含む。利
得制御出力５４は、積分手段（器）３６の利得を
制御するように積分手段（器）３６の利得制御入
力５８に加えられる。保持制御出力５６は、トラ
ンスコンダクタンス増幅器３４の反転入力２７に
加えられる出力５５からのアナログ比較信号Ｄの
記憶に影響を与える積分器３６の他の保持制御入
力６０へ加えられる。

データプロセツサ２０は、積分手段（器）３６
の利得及びトランスコンダクタンス増幅器３４の
バイアス電流I_BIASを制御する故に、バイアス電流
I_BIASまたは積分手段（器）３６の利得の変化によ
りデータリミタ回路３０の時定数を有効に制御で
きる。保持制御はデータプロセツサ２０に、トラ
ンスコンダクタンス増幅器３４の反転入力２７に
アナログ比較信号Ｄを有効に保持させる。こうし
てデータプロセツサ２０は、時定数及び、データ
リミタ回路３０のアナログ比較信号Ｄの記憶をプ
ログラムできるように制御する。

さて第５図を調べるに、第４図のより詳細な説
明が集積回路設計技術を用い図示されている。入
力端子２９に接続されるアナログ入力信号Ｂは、
PNPトランジスタ１００のベースに印加される。
PNPトランジスタ１００のエミツタは、PNPト
ランジスタ１０２のエミツタに接続され、トラン
スコンダクタンス増幅器３４の差動増幅器構成を
形成する。

トランスコンダクタンス増幅器３４用のバイア
ス電流I_BIASは、PNPトランジスタ１００及び１
０２のエミツタに接続される。４個のコレクタを
有するPNPトランジスタ１０４は、２個のコレ
クタをバイアス電流供給のためにPNPトランジ
スタ１００及び１０２のエミツタに接続させる。
PNPトランジスタ１０４のエミツタは、Ｂ＋電
源に接続され、そのベースは、Ｄ／Ａコンバータ
３２のアナログ出力３３に接続された電流源基準
１２０に接続される。トランジスタ１０４を参照
するに、残りの２個のコレクタは、NPNトラン
ジスタ１０６，１０８，１１０及び１１２のベー
スに接続される。PNPトランジスタ１０４の接
続は、PNPトランジスタ１００及び１０２の差
動増幅器構成用の制御可能な電流源、及びNPN
トランジスタ１０６及び１０８、NPNトランジ
スタ１１０及び１１２により形成されるDCバイ
アス回路を構成する。

PNPトランジスタ１０４からの電流の1/4の電
流は、NPNトランジスタ１０６及び１０８のベ
ースに加えられる。NPNトランジスタ１０６は、
そのコレクタをそのベースに、そのエミツタを接
地に接続させる。NPNトランジスタ１０８のコ
レクタは、PNPトランジスタ１００のコレクタ
に接続され、またさらに、NPNトランジスタ１
１８のベースに接続される。NPNトランジスタ
１０８のエミツタは接地へ接続される。動作上で
は、NPNトランジスタ１０６及び、１０８は、
PNPトランジスタ１００にDCバイアスを供給す
るカレントミラー構成を形成する。

PNPトランジスタ１０４を参照するに、その
コレクタからの電流の1/4は、NPNトランジスタ
１１０及び１１２のベースに加えられる。NPN
トランジスタ１１０のコレクタは、そのベースに
結合され、他方、そのエミツタは接地に接続され
る。NPNトランジスタ１１２では、そのコレク
タは、PNPトランジスタ１０２のコレクタに接
続され、他方、エミツタは接地に接続される。
NPNトランジスタ１１０及び１１２は、PNPト
ランジスタ１０２に対しDCバイアスを供給する
カレントミラーを形成する。

PNPトランジスタ１０２及び１１２のコレク
タは、さらにキヤパシタ１１４へ接続される。キ
ヤパシタ１１４の他の端は接地へ接続される。積
分器３６は、その最も簡単な形式においてキヤパ
シタ１１４を含む。PNPトランジスタ１０２及
び１１２のコレクタは、さらにPNPトランジス
タ１０２のベースへ接続される。PNPトランジ
スタ１０２のベースは、トランスコンダクタンス
増幅器３４の反転入力２７（アナログ比較信号
Ｄ）であることに注目することは重要である。

NPNトランジスタ１１８を参照するに、その
コレクタは、抵抗１１６と直列に電池節約器（バ
ツテリセイバー）ストローブ信号Ａの与えられる
端子に接続される。NPNトランジスタ１１８の
エミツタは接地へ接続される。データリミタ回路
３０の出力は、NPNトランジスタ１１８のコレ
クタに接続される。NPNトランジスタ１１８が
ターンオフされる時、２進出力信号Ｆは、抵抗１
１６を介し電池節約器（バツテリセイバー）スト
ローブ信号Ａの電圧に向つて引き出される。その
NPNトランジスタ１１８がターンオンする時に
は、２進出力信号Ｆは、接地に結合され、それに
より出力低（low）に引き出される。NPNトラ
ンジスタ１１８は、PNPトランジスタ１００の
コレクタ及びNPNトランジスタ１０８のコレク
タ間に発生される出力電流I₁により制御される。

動作上では、アナログ比較信号Ｄより大きいア
ナログ入力信号Ｂで、より多くの電流がPNNト
ランジスタ１０２を介し流れるであろう。PNP
トランジスタ１０２を通り流れる電流は、NPN
トランジスタ１１２のコレクタ電流より大きくな
り、また、キヤパシタ１１４を充電するであろ
う。PNPトランジスタ１０２のコレクタは、そ
のベースに接続されるから、アナログ比較信号Ｄ
の電圧レベルは、アナログ入力信号Ｂの電圧のレ
ベルをゆつくり形成するであろう。アナログ入力
信号Ｂの電圧はアナログ比較信号Ｄの電圧より大
きいから、NPNトランジスタ１０６及び１０８
により形成されるミラー電流を通して流れるより
もPNPトランジスタ１００を通つては少ない電
流しか流れないであろう。これは、NPNトラン
ジスタ１１８のベースの電圧を低下させ、NPN
トランジスタ１１８をターンオフさせる。NPN
トランジスタ１１８がターンオフする時には、２
進出力信号Ｆは、電池節約器ストローブ信号Ａの
レベルに引き寄せられる。

結局、アナログ比較信号Ｄの電圧はアナログ入
力信号Ｂの電圧に接近するであろう。そして、そ
の回路は平衡しているであろうから、その出力電
流I₁及びI₂はゼロに接近するであろう。アナログ
入力信号Ｂの電圧がアナログ比較信号Ｄの電圧よ
り小さい時には、NPNトランジスタ１０８によ
り扱われる電流より多くの電流が、PNPトラン
ジスタ１００を通り流れるであろう。このよう
に、電流はNPNトランジスタ１１８のベースに
流れ、NPNトランジスタ１１８をターンオンさ
せる。NPNトランジスタ１１８がターンオンす
る時、NPNトランジスタ１１８は接地に接続さ
れるから、これは、２進出力信号Ｆの電圧を低に
引き込ませる。

繰り返すと、トランスコンダクタンス増幅器３
４は、PNPトランジスタ１００，１０２、及び
NPNトランジスタ１０６，１０８，１１０，１
１２を具える。PNPトランジスタ１００及び１
０２は差動増幅器を形成する。NPNトランジス
タ１０６，１０８，１１０，１１２は差動増幅器
のバイアス電流を与える。本発明の一形式では、
積分手段（器）３６は、積分機能を実行するキヤ
パシタ１１４を含む。高利得制限トランスレジス
タンス増幅器３８は、NPNトランジスタ１１８
及び抵抗１１６を含む。アナログ入力信号Ｂの電
圧はPNPトランジスタ１００のベースに加えら
れ、また、２進出力信号Ｆの電圧はNPNトラン
ジスタ１１８のコレクタより取出される。電流源
基準１２０は、PNPトランジスタ１０４より発
生せられる電流及びデータリミタ回路３０の時定
数を制御する。データリミタ回路３０の時定数
T₁は次式のように与えられる。

T₁＝４（Ｋ）（Ｔ）（Ｃ）／（ｑ）（I_BIAS） (2) ただし Ｃ＝キヤパシタ１１４のキヤパシタンス（容量
値） Ｋ＝ボルツマン定数 Ｔ＝絶対温度（ケルビン） ｑ＝単位電荷量 バンドギヤツプ電流基準が使用されるならば、
温度についての時定数の依存性は除去できる。電
流源基準１２０への単一のアナログ制御入力によ
つて、電池節約器２４がオフ間隔のあいだにキヤ
パシタ１１４上にアナログ比較信号Ｄの電圧を記
憶する（I_BIAS＝０）ことができるとともに、デー
タリミタ３０の時定数を完全に制御することがで
きる。

PNPトランジスタのβの変化に対するデータ
リミタ回路３０の感度は、PNPトランジスタ１
００の代わりにPNPトランジスタ１０２から出
力電流I₁を取出すことにより減少できる。これ
は、PNPトランジスタ１０２のコレクタを２個
のコレクタに分割し、追加コレクタをNPNトラ
ンジスタ１１８のベースをドライブするのに使用
することにより達成できる。PNPトランジスタ
１００のコレクタは、NPNトランジスタ１０８
のコレクタを介して接地され、同時に、NPNト
ランジスタ１１８のベースに接続される。所定の
電流I_BIASに対し、NPNトランジスタ１０８及び
１１２によつて電流を吸収するバイアス回路は、
この変更がなされる時には、50％だけ減少を要す
るだろう。データリミタ回路３０の時定数はその
時には、倍に増加されるだろう。

積分手段（器） 第６図を参照するに、第６図に図示されるアナ
ログ積分回路は、入力電流I₂を積分し、また、ア
ナログ比較信号Ｄの電圧を発生するキヤパシタ１
１４を含む。あるいはまた、固定または可変利得
（K₂）を有する可変利得バツフア増幅器１２２
は、キヤパシタ１１４と出力５５の間に接続され
るであろう。可変利得バツフア増幅器１２２は、
キヤパシタ１１４による負荷を最少にすることに
より、その回路の性能を改善する。可変利得バツ
フア増幅器１２２は、積分手段（器）３６の利得
がデータプロセツサ２０により制御されることを
可能にする。この場合には積分手段（器）３６の
伝達関数は次のように与えられる。

Ｄ＝K₁∫₀ ^tI₂dt (3) ただし K₁＝K₂／Ｃ＝積分手段（器）３６の
利得 Ｃ＝積分手段（器）用のキヤパシタンス K₂＝可変利得バツフア増幅器１２２の電圧利
得 明確なように、アナログ比較信号Ｄは、可変利
得バツフア増幅器１２２及びキヤパシタ１１４の
キヤパシタンスＣに依存する。

さて第７図に言及するに、積分手段（器）３６
の他の実施例が図示される。第７図のデイジタル
積分回路（器）は、トランスコンダクタンス増幅
器３４の第２出力２５（I₂）に接続される絶対値
回路１２４を含む。絶対値回路１２４は、電流制
御発振器１２６に接続される。絶対値回路１２４
は、電流制御発振器１２６を駆動するために、正
または負の入力電流I₂を正の電流に変換するのに
使用される。あるいは、また、入力電流I₂は、絶
対値回路１２４に加えられる前に、電圧に変換さ
れてもよい。その場合には、電圧制御発振器が使
用されるであろう。電流制御発振器１２６は、入
力電流I₂に正比例する出力周波数を発生する。性
能を最適化するために、電流制御発振器１２６の
デイジタル信号出力は、入力電流がゼロまたはゼ
ロに近い時には常に、最終レベルでラツチされ
る。電流制御発振器１２６の出力は、アンド
（AND）ゲート１２８の一入力に加えられる。ア
ンドゲート１２８の他の入力は、データプロセツ
サ（手段）２０からの保持制御（信号）入力に結
合されている。アンドゲート１２８の出力は、プ
ログラム可能なＮ分割カウンタ１３０の入力に印
加される。アンドゲート１２８は、データプロセ
ツサ２０からの保持制御入力が活性化される時に
は常に、積分器３６の出力電圧（アナログ比較信
号Ｄの電圧）を記憶されるようにする。プログラ
ム可能なＮ分割カウンタ１３０は、外部ソースか
らの１つまたはそれ以上の入力により積分器３６
の利得を制御する。アンドゲート１２８及びプロ
グラム可能なＮ分割カウンタ１３０は、オプシヨ
ンとしてのものであり、積分手段（器）３６の基
本動作には必要でない。プログラム可能なＮ分割
カウンタ１３０の出力は、アツプ／ダウンカウン
タ１３２を駆動し、次いで、それは、Ｄ／Ａコン
バータ１３４を駆動する。アツプ／ダウンカウン
タ１３２がカウントする方向は、積分器３６の入
力電流I₂に応答する極性検出器１２５より抽出さ
れるデイジタル信号によつて制御される。正入力
電流I₂に対しては、極性検出器１２５は、アツ
プ／ダウンカウンタ１３２に作用して、Ｄ／Ａコ
ンバータ１３４のアナログ比較信号Ｄの電圧を増
加する方向にカウントさせる。第７図では６ビツ
トのＤ／Ａコンバータ１３４が図示されている
が、他のビツトサイズのＤ／Ａコンバータでも使
用できる。

たとえ電力が積分器（手段）３６の他の回路か
ら除去されたとしても、アナログ比較信号Ｄの電
圧のデイジタル値はアツプ／ダウンカウンタ１３
２内に保持され得ることは理解されるべきであ
る。アツプ／ダウンカウンタ１３２の中の２進パ
ターンがデータプロセツサ２０のような他の場所
に一時的に記憶されるならば、アツプ／ダウンカ
ウンタ１３２はまた、パワーダウンされることも
可能である。

デイジタル積分器（手段）３６の近似的アナロ
グ伝達関数は、 V₂＝K₁∫₀ ^tI₂dt (4) ただし K₁＝K₃／Ｎ＝積分器３６の利得 Ｎ＝プログラム可能なＮ分割カウンタ１３０の
分割比 K₃＝プログラム可能なＮ分割カウンタ１３０
を含まない積分器３６の利得 かくして、第７図のデイジタル積分器（回路）
３６は、データリミタ回路３０の時定数を制御す
るために積分器手段３６に対してプログラム可能
な利得を与える一方法を図示するものである。そ
こで、そのデータリミタ回路３０の時定数は、そ
のデータプロセツサ２０をプログラムすることを
通して容易に制御できる。

データリミタ回路 第８図を参照するに、データリミタ回路３０の
第２の実施例が図示されている。第８図のデータ
リミタ回路３０は、第４図のデータリミタ回路３
０に類似している。第４図のデユアル出力のトラ
ンスコンダクタンス増幅器３４及び高利得制限ト
ランスレジスタンス増幅器３８は、電圧比較器４
０及びシングルエンドトランスコンダクタンス増
幅器４２により置き換えられた。その入力電圧Ｂ
は、比較器４０の非反転入力４７及びトランスコ
ンダクタンス増幅器４２の非反転入力４１に同時
に加えられる。積分手段（器）３６の出力は、シ
ングルエンドトランスコンダクタンス増幅器４２
の反転入力４４及び電圧比較器４０の反転入力４
６に接続される。電圧比較器４０からの出力は、
データプロセツサ２０の入力２１へ加えられる２
進出力信号Ｆである。シングルエンドトランスコ
ンダクタンス増幅器４２からの電流出力２５
（I₂）は積分手段（器）３６の入力５２に加えら
れる。Ｄ／Ａコンバータ３２は、シングルエンド
トランスコンダクタンス増幅器４２に対するバイ
アス電流（I_BIAS）を制御する。第８図のデータリ
ミタ回路３０は、そのデータリミタ回路３０の２
進出力信号Ｆを損失することなく、データリミタ
回路３０の制御バイアス電流I_BIASをゼロまたはゼ
ロ近くに減少させることを可能にする。第４図に
おいて、バイアス電流I_BIASがゼロに減少される時
までに、これは、高利得制限トランスレジスタン
ス増幅器３８に対する駆動電流I₁を除去し、その
結果としてデータリミタ回路３０の２進出力信号
Ｆの損失となる。第４図において電池節約器（バ
ツテリセイバー）ストローブ信号Ａがターンオフ
される場合にのみバイアス電流I_BIASがゼロになる
ことに注目することは重要なことである。しかし
第８図のデータリミタ回路３０は、データリミタ
回路３０の２進出力信号Ｆを損失することなくデ
ータリミタ回路３０の制御バイアス電流I_BIASをゼ
ロまたはゼロ近くに減少させることを可能にす
る。動作中には、アナログ入力信号Ｂは、電圧比
較器４０においてアナログ比較信号Ｄの電圧と比
較される。アナログ入力信号Ｂがアナログ比較信
号Ｄの電圧よりも大きい場合には、電圧比較器４
０からの出力３１は高レベルである。アナログ入
力信号Ｂがアナログ比較信号Ｄの電圧よりも低い
場合には、電圧比較器４０からの出力３１は低レ
ベルである。アナログ比較信号Ｄを発生するため
に、積分手段（器）３６の出力５５がシングルエ
ンドトランスコンダクタンス増幅器４２の反転入
力４４に加えられる間に、アナログ入力信号Ｂが
非反転入力４１へ加えられる。出力５５（アナロ
グ比較信号Ｄの電圧）は、第４図に関して説明さ
れる指数関数的な時定数を有するアナログ入力信
号Ｂを追跡する。アナログ比較信号Ｄはそれから
シングルエンドトランスコンダクタンス増幅器４
２に帰還され、電圧比較器４０においてアナログ
比較信号Ｄとして使用される。

第９図を参照するに、第８図に図示するデータ
リミタ回路３０の詳細な概略図が図示される。複
数の破線枠は、電圧比較器４０、シングルエンド
トランスコンダクタンス増幅器４２、積分（器）
手段３６、及び電流源基準１２０の部品素子を図
示する。シングルエンドトランスコンダクタンス
増幅器４２の部品を示す破線枠は、電圧比較器４
０用の部品に含まれないことは理解されるべきで
ある。シングルエンドトランスコンダクタンス増
幅器４２は、PNPトランジスタ２００及び２０
２、及びNPNトランジスタ２０８及び２１０を
含む。電圧比較器４０は、抵抗１１６に加えて、
PNPトランジスタ２０４及び２０６、及びNPN
トランジスタ１１８，２１２，２１４を含む。ア
ナログ比較信号Ｄの電圧を発生するための積分手
段（器）３６は、キヤパシタ１１４、NPNトラ
ンジスタ２２２、及びPNPトランジスタ２２４
を含む。アナログ入力信号Ｂは、PNPトランジ
スタ２０４及び２００のベースに加えられる。ア
ナログ比較信号Ｄの電圧はPNPトランジスタ２
０２及び２０６のベースに加えられる。データリ
ミタ回路３０からの出力は、NPNトランジスタ
１１８のコレクタより取出される。電流源基準１
２０は、夫々PNPトランジスタ２１６を介しシ
ングルエンドトランスコンダクタンス増幅器４２
へ、PNPトランジスタ２１８を介し電圧比較器
４０へ、PNPトランジスタ２２０を介しその積
分器３６へ、加えられるバイアス電流（I_BIAS）を
制御する。PNPトランジスタ２１６，２１８，
２２０のエミツタは電源Ｂ＋に接続される。
PNPトランジスタ２１６のコレクタは、PNPト
ランジスタ２００及び２０２のエミツタに接続さ
れる。PNPトランジスタ２１８のコレクタは、
PNPトランジスタ２０４及び２０６のエミツタ
に接続される。PNPトランジスタ２２０のコレ
クタは、PNPトランジスタ２２４のエミツタ及
びNPNトランジスタ２２２のベースに接続され
る。

動作中では、PNPトランジスタ２１６は、シ
ングルエンドトランスコンダクタンス増幅器４２
に対しバイアスを与える。

PNPトランジスタ２１８は、電圧比較器４０
に対しバイアス電流を与える。PNPトランジス
タ２２０は、積分（器）手段３６に対しバイアス
電流を与える。PNPトランジスタ２００のコレ
クタは、NPNトランジスタ２０８及びNPNトラ
ンジスタ２１０のベースに接続される。NPNト
ランジスタ２０８のコレクタは、NPNトランジ
スタ２０８のベースに接続される。NPNトラン
ジスタ２０８のエミツタは、接地に接続される。
NPNトランジスタ２１０のエミツタは接地に接
続され、NPNトランジスタ２１０のコレクタは、
PNPトランジスタ２０２のコレクタ及びキヤパ
シタ１１４及びPNPトランジスタ２２４のベー
スに接続される。キヤパシタ１１４の他端は接地
に接続される。動作中では、NPNトランジスタ
２０８及び２１０は、シングルエンドトランスコ
ンダクタンス増幅器４２に対し電流ミラー回路を
形成する。シングルエンドトランスコンダクタン
ス増幅器４２の出力は、NPNトランジスタ２１
０及びPNPトランジスタ２０２のコレクタ接続
点において形成され、キヤパシタ１１４及び
PNPトランジスタ２２４のベースに加えられる。
PNPトランジスタ２２４のコレクタは接地に接
続され、エミツタは、PNPトランジスタ２２０
のコレクタ及びNPNトランジスタ２２２のベー
スに接続される。NPNトランジスタ２２２のコ
レクタはＢ＋電源に接続され、エミツタは、
PNPトランジスタ２０６のベース及び電流源２
２６に接続される。動作中には、NPNトランジ
スタ２２２及びPNPトランジスタ２２４は、キ
ヤパシタ１１４の負荷を最少にする高入力インピ
ーダンスバツフア増幅器を形成する。

PNPトランジスタ２０４のコレクタは、NPN
トランジスタ２１２及び２１４のベースに接続さ
れ、NPNトランジスタ２１２は、コレクタをベ
ースに接続させ、エミツタは接地に接続させる。
NPNトランジスタ２１４は、そのエミツタを接
地に接続させ、そのコレクタをPNPトランジス
タ２０６のコレクタに接続させる。PNPトラン
ジスタ２０６及びNPNトランジスタ２１４のコ
レクタは、NPNトランジスタ１１８のベースに
接続される。NPNトランジスタ１１８の接続関
係は前に第５図に関連し説明されているので、こ
こでは説明されない。電圧比較器４０の出力は、
NPNトランジスタ１１８のコレクタにあり、デ
ータプロセツサ２０に加えられる２進出力信号Ｆ
である。シングルエンドトランスコンダクタンス
増幅器４２及び電圧比較器４０の回路動作は第８
図に関連し説明され、ここでは、繰返えされない
であろう。

第９図の回路は、電圧比較器４０、シングルエ
ンドトランスコンダクタンス増幅器４２、及び積
分（器）手段３６のバツフアに対しバイアス電流
を個々に制御する能力を提供することは注目され
る。PNPトランジスタ２１６，２１８，２２０
は、電流流出を最少にするため電池節約器のオフ
間隔のあいだ、スイツチオフされうる。シングル
エンドトランスコンダクタンス増幅器４２にバイ
アス電流I_BIASを供給するPNPトランジスタ２１
６は、データリミタ回路３０の有効な２進出力信
号Ｆを維持しながらアナログ比較信号Ｄの電圧を
記憶するために電池節約器のオン間隔にスイツチ
オフされることが可能である。PNPトランジス
タ２１６からの電流I_BIASは、次のようにデータリ
ミタ回路３０の時定数T₁を制御する。

T₁＝（２）（Ｋ）（Ｔ）（Ｃ）／（ｑ）（I_BIA
S）(5) そこで、I_BIASを変えることにより、データリミ
タ回路３０の時定数T₁を変化できるのは明らか
である。

従つて、本発明に基づく装置は、既に説明され
た目的、構成、及び利点を完全に満足することは
明らかである。本発明は特定の実施例に関連し説
明されているが、当業技術者には、多くの選択、
修正、及び変更が、前述の説明を考慮し明らかに
なるであろう。したがつて、本発明は、添付の請
求の範囲の精神及び広い範囲内にある、すべての
そのような選択、修正、及び変更を包含すること
が意図されている。