JPH05224621A

JPH05224621A - 液晶パネル駆動電源用半導体装置

Info

Publication number: JPH05224621A
Application number: JP4028475A
Authority: JP
Inventors: Hiroyuki Mogi; 木宏之茂; Takeshi Nakashiro; 城剛中
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1992-02-14
Filing date: 1992-02-14
Publication date: 1993-09-03
Also published as: US5455534A

Abstract

(57)【要約】【目的】液晶パネルの大型化と駆動電圧の高電圧化に
伴う液晶パネル駆動部の消費電流を低減する。【構成】第１の基準電圧を演算増幅器によりインピー
ダンス変換して第２の基準電圧として出力する液晶パネ
ル駆動電源用半導体装置において、液晶表示期間中の任
意のある一定の期間においては前記演算増幅器の電流供
給能力を高め、前記液晶表示期間中の他の期間において
は前記演算増幅器の電流供給能力を低くする、制御手段
を有するものとして構成したものとして構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の目的】

【０００２】

【産業上の利用分野】本発明は半導体集積回路上に構成
される回路から高い駆動電流供給能力で液晶パネルを駆
動するに当たり低消費電力化を実現するのに用いて好適
な液晶駆動用電源装置に関する。

【０００３】

【従来の技術】図２３は従来の液晶駆動用電源装置を示
すものである。同図に示すように、液晶パネルのセグメ
ント／コモン容量性負荷ＣＳに電位を供給するために、
駆動回路１００と、各負荷に対応して設けられた複数の
出力部１０２とを有する。駆動回路１００は、分圧回路
１０５と演算増幅器回路１０９とを有する。演算増幅器
回路１０９は複数の演算増幅器１０４を有する。分圧回
路１０５は、抵抗Ｒ１〜Ｒ６により液晶用高電位ＶＤＤ
と液晶用低電位ＶＥＥとの間の電圧を分圧し、電位Ｖ１
〜Ｖ５を発生する。各電位Ｖ１〜Ｖ５は、演算幅器回路
１０９中の複数の演算増幅器１０４に供給されている。
演算増幅器１０４は、入力された電位Ｖ１〜Ｖ５をそれ
と同電位の電位Ｖ１′〜Ｖ５′として電源配線１０３に
送り出す。電源配線１０３は液晶用高電位ＶＤＤと電位
Ｖ１′〜Ｖ５′を供給するものである。電位Ｖ１′〜Ｖ
５′が表われる配線１０３には容量Ｃ１〜Ｃ５が接続さ
れている。この電源配線１０３には、出力部１０２が接
続されている。選択信号Ｓ０〜Ｓ５に基づき、トランス
ファーゲート１０８で選択された液晶用高電位ＶＤＤお
よび電位Ｖ１′〜Ｖ５′のいずれかが液晶用高電位ＶＤ
Ｄ″、出力電圧Ｖ１″、Ｖ２″、Ｖ３″、Ｖ４″、Ｖ
５″として、外部接続端子１０１を介して、セグメント
／コモン容量性負荷ＣＳに供給される。演算増幅器１０
４には、演算増幅器用基準電源回路１０６から、電圧Ｖ
ＮまたはＶＰのいずれかが供給されている。

【０００４】図２４は、図２３における演算増幅器用基
準電源回路１０６の具体的な構成例を示す回路図であ
る。同図に示すように、液晶用高電位ＶＤＤと液晶用低
電位ＶＥＥとの間には、Ｐ型ＭＯＳトランジスタ１と抵
抗ＲＡとＮ型ＭＯＳトランジスタ２とが直列に接続され
ているが、Ｐ型ＭＯＳトランジスタ１及びＮ型ＭＯＳト
ランジスタ２はそれぞれ、ドレインとゲートとが接続さ
れている。そして、抵抗ＲＡの両端から電圧ＶＰ並びに
電圧ＶＮが導出される。

【０００５】図２５は、図２３における演算増幅器１０
４の具体的な構成例を示す回路図であり、特にＰトップ
型の回路を例示するものである。同図に示すように、電
圧ＶＰは、Ｐ型ＭＯＳトランジスタ３０のゲートとＰ型
ＭＯＳトランジスタ３５のゲートに供給されている。電
圧Ｖ５は、Ｐ型ＭＯＳトランジスタ３１のゲートに供給
される。Ｐ型ＭＯＳトランジスタ３０、３５のソースは
液晶用高電位ＶＤＤに接続される。また、Ｐ型ＭＯＳト
ランジスタ３０のドレインはＰ型ＭＯＳトランジスタ３
１、３２のソースに接続される。Ｎ型ＭＯＳトランジス
タ３３、３４、３６のソースは液晶用低電位ＶＥＥに接
続される。Ｎ型ＭＯＳトランジスタ３３、３４のゲート
は、共通接続され、Ｐ型ＭＯＳトランジスタ３２のドレ
インとＮ型ＭＯＳトランジスタ３４のドレインとの接続
点に接続される。Ｐ型ＭＯＳトランジスタ３１とＮ型Ｍ
ＯＳトランジスタ３３は、ドレイン同士が接続され、そ
の接続点はＮ型ＭＯＳトランジスタ３６のゲートに接続
される。Ｐ型ＭＯＳトランジスタ３５のドレインとＮ型
ＭＯＳトランジスタ３６のドレインは互いに接続され、
その接続点からは出力電圧Ｖ５′が出力されるる。この
出力電圧Ｖ５′は、Ｐ型ＭＯＳトランジスタ３２のゲー
トにフィードバックされる。Ｐ型ＭＯＳトランジスタ３
２のゲートとＮ型ＭＯＳトランジスタ３６のゲートの間
にはこの演算増幅器の発振防止用の為の位相保障用コン
デンサＣＰが接続される。尚このコンデンサはなくとも
よい。

【０００６】図２６は、図２３における演算増幅器１０
４の他の例を示す回路図であり、特にＰトップ型の回路
を例示するものである。同図に示すように、電圧ＶＮ
は、Ｎ型ＭＯＳトランジスタ７０のゲートとＮ型ＭＯＳ
トランジスタ７５のゲートに供給される。電圧Ｖ１はＮ
型ＭＯＳトランジスタ７１のゲートに供給される。Ｎ型
ＭＯＳトランジスタ７０、７５のソースは液晶用低電位
ＶＥＥに接続される。Ｎ型ＭＯＳトランジスタ７０のド
レインはＮ型ＭＯＳトランジスタ７１、７２のソースに
接続される。Ｐ型ＭＯＳトランジスタ７３、７４、７６
のソースは液晶用高電位ＶＤＤに接続される。Ｐ型ＭＯ
Ｓトランジスタ７３、７４のゲートは、共通接続され、
Ｎ型ＭＯＳトランジスタ７２のドレインとＰ型ＭＯＳト
ランジスタ７４のドレインの接続点に接続される。Ｎ型
ＭＯＳトランジスタ７１のドレインとＰ型ＭＯＳトラン
ジスタ７３のドレインが接続され、その接続点はＰ型Ｍ
ＯＳトランジスタ７６のゲートに接続される。Ｎ型ＭＯ
Ｓトランジスタ７５のドレインとＰ型ＭＯＳトランジス
タ７６のドレインは接続され、その接続点からは出力電
圧Ｖ１′が出力される。この出力電圧Ｖ１′は、Ｎ型Ｍ
ＯＳトランジスタ７２のゲートにフィードバックされ
る。Ｎ型ＭＯＳトランジスタ７２のゲートとＰ型ＭＯＳ
トランジスタ７６のゲートの間にはこの演算増幅器の発
振防止用の為の位相保障用としてコンデンサＣＮが接続
される。

【０００７】演算増幅器１０４として、図２５の回路を
用いるか、図２６の回路を用いるかは、入力される電位
Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５と増幅器の特性による。
そして、演算増幅器回路１０９中には、演算増幅器１０
４として図２５のものおよび図２６のものが混載され
る。

【０００８】以上述べたような構成において、駆動回路
１００中の分圧回路１０５では、液晶用高電位ＶＤＤと
液晶用低電位ＶＥＥとの間に、直列に抵抗Ｒ１〜Ｒ６の
抵抗を設け、液晶用高電位ＶＤＤと液晶用低電位ＶＥＥ
の間を抵抗分割することにより電位Ｖ１〜Ｖ５を得てい
る。これらの電圧Ｖ１〜Ｖ５のそれぞれは各演算増幅器
１０４に入力される。各演算増幅器１０４は、図２５お
よび図２６に示すように、それぞれの出力を一端子にフ
ィードバックするように構成されるボルテージフォロア
型として一般に知られている構成を有する。つまり、入
力された電位Ｖ１〜Ｖ５を全く同じ電位の電位Ｖ１′〜
Ｖ５′のままインピーダンス変換して電源配線１０３に
供給する。電位Ｖ１〜Ｖ５と電位Ｖ１′〜Ｖ５′は、電
圧は同じであるが、電流供給能力が異なる。つまり、電
位Ｖ１〜Ｖ５の電流供給能力は分圧回路１０５を構成す
る抵抗Ｒ１〜Ｒ６の抵抗値によって決定される。これに
対し、後者は、電位Ｖ１′〜Ｖ５′の電流供給能力は演
算増幅器１０４の電流供給能力によって決定されるの
で、より多くの出力電流がとれる。その結果、各演算増
幅器１０４の出力電流を受ける電源配線１０３および出
力部１０２は、外部のセグメント／コモン容量性負荷Ｃ
Ｓへの負荷駆動能力が大きくなる。液晶用高電位ＶＤＤ
および得られた電位Ｖ１′〜Ｖ５′は、出力部１０２中
において選択信号Ｓ０〜Ｓ５に基づいて選択され、外部
接続端子１０１を通じて、セグメント／コモン容量性負
荷ＣＳに供給される。これにより、負荷ＣＳは充放電し
て、所定の電圧となる。

【０００９】図２７は図２３の構成の動作を説明するた
めのタイミングチャートである。同図において、（Ａ）
は選択信号Ｓ１、（Ｂ）は選択信号Ｓ４、（Ｃ）は選択
信号Ｓ５、（Ｄ）は演算増幅器１０４に流れる演算増幅
部電流ＩＯＰ、（Ｅ）は出力部１０２の外部接続端子１
０１からセグメント／コモン容量性負荷ＣＳに与えられ
る電圧をそれぞれ示す。

【００１０】図２７にも示すように、選択信号Ｓ１、Ｓ
４、Ｓ５が逐次入力された場合、図２３の外部接続端子
１０１には、各選択信号Ｓ１，Ｓ４，Ｓ５に対応して、
電位Ｖ１″、Ｖ４″、Ｖ５″、Ｖ１″が順次出力され
る。この時、外部接続端子１０１に接続されたセグメン
ト／コモン容量性負荷ＣＳが、これらの電位に充放電さ
れる。この場合、図２３における演算増幅器１０４に
は、演算増幅部電流ＩＯＰが、一定の大きさで流れてい
る。その結果、負荷であるセグメント／コモン容量性負
荷ＣＳが駆動される。

【００１１】

【発明が解決しようとする課題】従来の液晶駆動用電源
装置は上記のように構成されているので、以下のように
消費電力が大きいという難点がある。例えば、図２７か
らわかるように、演算増幅器１０４（１）からの出力Ｖ
１′に基づいて、選択信号Ｓ１によりトランスファーゲ
ート１０８（１）を介して、選択外部接続端子１０１か
らセグメント／コモン容量性負荷ＣＳに電圧Ｖ１″が出
力されるとする。次に、選択信号Ｓ４により、時間Ｔｆ
後に、他の演算増幅器１０４（４）からの出力Ｖ４′に
基づく出力Ｖ４″が出力されるとする。これとほぼ同様
に、出力Ｖ５″から出力Ｖ１″に、時間Ｔｒ後に変化す
るとする。これらの時間Ｔｆ，Ｔｒ中は演算増幅器電流
ＩＯＰは負荷を駆動する為に流れ続ける必要があるが逆
に、電圧電位Ｖ４′等の電圧が変化せず同じ電圧値の出
力を出力し続ける間の時間Ｔｓも演算増幅部電流ＩＯＰ
が流れ続ける。これらの必要ない間に流れるこの電流は
無視できない程度に大きく、消費電力増大の原因となっ
ている。一方、大型の液晶パネル等の場合は、セグメン
ト／コモン容量性負荷ＣＳの数や容量が増える。このた
めに、時間Ｔｆや時間Ｔｒが長くなり、時間ＴｆやＴｒ
を短くする必要がある。このためには演算増幅器１０４
に定常的に流れる電流である、演算増幅部電流ＩＯＰ
を、大きくせざるを得ず、更に消費電力を増大させる結
果となる。

【００１２】一方、分圧回路１０５の出力である電位Ｖ
１〜Ｖ５を電位Ｖ１′〜Ｖ５′に直結し、演算増幅部電
流ＩＯＰを必要とする演算増幅器１０４を無くし、電流
低減を計る方法も考えられる。つまり、抵抗Ｒ１〜Ｒ６
の抵抗値を小さくすることにより、電位Ｖ１〜Ｖ５の出
力インピーダンスーダンスを低く下げて、セグメント／
コモン容量性負荷ＣＳに供給される出力電流を大きくす
ることもできる。しかし、半導体集積回路の場合は、抵
抗Ｒ１〜Ｒ６をあまり小さくすると製造上のばらつきが
大きくなり、更に抵抗Ｒ１〜Ｒ６を薄いＰ型ないしＮ型
拡散抵抗層等で作った場合は、半導体基板による基板変
調効果等を受ける。このため、例えば、抵抗Ｒ１が期待
値通りになっても、抵抗Ｒ６は異常に大きな値になって
しまったりするという問題がある。つまり、抵抗値の管
理を適正に行って、電位Ｖ１〜Ｖ５の精度を適正に維持
するのが難しい。これを除くには、抵抗Ｒ１〜Ｒ６の抵
抗値を大きくし、製造上のバラツキを抑えればよい。し
かしこのようにすると、駆動能力が小さくなってしまう
のは避けられない。このため、抵抗値が大きくなっても
よいのは、電流量と、Ｖ１〜Ｖ５の電位精度とをそれほ
ど必要としない、小型の時計表示用液晶パネルの駆動用
の用途以外は現実的な選択とは言えない。このため、大
きな負荷容量を持ち、大きな駆動能力を必要とする、大
型の液晶パネルにおいては、インピーダンス変換用の演
算増幅器１０４が不可欠である。

【００１３】液晶パネル等において、液晶に対する光の
透過（点灯）および光の非透過（非点灯）を決める２つ
の電極であるセグメント／コモンは、この負荷を駆動す
る半導体回路側から見れば容量成分である。そして、液
晶パネルはますます大型化し、それらに使用される液晶
電圧や液晶パネルのセグメント／コモン等もパネルの大
型化によって増大している。液晶パネルを表示させるの
に必要な消費電流はｆ・Ｃ・Ｖ（周波数Ｘ容量値Ｘ電
圧）に依存する。このため、液晶パネルの大型化に伴っ
て用いるべき電圧と容量が大きくなるに従ってますます
消費電流の増大を招く。

【００１４】近年、大きな液晶パネルを持ったパーソナ
ルコンピュータやワードプロセッサ等が小型化されブッ
ク型となってきている。これにより、どこにでも持ち運
べる便利さがあるものの、電池寿命が短いという問題が
ある。つまり、液晶パネルの消費電力の低減に対する要
求が大きい。

【００１５】この発明の目的は、上記従来技術の問題点
を解決しようとするもので、液晶パネルが大型化し且つ
駆動電圧が高電圧化しても、液晶パネルによる消費電力
を低減することを可能とした液晶駆動用電源装置を提供
することにある。

【００１６】

【発明の構成】

【００１７】

【課題を解決するための手段】本発明の第１の液晶パネ
ル駆動電源用半導体装置は、第１の基準電圧を演算増幅
器によりインピーダンス変換して第２の基準電圧として
出力する液晶パネル駆動電源用半導体装置において、液
晶表示期間中の任意のある一定の期間においては前記演
算増幅器の電流供給能力を高め、前記液晶表示期間中の
他の期間においては前記演算増幅器の電流供給能力を低
くする、制御手段を有するものとして構成される。

【００１８】本発明の第２の液晶パネル駆動電源用半導
体装置は、上記第１の装置において、前記制御手段は、
前記演算増幅器に対してそれの電流駆動能力を決定する
バイアス信号を加える基準電源回路を有し、前記基準電
源回路は、制御信号に応じて抵抗値を変化させ、前記抵
抗値に応じた前記バイアス信号を出力する、抵抗可変回
路を有するものとして構成される。

【００１９】本発明の第３の液晶パネル駆動電源用半導
体装置は、上記第２の装置において、前記基準電源回路
においては、高圧側電源と低圧側電源との間に第１トラ
ンジスタ及び前記抵抗可変回路の直列回路が接続されて
おり、前記第１トランジスタのゲートがその第１トラン
ジスタと前記抵抗可変回路との接続点に接続され、前記
接続点は前記バイアス信号の出力端であるものとして構
成される。

【００２０】本発明の第４の液晶パネル駆動電源用半導
体装置は、上記第１の装置において、前記演算増幅器に
対してその電流供給能力を決定するバイアス信号を出力
する基準電源回路を有し、前記基準電源回路は、前記演
算増幅器内のトランジスタとカレントミラーを構成する
第１トランジスタを有し、この第１トランジスタにはそ
れに並列に接続、切離し可能な第２トランジスタが設け
られ、この第２トランジスタは制御信号によって前記第
１トランジスタに接続、切離しされてトランジスタ能力
を昇降して前記バイアス信号の大きさを調節するものと
して構成されているものとして構成される。

【００２１】本発明の第５の液晶パネル駆動電源用半導
体装置は、上記第４の装置において、前記第１トランジ
スタと前記第２トランジスタの間には、前記制御信号に
よってオン／オフして前記第２トランジスタを前記第１
トランジスタに並列に接続、切離しする伝送ゲートが設
けられているものとして構成される。

【００２２】本発明の第６の液晶パネル駆動電源用半導
体装置は、上記第３の装置において、前記第１トランジ
スタは前記演算増幅器内のトランジスタとカレントミラ
ーを構成しており、前記第１トランジスタにはそれに並
列に接続、切離し可能な第２トランジスタが設けられ、
この第２トランジスタは外部からの制御信号によって前
記第１トランジスタに接続、切離しされてトランジスタ
能力を昇降して前記バイアス信号の大きさを調節するも
のとして構成されているものとして構成される。

【００２３】本発明の第７の液晶パネル駆動電源用半導
体装置は、上記第２〜６の１つの装置において、前記バ
イアス信号は平滑用のコンデンサを介して前記演算増幅
器に伝えられるものとして構成される。

【００２４】本発明の第８の液晶パネル駆動電源用半導
体装置は、上記第１の装置において、前記電流供給能力
を高める際には制御信号により前記演算増幅器を動作さ
せて前記第１基準電圧を前記第２基準電圧として出力さ
せ、前記電流供給能力を低くする際には前記制御信号に
より前記演算増幅器を停止させ、前記第１基準電圧をそ
のまま出力するものとして構成される。

【００２５】本発明の第９の液晶パネル駆動電源用半導
体装置は、上記第２〜８の１つの装置において、前記制
御信号は、３２．７６８ＫＨｚの水晶発振器によって作
られたものであるものとして構成される。

【００２６】本発明の第１０の液晶パネル駆動電源用半
導体装置は、上記第２〜９の１つの装置において、前記
制御信号は、同一の半導体基板上に形成されたマイクロ
プロセッサのＣＰＵから供給されるものとして構成され
る。

【００２７】

【作用】演算増幅器により、第１の基準電圧はインピー
ダンス変換して第２の基準電圧として出力され、液晶パ
ネルに加えられる。而して、液晶表示期間中のある一定
の期間中においては、演算増幅器の電位供給能力は高い
状態とされる。液晶表示期間中のその期間中において
は、演算増幅器の電流供給能力は低い状態とされる。こ
れにより消費電流が低減される。

【００２８】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。

【００２９】図１は本発明の第１実施例に係る液晶駆動
用電源装置の回路図を示すものである。図１に示すよう
に、演算増幅器回路１０９中の複数の演算増幅器１０４
には演算増幅器バイアスＯＰ−Ｂｉａｓ（またはバイア
スＯＰ−Ｂｉａｓ′）及びコントロール信号ＣＮＴＬが
供給されるコントロール信号ＣＮＴＬにより駆動能力が
切り替えられる。演算増幅器バイアスＯＰ−Ｂｉａｓと
ＯＰ−Ｂｉａｓ′は、液晶用高電位ＶＤＤと液晶用低電
位ＶＥＥの間の任意のある一定な電位をとり、両者は必
ずしも等しい必要はない。

【００３０】図１において、分圧回路１０５は、セグメ
ント／コモン容量性負荷ＣＳ等に出力する基準となる電
位Ｖ１〜Ｖ５を作り出すための回路である。この回路１
０５では、液晶パネルにおいて使用されている液晶用高
電位ＶＤＤと液晶用低電位ＶＥＥの間を抵抗Ｒ１〜Ｒ６
で分割して、電位Ｖ１〜Ｖ５を作り出している。これら
の電位Ｖ１〜Ｖ５の精度を良くするために、これらの抵
抗Ｒ１〜Ｒ６は、半導体におけるポリシリコンや、濃度
の薄いＰ型により、Ｐ型の拡散抵抗として高い抵抗値を
持つように設計される。抵抗Ｒ１〜Ｒ６の抵抗値を高く
したので、液晶用高電位ＶＤＤと液晶用低電位ＶＥＥの
間に流れる電流を抑制でき、且つ電位Ｖ１〜Ｖ５の取り
出し端の精度を高めることができ、更に半導体の製造に
おけるばらつきを抑えることができると共に、半導体基
板の製造過程で基板から変調を受けて抵抗値が変化す
る。抵抗の長さを調整することにより小さく抑えること
ができる。

【００３１】分圧回路１０５で作られた電位Ｖ１〜Ｖ５
は、ボルテージフォロー型と呼ばれる演算増幅器１０４
に入力電圧として与えられる。これにより、電位Ｖ１〜
Ｖ５は、電圧を変えずにインピーダンス変換して電位Ｖ
１′〜Ｖ５′として取り出される。つまり、電位Ｖ１〜
Ｖ５が分圧回路１０５の抵抗Ｒ１〜Ｒ６に対応する出力
インピーダンスを持つのに対して、演算増幅器１０４か
らの出力電位Ｖ１′〜Ｖ５′はインピーダンスが小さ
く、大きな駆動能力を有するものとなる。この駆動電流
は、演算増幅器１０４が形成された半導体集積回路内の
電源から、電源配線１０３に供給される。出力部１０２
は、選択信号Ｓ０〜Ｓ５により制御されるトランスファ
ーゲート１０８をする。各トランスファーゲート１０８
は、電源配線１０３が有する液晶用高電位ＶＤＤおよび
電位Ｖ１′〜Ｖ５′の中から自己に対応する電圧を出力
する。トランスファーゲート１０８の出力Ｖ１″〜Ｖ
５″の１つが、外部接続端子１０１を介して、液晶パネ
ルのセグメント／コモン容量性負荷ＣＳに供給する。

【００３２】出力部１０２は、液晶用高電位ＶＤＤと電
位Ｖ１′〜Ｖ５′のうちの１つが選択信号Ｓ０〜Ｓ５に
より選択される構成を示している。この選択信号Ｓ０〜
Ｓ５としては、出力部１０２がセグメント出力部の場合
には液晶パネルの表示データ信号をからませたものを用
いることもできる。また、セグメント出力部の場合、出
力部１０２としては、トランスファーゲート１０８
（１），１０８（４）のないものとすることもできる。
また、コモン専用出力部の場合には、１０８（２），１
０８（３）のないものとすること等もできる。

【００３３】図２は図１における演算増幅器１０４の一
例を示す回路図である。図２が図２５と異なる点は、ト
ランジスタ３７，３８を有することにある。即ち、液晶
用高電位ＶＤＤと出力電圧Ｖ５′の出力端子との間に、
Ｐ型ＭＯＳトランジスタ３７，３８を直列に接続し、Ｐ
型ＭＯＳトランジスタ３７のゲートに演算増幅器バイア
スＯＰ−Ｂｉａｓを接続し、Ｐ型ＭＯＳトランジスタ３
８のゲートにコントロール信号ＣＮＴＬを接続してい
る。

【００３４】図２の構成においては、Ｐ型ＭＯＳトラン
ジスタ３０のドレイン側ノード４３から分岐する電流Ｉ
Ｐ１とＩＰ２によりＰ型ＭＯＳトランジスタ３１と３２
とが比較動作する。これにより、出力電圧Ｖ５′は、そ
の電圧値が電位Ｖ５に等しくなるように制御される。Ｐ
型ＭＯＳトランジスタ３７、３８はコントロール信号Ｃ
ＮＴＬをインバータ９９の反転出力ＮＣＮＴＬにより出
力電圧Ｖ５′の電流駆動能力を変化させる。

【００３５】図３は図１における演算増幅器１０４の他
の例を示す。図３が図２６と異なる点は、トランジスタ
７７，７８を有することにある。即ち、液晶用低電位Ｖ
ＥＥと出力電圧Ｖ１′の出力端子との間に、Ｎ型ＭＯＳ
トランジスタ７７，７８を直列に接続し、Ｎ型ＭＯＳト
ランジスタ７７のゲートに演算増幅器バイアスＯＰ−Ｂ
ｉａｓ′を加え、Ｎ型ＭＯＳトランジスタ７８のゲート
にコントロール信号ＣＮＴＬを加えるようにしている。

【００３６】図３の構成においては、Ｎ型ＭＯＳトラン
ジスタ７０のドレインに流れ込むＮ型ＭＯＳトランジス
タ７１，７２からの電流によりＮ型ＭＯＳトランジスタ
７１と７２とが比較動作する。これにより、出力電圧Ｖ
１′はその電圧値が電位Ｖ１に等しくなるように制御さ
れる。Ｎ型ＭＯＳトランジスタ７７、７８は、コントロ
ール信号ＣＮＴＬにより、出力電圧Ｖ１′の電流駆動能
力を変化させる。

【００３７】以上のように、図２はＰトップ型の構成で
あり、図３はＮトップ型の構成である。この両者の使い
分けは、演算増幅器１０４の感度によって行う。入力電
圧が低い液晶用低電位ＶＥＥに近いものにはＰトップ型
のものを適用し、液晶用高電位ＶＤＤ側に近いものには
Ｎトップ型を適用する。つまり、図１の場合は、電位Ｖ
４、Ｖ５を入力とする演算増幅器にはＰトップ型のもの
を使用し、電位Ｖ１、Ｖ２、Ｖ３を入力とする演算増幅
器にはＮトップ型を使用し、Ｐトップ型とＮトップ型を
混載使用している。

【００３８】そして、これらの演算増幅器１０４は、電
位Ｖ１〜Ｖ５が入力されるのに伴い増幅および電流供給
能力を決定する。つまり、これらの増幅器１０４は、液
晶用高電位ＶＤＤと液晶用低電位ＶＥＥ間の任意の一定
の電位としての演算増幅器バイアスＯＰ−Ｂｉａｓまた
はＯＰ−Ｂｉａｓ′を入力する。入力された電位Ｖ１〜
Ｖ５と、増幅器１０４自らの出力電位である電位Ｖ１′
〜Ｖ５′とを比較する。比較した結果を、Ｐ型ＭＯＳト
ランジスタ３６または７６のゲートに入力し、電位Ｖ１
〜Ｖ５に等しい電圧の電位Ｖ１′〜Ｖ５′を得るような
平衡動作を行う。この状態で常時液晶用高電位ＶＤＤか
ら液晶用低電位ＶＥＥに電流を流し続ける。

【００３９】演算増幅器１０４に加えられる演算増幅器
バイアスＯＰ−Ｂｉａｓ，ＯＰ−Ｂｉａｓ′は、先にも
述べたように、液晶用高電位ＶＤＤと液晶用低電位ＶＥ
Ｅ間の任意の電圧である。図２の演算増幅器１０４にお
いて、演算増幅器バイアスＯＰ−Ｂｉａｓの電圧をＶＯ
Ｐとする。このＶＯＰとして、通常、液晶用高電位ＶＤ
Ｄ側に近く、しかもＶＤＤ−ＶＯＰ＞ＶＴＨＰ（ただ
し、ＶＴＨＰはＰ型ＭＯＳトランジスタの閾値電圧）を
満足し得る電圧が入力される。これにより、Ｐ型ＭＯＳ
トランジスタ３５，３７のゲートには、ＶＧＳ＝ＶＤＤ
−ＶＯＰなる浅いゲートバイアスが与えられる。このた
め、通常の出力電流は、ＭＯＳ型トランジスタの飽和領
域におけるものとして得られる。このため、演算増幅器
１０４の出力電流能力は、Ｐ型ＭＯＳトランジスタ３
５，３７によって決定される。これと同様にして、図３
に示される演算増幅器１０４では、演算増幅器バイアス
ＯＰ−Ｂｉａｓ′は、液晶用低電位ＶＥＥ側に近い浅い
電位とされ、出力電流能力はＮ型ＭＯＳトランジスタ７
５，７７により決定される。

【００４０】今、図１の外部接続端子１０１に接続され
るセグメント／コモンの電位を、消費電力を抑えつつ変
化させるには、次のようにすればよい。即ち、図２のＰ
型ＭＯＳトランジスタ３５と３７および図３のＮ型ＭＯ
Ｓトランジスタ７５と７７に十分な駆動能力を持たせ
る。外部接続端子１０１に所定の出力電位が出力された
後に、コントロール信号ＣＮＴＬにより図２のＰ型ＭＯ
Ｓトランジスタ３８、図３のＮ型ＭＯＳトランジスタ７
８をオフさせる。これにより、演算増幅器１０４の駆動
能力が制限される。これにより、消費電力は低減され
る。

【００４１】図４は以上の動作を示すタイミングチャー
トである。図４において、（Ａ）は選択信号Ｓ１、
（Ｂ）は選択信号Ｓ４、（Ｃ）は選択信号Ｓ５、（Ｄ）
は演算増幅器１０４に与えられるコントロール信号ＣＮ
ＴＬ、（Ｅ）は演算増幅器１０４に流れる電流の一例で
ある電流ＩＯＰ、（Ｆ）は演算増幅器１０４に流れる電
流の他の例である電流ＩＯＰ′、（Ｇ）は出力部１０２
の外部接続端子１０１からセグメント／コモン容量性負
荷ＣＳに与えられる電圧ＳＥＧ／ＣＯＭをそれぞれ示す
ものである。

【００４２】図４からも明らかなように、演算増幅器１
０４においては、コントロール信号ＣＮＴＬにより、演
算増幅部電流ＩＯＰはパルス状に変化する。これにより
セグメント／コモン容量性負荷ＣＳにはパルス状電流が
供給される。つまり、セグメント／コモン容量性負荷Ｃ
Ｓの電圧が変化する切り替わり目での電流駆動能力は十
分に確保でき、且つ電圧が確定した後には演算増幅部電
流ＩＯＰは低減する。これにより、電流の平均値は大幅
に減少することになる。一方、セグメント／コモン容量
性負荷ＣＳの出力電圧の切り替わり目での演算増幅器１
０４の駆動能力を更に大きくして図４（Ｆ）のように変
化させたとする。この場合、電流は演算増幅部電流ＩＯ
Ｐ′となり、セグメント／コモン容量性負荷ＣＳの電圧
の変化に要する時間Ｔｆや時間Ｔｒが短くなる。これに
より、所定の電圧への確定時間が短くて済む。これによ
り、消費電流を抑制しながら高速動作をおこなわせるこ
とができる。

【００４３】図５は本発明の第２の実施例に係る液晶駆
動用電源装置の回路図である。図５において、演算増幅
器用基準電源回路１０６は演算増幅器回路１０９を構成
する演算増幅器１０４に電圧ＶＰまたはＶＮを供給す
る。この電圧ＶＰ、ＶＮはコントロール信号ＣＮＴＬに
よりその電圧値を変化させることができるように構成さ
れる。その他の構成は、図１のものと同じであり、同一
の回路要素には同一の符号を付している。

【００４４】図６は図５に用いられる演算増幅器用基準
電源回路１０６の第１の例を示すものである。図６にお
いて、抵抗可変回路１０７においては、制御端子Ｒに与
えられるコントロール信号ＣＮＴＬに基づいて、ノード
Ｎ３とＮ４の間の抵抗値が変化する。演算増幅器用基準
電源回路１０６の出力電圧ＶＰは演算増幅器１０４に加
えられる。このような場合においては、図２５に示され
るＰトップ型の構成が適用される。

【００４５】図６において、コントロール信号ＣＮＴＬ
がＨレベルの場合は、抵抗可変回路１０７はノードＮ３
とＮ４の間の抵抗値を小さする。これにより回路１０７
を流れる電流を増大させる。一方、コントロール信号Ｃ
ＮＴＬがＬレベルの場合は、抵抗可変回路１０７のノー
ドＮ３とＮ４の間の抵抗値は大きくなる。これにより、
回路１０７に流れる電流は低減する。そして、電圧ＶＰ
および電圧ＶＮは、次段の演算増幅器１０４に、演算増
幅器バイアスＯＰ−Ｂｉａｓ，ＯＰ−Ｂｉａｓ′に代え
て供給される。

【００４６】以上のように、演算増幅器１０４に与える
電圧ＶＰ，ＶＮをコントロール信号ＣＮＴＬにより制御
することにより、演算増幅器１０４の電流供給能力を切
り替えることができる。これにより、図４のタイミング
チャートに示すようにコントロール信号ＣＮＴＬのレベ
ルを適時に切り替えるようにすれば、演算増幅器１０４
の電流の平均値を大幅に低減することができる。

【００４７】なお、図６では、演算増幅器１０４とし
て、演算増幅器用基準電源回路１０６から電圧ＶＰ出力
の供給を受けるＰトップ型を示している。演算増幅器用
基準電源回路１０６の電圧ＶＮ出力は、図２６に示すよ
うなＮトップ型の演算増幅器１０４に供給される。

【００４８】図７は、図６の抵抗可変回路１０７の第１
の例を示す回路図である。図７に示すように、ノードＮ
３とＮ４の間に抵抗Ｒａと抵抗Ｒｂを直列接続する。コ
ントロール信号ＣＮＴＬをゲートに受けるＮ型ＭＯＳト
ランジスタ６を、抵抗Ｒｂに並列に接続する。これによ
り、コントロール信号ＣＮＴＬがＨレベルの場合はＮ型
ＭＯＳトランジスタ６がオンしてノードＮ３、Ｎ４間の
抵抗値は小さくなり、コントロール信号ＣＮＴＬがＬレ
ベルの場合はＮ型ＭＯＳトランジスタ６がオフしてノー
ドＮ３、Ｎ４間の抵抗値は大きくなる。

【００４９】ここで図７の回路を図６に適用した場合の
動作について説明する。演算増幅器用基準電源回路１０
６において、液晶用高電位ＶＤＤから液晶用低電位ＶＥ
Ｅに向かって流れる電流は、Ｐ型ＭＯＳトランジスタ１
から抵抗可変回路１０７を通りＮ型ＭＯＳトランジスタ
２を通って液晶用低電位ＶＥＥに流れる。そして、コン
トロール信号ＣＮＴＬがＨレベルの場合トランジスタ６
がオンする。これにより、電流は、ノードＮ３から、抵
抗Ｒａ、オン状態のＮ型ＭＯＳトランジスタ６を通じて
ノードＮ４に至る。ここで、抵抗Ｒａ、Ｒｂがオン状態
のトランジスタ１、２、６よりも十分大きな抵抗を持つ
とする。このときには、、この液晶用高電位ＶＤＤから
液晶用低電位ＶＥＥに流れる電流ＩＢは、抵抗Ｒａによ
って略決定される。これにより、Ｐ型ＭＯＳトランジス
タ１における下流側（電圧ＶＰ側）のノードは電流ＩＢ
が流れるような電圧ＶＰとなる。これにより、Ｎ型ＭＯ
Ｓトランジスタ２は電流ＩＢが流れるようなノード電圧
ＶＮを発生する。Ｐ型ＭＯＳトランジスタ１のＭＯＳ型
トランジスタ能力値Ｗ／Ｌが仮に１であるとする。一
方、演算増幅器１０４におけるＰ型ＭＯＳトランジスタ
３０と３５はカレントミラーを構成している。Ｐ型ＭＯ
Ｓトランジスタ３０、３５のＭＯＳ型トランジスタ能力
値Ｗ／Ｌが、それぞれ、Ｐ型ＭＯＳトランジスタ１の１
倍及び１００倍であるとする。Ｐ型ＭＯＳトランジスタ
３０には電流ＩＢと同じ電流が流れ、Ｐ型ＭＯＳトラン
ジスタ３５には電流ＩＢの１００倍の電流が流れること
になる。

【００５０】一方、コントロール信号ＣＮＴＬがＬレベ
ルのときを考える。このときには、Ｎ型ＭＯＳトランジ
スタ６がオフする。これにより、抵抗Ｒａと抵抗Ｒｂが
直列となって電流が減少する。仮に、この場合に電流Ｉ
Ｂが、トランジスタ６がオンとしたときの１０分の１に
低減したとする。Ｐ型ＭＯＳトランジスタ３０とＰ型Ｍ
ＯＳトランジスタ３５に流れる電流も同様に１０分の１
に減少する。

【００５１】以上のように構成したので、出力部１０２
中の外部接続端子１０１に接続されるセグメント／コモ
ン容量性負荷ＣＳへの出力電位が十分なレベルに達した
後に、コントロール信号ＣＮＴＬを制御することによっ
て、演算増幅器１０４における消費電流の平均値を削減
することができる。

【００５２】なお、以上のような動作は、図６におけ
る、演算増幅器１０４に代えて図２６のＮトップ型の回
路１０４を用い、図６のＶＮと図２６のＶＮとを接続し
た場合も同様である。この場合には、上述の説明におけ
るトランジスタ１，３０，３５が、トランジスタ２，７
０，７５にそれぞれ対応することになる。

【００５３】図８は、図６の演算増幅器用基準電源回路
１０６の第２の例を示す。図８からも明らかなように、
図７のＮ型ＭＯＳトランジスタ６の代わりに、トランス
ファーゲート４６を用いている。コントロール信号ＣＮ
ＴＬをインバータ５を介してトランスファーゲート４６
に与えるようにしている。動作は図７と同様である。

【００５４】図９は、図６の演算増幅器用基準電源回路
１０６の第３の例を示す。図９からも明らかなように、
Ｎ型ＭＯＳトランジスタ６と抵抗Ｒａの直列回路と、Ｎ
型ＭＯＳトランジスタ７と抵抗Ｒｂとの直列回路と、ノ
ードＮ３とＮ４の間に並列に接続している。コントロー
ル信号ＣＮＴＬを、Ｎ型ＭＯＳトランジスタ６のゲート
に直接加え、Ｎ型ＭＯＳトランジスタ７のゲートにイン
バータ５を介して与えるようにしている。

【００５５】図９において、コントロール信号ＣＮＴＬ
がＨレベルの場合は、Ｎ型ＭＯＳトランジスタ６がオン
となる。ノードＮ３とＮ４の間はほぼ抵抗Ｒａのみとな
る。コントロール信号ＣＮＴＬがＬレベルの場合は、Ｎ
型ＭＯＳトランジスタ７がオンとなる。ノードＮ３とＮ
４の間はほぼ抵抗Ｒｂのみとなる。その結果、抵抗Ｒｂ
がＲａより大きい抵抗値を持つとすると、図７の場合と
同様に、ノードＮ３とＮ４の間を流れる電流電流ＩＢを
制御することができる。

【００５６】図１０は、図６の演算増幅器用基準電源回
路１０６の第４の例を示す。図１０からも明らかなよう
に、Ｐ型ＭＯＳトランジスタ４７，４８の並列回路がノ
ードＮ３とＮ４の間に接続されている。Ｐ型ＭＯＳトラ
ンジスタ４７のゲートにはコントロール信号ＣＮＴＬが
加えられ、Ｐ型ＭＯＳトランジスタ４８のゲートにはイ
ンバータ５を介して反転のコントロール信号ＮＣＮＴＬ
が入力される。

【００５７】以上の図１０において、コントロール信号
ＣＮＴＬのレベルＨ，Ｌに応じてＰ型ＭＯＳトランジス
タ４７，４８の一方がオンし、他方がオフする。つま
り、ノードＮ３，Ｎ４間のトランジスタ抵抗値が変化す
るので、図７の場合と同様に、電流ＩＢを制御すること
ができる。

【００５８】図１１は、図６の演算増幅器用基準電源回
路１０６の第５の例を示す。図１１からも明らかなよう
に、この構成は図９の構成の変形例である。ノードＮ３
には抵抗Ｒａの一端が接続され、抵抗Ｒａの他端には抵
抗ＲＣ、ＲＤ、ＲＥが並列に接続される。抵抗ＲＣ、Ｒ
Ｄ、ＲＥにはそれぞれ直列にＮ型ＭＯＳトランジスタＴ
Ｃ、ＴＤ、ＴＥの一端側が接続されている。トランジス
タＴＣ、ＴＤ、ＴＥの他端側は並列にノードＮ４に接続
されている。Ｎ型ＭＯＳトランジスタＴＣ、ＴＤ、ＴＥ
の各ゲートには選択信号ＳＣ、ＳＤ、ＳＥが与えられ
る。これにより、トランジスタＴＣ、ＴＤ、ＴＥのうち
の任意のものをオンさせることができる。

【００５９】以上の図１１においては、選択信号ＳＣ、
ＳＤ、ＳＥの適宜組み合わせにより各トランジスタＴ
Ｃ、ＴＤ、ＴＥのオン、オフを決定できる。これによ
り、ノードＮ３とＮ４の間の抵抗値を変化させることが
できる。これにより、電流ＩＢを変えることができる。
その結果、図７の場合と同様の動作を、よりきめ細かな
制御状態で行わせることができる。

【００６０】図１２は、図５の基準電源回路１０６の第
２の例を示す。同図１２に示すように、演算増幅器用基
準電源回路１０６においては、抵抗可変回路１０７に直
列にＰ型ＭＯＳトランジスタ８が接続され、そのゲート
には反転イネーブル信号ＮＥｎａｂｌｅが入力される。
また、Ｐ型ＭＯＳトランジスタ９が液晶用高電位ＶＤＤ
と電圧ＶＰの間に接続されている。このトランジスタ９
のゲートには反転イネーブル信号ＮＥｎａｂｌｅが入力
されている。反転イネーブル信号ＮＥｎａｂｌｅがゲー
ト入力されるＮ型ＭＯＳトランジスタ１０が、電圧ＶＮ
と液晶用低電位ＶＥＥとの間に接続されている。イネー
ブル信号Ｅｎａｂｌｅをゲート入力されるＰ型ＭＯＳト
ランジスタ４０が、Ｐ型ＭＯＳトランジスタ３５に並列
に接続されている。反転イネーブル信号ＮＥｎａｂｌｅ
がゲート入力されるＮ型ＭＯＳトランジスタ３９が、Ｎ
型ＭＯＳトランジスタ３３に並列に接続されている。図
１２において、図６と同等の要素には同一の符号を付し
ている。

【００６１】以上の図１２において、イネーブル信号Ｅ
ｎａｂｌｅがＨレベルの場合（反転イネーブル信号ＮＥ
ｎａｂｌｅがＬレベルの場合）はトランジスタ８がオン
状態にあり、トランジスタ９、１０、４０、３９がオフ
状態である。このため、図１２の回路は、図６の回路と
ほぼ等価な回路となりそれと同様の動作を行なう。

【００６２】これに対して、イネーブル信号Ｅｎａｂｌ
ｅがＬレベルのとき（反転イネーブル信号ＮＥｎａｂｌ
ｅがＨレベルのとき）はトランジスタ８がオフ状態とな
り、トランジスタ９、１０、３９、４０がオンする。こ
の場合には、Ｐ型ＭＯＳトランジスタ８によって、液晶
用高電位ＶＤＤと液晶用低電位ＶＥＥとの間に流れる電
流がカットされる。Ｐ型ＭＯＳトランジスタ３５のゲー
トには、Ｐ型ＭＯＳトランジスタ９を通じて、液晶用高
電位ＶＤＤが供給され、Ｐ型ＭＯＳトランジスタ３５は
オフする。トランジスタ３９のオン等によってＮ型ＭＯ
Ｓトランジスタ３６もオフとなる。これにより、液晶用
高電位ＶＤＤから液晶用低電位ＶＥＥに流れる電流がカ
ットされる。ところが、このままでは出力電圧Ｖ５′が
フローティングとなってしまい、液晶パネルの誤点灯や
にじみの原因となってしまうので、液晶パネル等の非使
用時はＰ型ＭＯＳトランジスタ４０により出力電圧Ｖ
５′を液晶用高電位ＶＤＤレベルに引上げておく。

【００６３】以上のように、イネーブル信号Ｅｎａｂｌ
ｅを適用することにより動作を可能、否可能の間で選択
することが可能である。なお、演算増幅器用基準電源回
路１０６の電圧ＶＮは図２６のようなＮトップ型の演算
増幅器１０４に接続される。この場合も、イネーブル信
号Ｅｎａｂｌｅや反転イネーブル信号ＮＥｎａｂｌｅ
を、図１２に用いたトランジスタ８、９、１０、４０、
３９等と同様に機能するトランジスタと共に適用するこ
とにより、上記と同様の機能を得ることができる。

【００６４】図１３は、図５の基準電源回路１０６の第
３の例を示す回路図である。同図１３に示すように、基
準電源回路１０６のＰ型ＭＯＳトランジスタ１に、Ｐ型
ＭＯＳトランジスタ２１と２２の直列回路が並列接続さ
れている。トランジスタ２には、Ｎ型ＭＯＳトランジス
タ２３と２４の直列回路が並列に接続されている。Ｐ型
ＭＯＳトランジスタ２２のゲートはそのドレインに接続
され、Ｎ型ＭＯＳトランジスタ２３のドレインはそのゲ
ートに接続されている。Ｐ型ＭＯＳトランジスタ２１の
ソースは液晶用高電位ＶＤＤに、ドレインはＰ型ＭＯＳ
トランジスタ２２のソースに、ゲートはコントロール信
号ＣＮＴＬにそれぞれ接続されている。また、Ｎ型ＭＯ
Ｓトランジスタ２４のソースは液晶用低電位ＶＥＥに、
ドレインはＮ型ＭＯＳトランジスタ２３のソースに、ゲ
ートはインバータ２５を介してコントロール信号ＣＮＴ
Ｌにそれぞれ接続されている。Ｐ型ＭＯＳトランジスタ
１のドレインとＮ型ＭＯＳトランジスタ２のドレインと
の間には抵抗Ｒａ′が接続される。

【００６５】以上の図１３において、コントロール信号
ＣＮＴＬがＨレベルの場合はトランジスタ２１，２４は
共にオフする。このため高電位ＶＤＤから低電位ＶＥＥ
に流れる電流は、トランジスタ１と抵抗Ｒａ′とトラン
ジスタ２で決定される。抵抗Ｒａ′には電流ＩＢ′が流
れる。また、演算増幅器１０４において、トランジスタ
３０、３５のカレントミラー比がＰ型ＭＯＳトランジス
タ１に対してそれぞれ１倍、１００倍であるとする。Ｐ
型ＭＯＳトランジスタ１には電流ＩＢ′なる電流が流れ
ている。このため、トランジスタ３０には電流ＩＢ′
が、トランジスタ３５には電流ＩＢ′Ｘ１００の電流が
流れる。

【００６６】これに対して、コントロール信号ＣＮＴＬ
がＬレベルになると次のように動作する。即ち、トラン
ジスタ２１，２４がオンする。これにより、トランジス
タ１にはトランジスタ２１、２２の直列回路が並列に入
り、トランジスタ２にはトランジスタ２３、２４の直列
回路が並列に入る。ここで、各トランジスタのオン抵抗
が抵抗Ｒａ′よりも非常に小さく、そのため抵抗Ｒａ′
に流れる電流はほとんど変わることなく電流ＩＢ′であ
るとする。さらに、Ｐ型ＭＯＳトランジスタ２１、２２
のＭＯＳ型トランジスタ能力値Ｗ／Ｌが、Ｐ型ＭＯＳト
ランジスタ１のＮ倍に設定してあるとする。このとき、
トランジスタ２１、２２、１の合計のトランジスタ能力
値Ｗ／ＬはＮ＋１倍となり、これらのトランジスタとカ
レントミラーをなすトランジスタ３０と３５の流し出し
電流は１／（Ｎ＋１）倍に減少する。つまり、コントロ
ール信号ＣＮＴＬにより演算増幅器１０４での電流の平
均値を低減することができる。

【００６７】なお、演算増幅器用基準電源回路１０６の
電圧ＶＮに接続される演算増幅器１０４が図２６のよう
なＮトップ型の場合も、上記と同様に、Ｎ型ＭＯＳトラ
ンジスタ７０，７５に流れる電流が制御され消費電流を
低減することができる。

【００６８】図１４は図５の基準電源回路１０６の第４
の例を示すものである。図１４に示すように、トランジ
スタ１には、トランスファーゲート２７によって、Ｐ型
ＭＯＳトランジスタ２６が並列に接続切離し可能にされ
ている。Ｎ型ＭＯＳトランジスタ２には、トランスファ
ーゲート２９によって、Ｎ型ＭＯＳトランジスタ２８が
並列に接続切離し可能にされている。トランスファーゲ
ート２７と２９には、コントロール信号ＣＮＴＬとこれ
をインバータ２５で反転した信号が入力されている。コ
ントロール信号ＣＮＴＬがＨレベルの場合、トランスフ
ァーゲート２７、２９はオフとされる。コントロール信
号ＣＮＴＬがＬレベルの場合、トランスファーゲート２
７、２９はオンとされる。

【００６９】図１４の回路の動作は図１３の回路と略同
様である。即ち、Ｐ型ＭＯＳトランジスタ２６、Ｎ型Ｍ
ＯＳトランジスタ２８のＭＯＳ型トランジスタ能力値Ｗ
／Ｌを適宜設定することで、図１３とほぼ同様の作用、
効果が得られる。

【００７０】以上のようなトランジスタのＭＯＳ型トラ
ンジスタ能力値Ｗ／Ｌを可変とする構成は、図７、８、
９、１１に示すような抵抗を選択可変する構成よりも、
半導体集積回路のチップ面積を小さくすることができ
る。つまり、半導体で高い抵抗値を作るには大きな面積
を必要とする。しかし、トランジスタによる比だけで電
流値制御する場合、トランジスタの面積は小さくてす
み、チップ面積に与える影響が少ない。

【００７１】図１５は、図５の基準電源回路１０６の第
５の例を示す。図１５に示すように、基準電源回路１０
６のトランジスタ１には、トランジスタ２１と２２の直
列回路と、トランジスタ８０、８１の直列回路とがそれ
ぞれ並列接続されている。トランジスタ２には、トラン
ジスタ２３と２４の直列回路と、トランジスタ８３、８
４の直列回路とがそれぞれ並列接続されている。トラン
ジスタ２２のゲートはそのドレインに接続され、トラン
ジスタ２３のドレインはそのゲートに接続されている。
一方、トランジスタ２１のソースは液晶用高電位ＶＤＤ
に、ドレインはＰ型ＭＯＳトランジスタ２２のソース
に、ゲートは選択信号ＳＧにそれぞれ接続されている。
トランジスタ８１のゲートはそのドレインに接続され、
トランジスタ８３のドレインはそのゲートに接続されて
いる。一方、トランジスタ８０のソースは液晶用高電位
ＶＤＤに、ドレインはトランジスタ８１のソースに、ゲ
ートは選択信号ＳＦにそれぞれ接続されている。また、
トランジスタ２４のソースは液晶用低電位ＶＥＥに、ド
レインはＮ型ＭＯＳトランジスタ２３のソースに、ゲー
トはインバータ２５を介して選択信号ＳＧにそれぞれ接
続されている。また、トランジスタ８４のソースは液晶
用低電位ＶＥＥに、ドレインはトランジスタ８３のソー
スに、ゲートはインバータ８２を介して選択信号ＳＦに
それぞれ接続されている。また、トランジスタ１のドレ
インとトランジスタ２のドレインの間には抵抗Ｒａ′が
接続されている。

【００７２】以上の図１５によれば、図１３の構成の場
合よりも、演算増幅器１０４に流れる電流を選択信号Ｓ
Ｆ、ＳＧにより更に細かく制御することができる。これ
により外部に接続される液晶パネルの容量（負荷容量）
に対する駆動能力を調整するうえで好適な構成とするこ
とができる。

【００７３】図１６は、図５の基準電源回路１０６の第
６の例を示す。図１６に示すように、Ｐ型ＭＯＳトラン
ジスタ９０はトランジスタ１と並列に電圧ＶＰに接続さ
れている。Ｎ型ＭＯＳトランジスタ９２はＮ型ＭＯＳト
ランジスタ２と並列に電圧ＶＮに接続される。トランジ
スタ９０のゲートは、トランスファーゲート９１を介し
て電圧ＶＰに接続されると共に、Ｐ型ＭＯＳトランジス
タ９４を介して液晶用高電位ＶＤＤに接続されている。
Ｎ型ＭＯＳトランジスタ９２のゲートは、トランスファ
ーゲート９３を介して電圧ＶＮに接続されると共に、Ｎ
型ＭＯＳトランジスタ９５を介して液晶用低電位ＶＥＥ
に接続されている。トランスファーゲート９１、９３に
は、コントロール信号ＣＮＴＬおよびインバータ９６に
よって得られるコントロール信号ＣＮＴＬの反転信号が
入力される。また、Ｐ型ＭＯＳトランジスタ９４のゲー
トには、インバータ９６からコントロール信号ＣＮＴＬ
の反転信号が入力される。Ｎ型ＭＯＳトランジスタ９５
のゲートには、コントロール信号ＣＮＴＬが入力され
る。

【００７４】以上の図１６において、トランジスタ９
０，９２のゲート入力端は、コントロール信号ＣＮＴＬ
がＬレベルの時にトランスファーゲート９１，９３が共
にオンすることから、それぞれ電圧ＶＰ，ＶＮに接続さ
れる。一方、コントロール信号ＣＮＴＬがＨレベルの時
には、Ｐ型ＭＯＳトランジスタ９０のゲートをＰ型ＭＯ
Ｓトランジスタ９４を介して液晶用高電位ＶＤＤに固定
すると共に、Ｎ型ＭＯＳトランジスタ９２のゲートをＮ
型ＭＯＳトランジスタ９５を介して液晶用低電位ＶＥＥ
に固定する。これにより、トランスファーゲート９１，
９３がオフした時に、Ｐ型ＭＯＳトランジスタ９０とＮ
型ＭＯＳトランジスタ９２がフローティングとなってオ
ンしないようにしている。そして、Ｐ型ＭＯＳトランジ
スタ９０とＮ型ＭＯＳトランジスタ９２は、同種のＰ型
ＭＯＳトランジスタ１とＮ型ＭＯＳトランジスタ２に対
して、サイズおよびＭＯＳ型トランジスタ能力値Ｗ／Ｌ
を容易に設定できる。このため、Ｐ型ＭＯＳトランジス
タ９０のＭＯＳ型トランジスタ能力値Ｗ／Ｌを、Ｐ型Ｍ
ＯＳトランジスタ１の４倍にするときには、Ｐ型ＭＯＳ
トランジスタ９０の代わりにＰ型ＭＯＳトランジスタ１
と同様のトランジスタを４個並列に配置するか、もしく
はＬ（チャンネル長）を一定にし、Ｗ（チャンネル幅）
を４倍にすれば、容易に４倍のＭＯＳ型トランジスタ能
力値Ｗ／Ｌを実現できる。

【００７５】以上の図１６によれば、図１３におけるト
ランジスタ２１，２２のオン抵抗や、図１４におけるト
ランスファーゲート２７，２９等の影響を考慮すること
なく、ＭＯＳ型トランジスタ能力値Ｗ／Ｌをコントロー
ルできる。このため、消費電流の設定やトランジスタの
設計を行なう上で、非常に簡単で確実である。

【００７６】図１７は図５における基準電源回路１０６
の第７の例を示すものである。図１７に示すように、図
１６の抵抗Ｒａ′の代わりに図６で示した抵抗可変回路
１０７を用いたものである。抵抗可変回路１０７として
は図７〜図１１に示したものが適用可能である。

【００７７】図１７の構成によっても、同様に、演算増
幅器１０４の電流をコントロール信号ＣＮＴＬにより制
御可能であり、結果として消費電流を低減することがで
きる。

【００７８】なお、図１７と同様に、図１３、図１４、
図１５の構成における抵抗Ｒａ′の代わりに、図７〜図
１１に示すような構成の抵抗可変回路１０７を適用して
も同様の効果を得ることができる。

【００７９】図１８は図５の基準電源回路１０６の第８
の例を示す回路構成図である。電圧ＶＰと電圧ＶＮの出
力部に、それぞれ、コンデンサＣＰＰとコンデンサＣＮ
Ｎを接続した構成を例示する。

【００８０】図５において、演算増幅器１０４の能力
を、つまり消費電流をコントロール信号ＣＮＴＬによっ
て切り替えたとする。このようにすると、図１９に示す
ような演算増幅器１０４では、入力される電圧Ｖ１は一
定であっても、図２０（Ａ）に示すようにコントロール
信号ＣＮＴＬの切り替え時に、図２０（Ｂ）に示すよう
に出力電圧Ｖ１′に若干の変動をきたす。この変動は演
算増幅器１０４の能力等によってまちまちであるが、定
まった一定の電位を作り出す演算増幅器としての能力と
しては好ましくない。特に、コントロール信号ＣＮＴＬ
がＬレベルになった時にでるノイズは、演算増幅器の能
力が小さくなっていることと相俟って、コントロール信
号ＣＮＴＬがＨレベルになった時のノイズに比較して、
減衰に多少の時間を要する。この原因は、コントロール
信号ＣＮＴＬによって基準電源回路１０６の中の抵抗が
急に変化するため、抵抗を流れる電流が変わり、そのた
めに演算増幅器用基準電源回路１０６の出力である電圧
ＶＰや電圧ＶＮも急激に変動し、演算増幅器１０４の中
の比較部がこの変動に追従できないためである。したが
って、図１８に示すように、電圧ＶＰと電圧ＶＮにそれ
ぞれコンデンサＣＰＰやＣＮＮを接続することにより、
電圧ＶＰ、ＶＮを緩やかに変動させ、その電位変動に対
しても演算増幅器１０４が追従できるようにすれば、演
算増幅器１０４の出力のノイズを低減し、入力に対応し
た確実な出力を得ることができる。

【００８１】図２１は、図１の演算増幅器１０４の他の
例を示す。図２１において、演算増幅器１０４は動作停
止機能を有するものである。電圧Ｖ５をトランスファー
ゲート１１１を通じて電圧Ｖ５′に接続している。コン
トロール信号ＣＮＴＬは、トランスファーゲート１１１
に直接与えられると共に、インバータ１１２を介してノ
ード１１３に与えられる。インバータ１１２の出力であ
るノード１１３の電位によって、演算増幅器１０４の動
作が停止させられる。

【００８２】図２、図３では演算増幅器１０４の能力を
コントロール信号ＣＮＴＬで切り替える構成を例示し
た。一般に、演算増幅器１０４としては、出力電圧の変
わり目において、セグメント／コモン容量性負荷ＣＳに
対する大きな電流供給能力を必要とする。このため、図
２１においては、コントロール信号ＣＮＴＬをＨレベル
にして演算増幅器１０４を動作状態にし、分圧回路１０
５からの電圧Ｖ５をインピーダンスーダンス変換し、Ｖ
５′として電源配線１０３に供給する。出力電圧を保持
すればよいだけの場合は、コントロール信号ＣＮＴＬを
Ｌレベルにして、演算増幅器１０４の動作を停止させる
と共に、トランスファーゲート１１１をオンし、電圧Ｖ
５をそのまま出力電圧Ｖ５′として出力させ、消費電力
の低減を行なう。

【００８３】なお、演算増幅器１０４が具体的に図２、
図３の構成をとる場合において、その動作を停止させる
には、次のようにする。即ち、図２１におけるノード１
１３のレベルがＨレベルの時に、Ｐ型ＭＯＳトランジス
タ３５，３８（図２）及びＮ型ＭＯＳトランジスタ３６
（図２）を確実にオフさせるか、またはＮ型ＭＯＳトラ
ンジスタ７５，７８（図３）またはＰ型ＭＯＳトランジ
スタ７６（図３）を確実にオフさせればよい。つまり、
基本的には図１２の構成のＰ型ＭＯＳトランジスタ４０
を除去しＥｎａｂｌｅにＣＮＴＬ信号を、ＮＥｎａｂｌ
ｅにノード１１３信号を入力した構成となる。

【００８４】なお、図のように演算増幅器バイアスＯＰ
−Ｂｉａｓや演算増幅器バイアスＯＰ−Ｂｉａｓ′を供
給する回路をも、液晶用高電位ＶＤＤから液晶用低電位
ＶＥＥに電流が流れないように制御すれば、より消費電
力の低減を計ることができる。

【００８５】時計等の液晶表示を行なうための水晶発振
器やセラロック等の発振器を持つ装置は、３２．７６８
ＫＨｚの基準発振源を持つ。このため、コントロール信
号ＣＮＴＬはこの発振源から作り出すことができる。一
方、図２２のブロック図に示すように、各実施例で示し
た液晶表示用電源回路１１４が、ＣＰＵ１１５と共に半
導体集積回路１１６に組み込まれる場合には、ＣＰＵ１
１５からコントロール信号ＣＮＴＬの供給を受けるよう
にしてもよい。この場合、ＣＰＵ１１５に使われるクロ
ック信号を分周して用いても、ＣＰＵ１１５に内蔵され
るプリスケーラ等を用いて発生させるようにしてもよ
い。

【００８６】なお、上に示した各機能部の構成例は代表
的な例を示すものであり、それぞれの機能を組み合わせ
て相互補完的に機能を果たせるようにすることが可能で
あり、本発明の範囲内で各種の組み合わせが可能であ
る。

【００８７】

【発明の効果】以上述べたように、本発明によれば液晶
パネルに供給する電圧を変化させるに当たり、電圧の変
化時点においては電流駆動能力を高めることにより高い
精度の電圧供給と早い応答性を実現し、電圧確定後は電
流駆動能力を制限することにより消費電流の低減を計る
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る液晶駆動用電源装置の
回路構成図である。

【図２】図１の演算増幅器の例を示す回路構成図であ
る。

【図３】図１の演算増幅器の他の例を示す回路構成図で
ある。

【図４】図１の構成の動作を説明するためのタイミング
チャートである。

【図５】本発明の他の実施例に係る液晶駆動用電源装置
の回路構成図である。

【図６】図５の構成における演算増幅器用基準電源回路
の第１の例を示す回路構成図である。

【図７】図６の１０７における抵抗可変回路の第１の例
を示す回路構成図である。

【図８】図６の１０７における抵抗可変回路の第２の例
を示す回路構成図である。

【図９】図６の１０７における抵抗可変回路の第３の例
を示す回路構成図である。

【図１０】図６の１０７における抵抗可変回路の第４の
例を示す回路構成図である。

【図１１】図６の１０７における抵抗可変回路の第５の
例を示す回路構成図である。

【図１２】図５の構成における演算増幅器用基準電源回
路の第２の例を示す回路構成図である。

【図１３】図５の構成における演算増幅器用基準電源回
路の第３の例を示す回路構成図である。

【図１４】図５の構成における演算増幅器用基準電源回
路の第４の例を示す回路構成図である。

【図１５】図５の構成における演算増幅器用基準電源回
路の第５の例を示す回路構成図である。

【図１６】図５の構成における演算増幅器用基準電源回
路の第６の例を示す回路構成図である。

【図１７】図５の構成における演算増幅器用基準電源回
路の第７の例を示す回路構成図である。

【図１８】図５の構成における演算増幅器用基準電源回
路の第８の例を示す回路構成図である。

【図１９】電流供給能力を変化させた演算増幅器の説明
図である。

【図２０】図１９の動作を説明する波形図である。

【図２１】図２、３に示した演算増幅器の他の例を示す
回路ブロック図である。

【図２２】コントロール信号の供給方法を説明するブロ
ック図である。

【図２３】従来の液晶駆動用電源装置の回路構成図であ
る。

【図２４】図２３における演算増幅器用基準電源回路の
例を示す回路構成図である。

【図２５】図２３における演算増幅器の構成の例を示す
回路構成図である。

【図２６】図２３における演算増幅器の構成の他の例を
示す回路構成図である。

【図２７】図２３の構成の動作を説明するタイミングチ
ャートである。

【符号の説明】１Ｐ型ＭＯＳトランジスタ２Ｎ型ＭＯＳトランジスタ５インバータ６Ｎ型ＭＯＳトランジスタ７Ｎ型ＭＯＳトランジスタ８Ｐ型ＭＯＳトランジスタ９Ｐ型ＭＯＳトランジスタ１０Ｎ型ＭＯＳトランジスタ２１Ｐ型ＭＯＳトランジスタ２２Ｐ型ＭＯＳトランジスタ２３Ｎ型ＭＯＳトランジスタ２４Ｎ型ＭＯＳトランジスタ２５インバータ２６Ｐ型ＭＯＳトランジスタ２７トランスファーゲート２８Ｎ型ＭＯＳトランジスタ２９トランスファーゲート３０Ｐ型ＭＯＳトランジスタ３１Ｐ型ＭＯＳトランジスタ３２Ｐ型ＭＯＳトランジスタ３３Ｎ型ＭＯＳトランジスタ３４Ｎ型ＭＯＳトランジスタ３５Ｐ型ＭＯＳトランジスタ３６Ｎ型ＭＯＳトランジスタ３７Ｐ型ＭＯＳトランジスタ３８Ｐ型ＭＯＳトランジスタ３９Ｎ型ＭＯＳトランジスタ４０Ｐ型ＭＯＳトランジスタ４６トランスファーゲート４７Ｐ型ＭＯＳトランジスタ４８Ｐ型ＭＯＳトランジスタ７０Ｎ型ＭＯＳトランジスタ７１Ｎ型ＭＯＳトランジスタ７２Ｎ型ＭＯＳトランジスタ７３Ｐ型ＭＯＳトランジスタ７４Ｐ型ＭＯＳトランジスタ７５Ｎ型ＭＯＳトランジスタ７６Ｐ型ＭＯＳトランジスタ７７Ｎ型ＭＯＳトランジスタ７８Ｎ型ＭＯＳトランジスタ８０Ｐ型ＭＯＳトランジスタ８１Ｐ型ＭＯＳトランジスタ８２インバータ８３Ｎ型ＭＯＳトランジスタ８４Ｎ型ＭＯＳトランジスタ９１トランスファーゲート９２Ｎ型ＭＯＳトランジスタ９３トランスファーゲート９４Ｐ型ＭＯＳトランジスタ９５Ｎ型ＭＯＳトランジスタ９６インバータ１００駆動回路１０１外部接続端子１０２出力部１０３電源配線１０４演算増幅器１０５分圧回路１０６演算増幅器用基準電源回路１０７抵抗可変回路１０８トランスファーゲート１０９演算増幅器回路１１１トランスファーゲート１１２インバータ１１３ノード１１４液晶表示用電源回路１１５ＣＰＵ１１６半導体集積回路ＣＳセグメント／コモン容量性負荷ＶＤＤ液晶用高電位ＶＥＥ液晶用低電位Ｃ１コンデンサＣ２コンデンサＣ３コンデンサＣ４コンデンサＣ５コンデンサＣＰコンデンサＣＮコンデンサＣＰＰコンデンサＣＮＮコンデンサＲａ抵抗Ｒｂ抵抗ＲＣ抵抗ＲＤ抵抗ＲＥ抵抗ＴＣトランジスタＴＤトランジスタＴＥトランジスタＲａ′ 抵抗ＲＡ抵抗

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年４月１０日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００６

【補正方法】変更

【補正内容】

【０００６】図２６は、図２３における演算増幅器１０
４の他の例を示す回路図であり、特にＮトップ型の回路
を例示するものである。同図に示すように、電圧ＶＮ
は、Ｎ型ＭＯＳトランジスタ７０のゲートとＮ型ＭＯＳ
トランジスタ７５のゲートに供給される。電圧Ｖ１はＮ
型ＭＯＳトランジスタ７１のゲートに供給される。Ｎ型
ＭＯＳトランジスタ７０、７５のソースは液晶用低電位
ＶＥＥに接続される。Ｎ型ＭＯＳトランジスタ７０のド
レインはＮ型ＭＯＳトランジスタ７１、７２のソースに
接続される。Ｐ型ＭＯＳトランジスタ７３、７４、７６
のソースは液晶用高電位ＶＤＤに接続される。Ｐ型ＭＯ
Ｓトランジスタ７３、７４のゲートは、共通接続され、
Ｎ型ＭＯＳトランジスタ７２のドレインとＰ型ＭＯＳト
ランジスタ７４のドレインの接続点に接続される。Ｎ型
ＭＯＳトランジスタ７１のドレインとＰ型ＭＯＳトラン
ジスタ７３のドレインが接続され、その接続点はＰ型Ｍ
ＯＳトランジスタ７６のゲートに接続される。Ｎ型ＭＯ
Ｓトランジスタ７５のドレインとＰ型ＭＯＳトランジス
タ７６のドレインは接続され、その接続点からは出力電
圧Ｖ１′が出力される。この出力電圧Ｖ１′は、Ｎ型Ｍ
ＯＳトランジスタ７２のゲートにフィードバックされ
る。Ｎ型ＭＯＳトランジスタ７２のゲートとＰ型ＭＯＳ
トランジスタ７６のゲートの間にはこの演算増幅器の発
振防止用の為の位相保障用としてコンデンサＣＮが接続
される。

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図１４

【補正方法】変更

【補正内容】

【図１４】

Claims

【特許請求の範囲】

【請求項１】第１の基準電圧を演算増幅器によりインピ
ーダンス変換して第２の基準電圧として出力する液晶パ
ネル駆動電源用半導体装置において、液晶表示期間中の任意のある一定の期間においては前記
演算増幅器の電流供給能力を高め、前記液晶表示期間中
の他の期間においては前記演算増幅器の電流供給能力を
低くする、制御手段を有するものとして構成したことを
特徴とする液晶パネル駆動電源用半導体装置。
【請求項２】前記制御手段は、前記演算増幅器に対して
それの電流駆動能力を決定するバイアス信号を加える基
準電源回路を有し、前記基準電源回路は、制御信号に応じて抵抗値を変化さ
せ、前記抵抗値に応じた前記バイアス信号を出力する、
抵抗可変回路を有する、請求項１記載の液晶パネル駆動
電源用半導体装置。
【請求項３】前記基準電源回路においては、高圧側電源
と低圧側電源との間に第１トランジスタ及び前記抵抗可
変回路の直列回路が接続されており、前記第１トランジ
スタのゲートがその第１トランジスタと前記抵抗可変回
路との接続点に接続され、前記接続点は前記バイアス信
号の出力端である、請求項２記載の液晶パネル駆動電源
用半導体装置。
【請求項４】前記演算増幅器に対してその電流供給能力
を決定するバイアス信号を出力する基準電源回路を有
し、前記基準電源回路は、前記演算増幅器内のトランジスタ
とカレントミラーを構成する第１トランジスタを有し、
この第１トランジスタにはそれに並列に接続、切離し可
能な第２トランジスタが設けられ、この第２トランジス
タは制御信号によって前記第１トランジスタに接続、切
離しされてトランジスタ能力を昇降して前記バイアス信
号の大きさを調節するものとして構成されている、請求
項１記載の液晶パネル駆動電源用半導体装置。
【請求項５】前記第１トランジスタと前記第２トランジ
スタの間には、前記制御信号によってオン／オフして前
記第２トランジスタを前記第１トランジスタに並列に接
続、切離しする伝送ゲートが設けられている、請求項４
記載の液晶パネル駆動電源用半導体装置。
【請求項６】前記第１トランジスタは前記演算増幅器内
のトランジスタとカレントミラーを構成しており、前記
第１トランジスタにはそれに並列に接続、切離し可能な
第２トランジスタが設けられ、この第２トランジスタは
外部からの制御信号によって前記第１トランジスタに接
続、切離しされてトランジスタ能力を昇降して前記バイ
アス信号の大きさを調節するものとして構成されてい
る、請求項３記載の液晶パネル駆動電源用半導体装置。
【請求項７】前記バイアス信号は平滑用のコンデンサを
介して前記演算増幅器に伝えられる、請求項２〜６のい
ずれかに記載の液晶パネル駆動電源用半導体装置。
【請求項８】前記電流供給能力を高める際には制御信号
により前記演算増幅器を動作させて前記第１基準電圧を
前記第２基準電圧として出力させ、前記電流供給能力を低くする際には前記制御信号により
前記演算増幅器を停止させ、前記第１基準電圧をそのま
ま出力する、請求項１記載の液晶パネル駆動電源用半導
体装置。
【請求項９】前記制御信号は、３２．７６８ＫＨｚの水
晶発振器によって作られたものである、請求項２〜８の
いずれかに記載の液晶パネル駆動電源用半導体装置。
【請求項１０】前記制御信号は、同一の半導体基板上に
形成されたマイクロプロセッサのＣＰＵから供給され
る、請求項２〜９のいずれかに記載の液晶パネル駆動電
源用半導体装置。