JPH05224883A - 浮動小数点ｎ−ビット符号付大きさの２進数を固定小数点ｍ−ビット２の補数表示の２進数に変換するためのシステム - Google Patents

浮動小数点ｎ−ビット符号付大きさの２進数を固定小数点ｍ−ビット２の補数表示の２進数に変換するためのシステム

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JPH05224883A
JPH05224883A JP4247759A JP24775992A JPH05224883A JP H05224883 A JPH05224883 A JP H05224883A JP 4247759 A JP4247759 A JP 4247759A JP 24775992 A JP24775992 A JP 24775992A JP H05224883 A JPH05224883 A JP H05224883A
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    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
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Abstract

(57)【要約】 （修正有） 【目的】 浮動小数点ｎ−ビット符号付大きさの２進数
を、ｍ個（ｍはｎよりも大きい）のビットを有する固定
小数点２の補数表示の２進数に変換する。 【構成】 ｎ−ビット符号付大きさの２進数を対応する
ｎ−ビット２の補数表示の２進数に変換する。その後、
シフタは受信されたシフトデコード信号に応答して、ｎ
−ビット２の補数表示の２進数を左方または右方に、か
つ多数のビット分シフトして、最終固定小数点ｍ−ビッ
ト２の補数表示の２進数を与える。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明は浮動小数点ｎ−ビット符号付
大きさの２進数を、固定小数点２の補数表示のｍ−ビッ
ト（ｍはｎよりも大きい）２進数に変換するための改良
されたシステム一般に向けられる。この発明のこのシス
テムは２つの符号付大きさのオペランドを一体に乗算す
る乗算器システムに特別の有用性を有する。
【０００２】２つの符号付大きさのオペランドを一体に
乗算してｎ−ビット符号付大きさの２進数を与えるため
のシステムは当該技術分野で周知である。かかるシステ
ムはオペランドの大きさを乗算しかつオペランドの指数
を加算する。しばしば、指数を説明するために固定小数
点２の補数表示のｍ−ビット形（ｍはｎよりも大きい）
で乗算積をフォーマット化することが所望される。
【０００３】先行技術において、かかる応用のために符
号付大きさの２進数を２の補数表示の２進数に変換する
ことは２つのステップを必要とした。まず、符号付大き
さの積は左右シフタでスケーリングされ、ｎ−ビット積
は乗算積の指数に依存して左方または右方に、かつ多数
のビット分シフトされて、対応する固定小数点符号付大
きさのｍ−ビット２進数を与える。それからｍ−ビット
の符号付大きさの２進数は対応するｍ−ビット２の補数
表示の２進数に変換される。
【０００４】前述の変換技術は必要とされる変換を達成
するためにかなりのハードウェアおよび時間を必要とす
る。２の補数表示への変換は一般に１つの半加算器セル
が各符号付大きさのビットに与えられた状態で一連の半
加算器セルを必要とする。結果として、もし符号付大き
さのｍ−ビット２進数がたとえば１５のビットを含むと
すれば、変換を行なうために１５の半加算器セルが必要
とされる。さらに、かかる場合２の補数表示の変換器で
の遅延時間は一連の１５の半加算器セルによって表わさ
れる。
【０００５】この発明は変換を達成するためにより少な
い時間およびハードウェアを必要とする、浮動小数点ｎ
−ビット符号付大きさの２進数を固定小数点ｍ−ビット
２の補数表示の２進数に変換するための代替の試みを提
供する。たとえばもし符号付大きさの２進数の大きさが
８つのビットを含みかつ最終の固定小数点２の補数表示
の２進数が１５のビットを含むとすれば、先行技術の方
法と比較して７つ少ない半加算器が必要とされる。この
ことはハードウェアの量が減ることを意味するだけでは
なく、低減された数の必要とされる半加算器セルのため
に変換遅延時間が減ることもまた意味する。
【０００６】
【発明の概要】この発明は浮動小数点ｎ−ビット符号付
大きさの２進数をｍ個のビットを有する固定小数点２の
補数表示の２進数に変換するためのシステムを提供し、
ｍはｎよりも大きい。このシステムはｎ−ビット符号付
大きさの２進数を対応するｎ−ビット２の補数表示の２
進数に変換するための変換手段を含む。変換手段はｎ−
ビット符号付大きさの２進数を受けるための入力と、対
応するｎ−ビット２の補数表示の２進数を与えるための
出力とを含む。このシステムはまたｎ−ビット２の補数
表示の２進数を受けるための入力と、固定小数点ｍ−ビ
ット２の補数表示の２進数を与えるための出力とを含む
シフト手段をも含む。シフト手段は受信シフトデコード
信号に応答してｎ−ビット２の補数表示の２進数を左方
または右方にシフトする。
【０００７】この発明はさらに浮動小数点乗算システム
での使用のために浮動小数点ｎ−ビット符号付大きさの
２進数をｍ−ビット（ｍはｎよりも大きい）を有する固
定小数点２の補数表示の２進数に変換するためのシステ
ムを提供し、浮動小数点乗算システムは第１および第２
のオペランドの大きさを乗算してｎ−ビット符号付大き
さの２進数を与えるための乗算器と、オペランドの符号
に応答して符号制御信号を与えるための符号デコーダ
と、オペランドの指数に応答して強制キャリ信号を含む
シフトデコード信号を与えるためのシフトデコーダとを
含む。このシステムは符号付大きさのｎ−ビット２進数
を対応する２の補数表示のｎ−ビットの２進数に変換す
るための変換状態を含む。変換手段はｎ−ビット符号付
大きさの２進数のｎ個のビットのオーダで直列関係に結
合された複数個の半加算器セルを含み、各々は次のより
高いオーダの半加算器セルにキャリ信号を与えるための
キャリ出力を含む。半加算器セルはさらに、符号付大き
さのｎ−ビット２進数のｎ個のビットのそれぞれ異なる
１つを受けるための入力と、強制キャリ信号を受けるこ
とに応答して次のより高いオーダの半加算器セルにキャ
リ信号を与えるための強制キャリ信号を受けるための強
制キャリ入力とを含む。各半加算器セルはさらに対応す
るｎ−ビット２の補数表示の２進数のビットのそれぞれ
の所与の１つを与えるための出力を含む。このシステム
は対応するｎ−ビット２の補数表示の２進数を受信する
ための半加算器セルに結合され、ｎ−ビット固定小数点
２の補数表示の２進数を与えるための出力に結合され、
かつシフトデコード信号に応答して、対応するｎ−ビッ
ト２の補数表示の２進数を選択された数のビット分シフ
トして、ｎ−ビット固定小数点２の補数表示の２進数を
発生するためのシフト手段をさらに含む。シフト手段は
また符号制御信号にも応答してｍ−ビット固定小数点２
の補数表示の２進数の次のより高いオーダのビットに符
号を拡張する。
【０００８】新規であると思われるこの発明の特徴は前
掲の特許請求の範囲で詳細に説明される。この発明はそ
のさらなる目的および利点とともに、添付の図面に関連
して読まれる以下の説明を参照することによって最良に
理解されることが可能であり、そのいくつかの図面で類
似の参照番号は同一のエレメントを表わす。
【０００９】
【好ましい実施例の説明】ここで図１を参照して、これ
はこの発明を実施する２の補数表示のシステム１２への
変換を含む乗算システム１０をブロック図形式で例示す
る。乗算システム１０は一般に乗算器１４、符号デコー
ダ１６、シフトデコーダ１８および２の補数表示のシス
テム１２への変換を含む。２の補数表示のシステム１２
への変換は符号付大きさのｎ−ビット数を対応する２の
補数表示のｎ−ビット２進数に変換するための変換手段
２０と、変換手段２０によって与えられたｎ−ビット２
の補数表示の２進数を左または右へかつシフトデコーダ
１８によって決定された数のビット分シフトして結果と
して生じる固定小数点ｍ−ビット２の補数表示の２進数
を与えるための左右シフタ２２とを含む。この好ましい
実施例に従って、ｎは８に等しく、かつｍは１５に等し
い。
【００１０】乗算器１４は第１の多重ビットオペランド
（オペランドＡ）を受けるための第１の入力２４と、第
２の多重ビットオペランド（オペランドＢ）を受けるた
めの第２の入力２６とを含む。多重ビットオペランドＡ
およびＢの各々は指数および符号ビットに関連した符号
付大きさの多重ビット２進数である。乗算器１４はその
出力２８で８−ビット大きさの２進数を与えるめために
オペランドの大きさを乗算する。オペランドＡおよびＢ
の符号ビットは出力２８で与えられた乗算積が正または
負のどちらであるかを決定する符号デコーダ１６に与え
られる。符号デコーダ１６は、もし両方のビットが負ま
たは両方のビットが正であれば符号デコーダが乗算積が
正の数であることを示すために出力３０で活性論理レベ
ルを与えるように、オペランド符号ビットに関して排他
的ＯＲ動作を行なう。しかしながら、もし一方の符号ビ
ットが正でかつ他方の符号ビットが負であれば、符号デ
コーダは、乗算積は負の数であることを示すためにその
もう一方の出力３２で活性論理信号を与えるであろう。
【００１１】２の補数表示２０への変換は符号デコーダ
１６から符号デコード信号を受けるために符号デコーダ
１６の出力３０および３２へ結合される。もし乗算積が
正でありかつ出力３０が活性論理レベルを与えれば、２
の補数表示２０への変換は８ビットの２進の大きさをそ
の入力３４からその出力３６へ変換することなく通過さ
せるであろう、なぜなら正の符号付大きさの２進数はそ
の対応する多重ビット２の補数表示の２進数と同一の２
進表現を有するからである。しかしながら、もし乗算積
が負でありかつ出力３２が活性論理レベルを与えれば、
２の補数表示への変換はその入力３４で受けた多重ビッ
ト２進の大きさを多重ビット２の補数表示の２進数に変
換する。
【００１２】以下でわかるように、２の補数表示２０へ
の変換は複数個の半加算器セルを含み、それらは直列に
結合され、かつ各セルはシフトデコーダ１８からのシフ
トデコード信号を入力３８で受けることに応答して次の
より高いオーダのセルにキャリ信号を与えるためのキャ
リ出力を含む。前述したように、オペランドＡおよびＢ
の各々は指数と関連する。最終の結果として生じる多重
ビット２進数は固定小数点多重ビット数であるので、最
終結果を２進法の小数点に関連して位置させるために、
オペランド指数の和に依存する多数のビットによって、
乗算積を左方または右方へシフトすることが必要であ
る。結果として、シフトデコーダ１８は入力４０でオペ
ランドＡのための多重ビット指数を、かつ入力４２でオ
ペランドＢのための多重ビット指数を受ける。シフトデ
コーダ１８はその後指数を一体に加算し、かつ指数の和
から、変換手段２０の出力３６で与えられた８−ビット
２の補数表示の２進数が左方または右方のどちらにシフ
トされるのか、かつそのようにシフトされたビットの数
を決定する。その目的のために、シフトデコーダ１８は
出力４４でシフトの方向を示す方向制御信号を含むシフ
トデコード信号を与え、かつ出力４６でシフトのビット
の数を示すシフト制御信号を与える。
【００１３】好ましくは、左右シフタ２２は、変換手段
２０によって与えられた８−ビットの２の補数表示の２
進数がシフトされないとき、８−ビット２の補数表示の
２進数は最終の固定小数点１５−ビット２の補数表示の
２進数の上位の８個のビットを占有するであろうように
配置される。結果として、シフトがないとき、８−ビッ
ト２の補数表示の２進数がビット７−１４を占有し、そ
してビット０が第１ビットとなる。
【００１４】８−ビット２の補数表示の２進数がｍ−ｎ
よりもおおいビット分、またはこの好ましい実施例に従
って７よりも多いビット分右方へシフトされる場合は、
シフトデコード１８は複数個の強制キャリ信号の１つを
その出力４６から変換手段２０の入力３８に与える。所
与のビットのためのかかる１つの強制キャリ信号はシフ
トが７ビットよりも大きいときに与えられるであろう。
たとえばもし右方のシフトが１０ビットであれば、ビッ
ト１０に対応する強制キャリ信号が与えられるであろ
う。強制キャリ信号は半加算器セルがキャリを次のより
高いオーダの半加算器セルに強制することを引起こす。
したがって、右方へのシフトがこの例のように１０ビッ
トであるとき、第３の半加算器セルは強制キャリ入力を
受け、かつそれに応答して次のより高いオーダのまたは
第４の半加算器セルにキャリ出力を与えるであろう。強
制キャリは右へシフトオフされるデータビットが２の補
数表示の２進数への変換を行なわないように与えられ
る。強制キャリ信号は出力４６で与えられたデコードシ
フト信号の一部を含む。たとえば、もしシフトは７以下
のビットであれば、変換手段２０に与えられる強制キャ
リ信号はなく、その間左右シフタ２２に与えられたデコ
ードシフト信号は左右シフタ２２が８−ビット２の補数
表示の２進数を適当な数のビット分右へシフトすること
を引起こすであろう。
【００１５】左方から右方へのシフタ２２は８−ビット
２の補数表示の２進数を受けるための入力５０を含む。
それは出力５２で最終の固定小数点１５−ビット２の補
数表示の２進数を与える。
【００１６】この発明に従って、シフティングは変換手
段２０による２の補数表示の２進数への変換後に発生す
るので、左右シフタ２２は大きさのデータの代わりに符
号付データをシフトしている。結果として、左右シフタ
２２は符号デコーダ１６の出力３２に結合された結果の
符号入力５４を含む。最終の１５−ビット２の補数表示
の２進数が負であるとき、左右シフタ２２は符号デコー
ダ１６の出力３２から負の符号信号を受けるであろう。
これは左右シフタ２２が上位ビット中の最終の１５−ビ
ット固定小数点２の補数表示の２進数の符号を拡張する
ことを引起こす。かかる符号拡張は当該技術分野で周知
である。
【００１７】ここで図２を参照して、これは図１の２の
補数表示２０への変換を回路図形式で例示する。２の補
数表示２０への変換は複数個の半加算器セル６０、６
２、６４、６６、６８、７０、７２および７４を含む。
２の補数表示に変換されるべき符号付大きさの２進数の
ビットと同数の半加算器セルがあることが認められるで
あろう。この発明に従って、２の補数表示への変換は左
右シフタ２２のスケーリングの前に発生するので、ｍに
等しい多数の半加算器セルを必要とする先行技術に比較
してｎ数の半加算器のみが必要とされることもまた認め
られるであろう。したがってこの好ましい実施例に従っ
て、２の補数表示２０への変換は前述の先行技術を実行
する上で必要とされるであろうよりも７つ少ない半加算
器セルを含む。
【００１８】半加算器セル６０−７４は、各々が変換さ
れるべき８−ビット符号付大きさの２進数のビットのそ
れぞれ所与の１つを受けるための入力６０ａ、６２ａ、
６４ａ、６６ａ、６８ａ、７０ａ、７２ａおよび７４ａ
を有している状態で昇順に配置される。それに加えて、
半加算器セル６０−７４の各々は符号デコーダ１６の出
力３０に結合される正のライン３１に結合される正の入
力と、符号デコーダ１６の出力３０に結合されるライン
３３に結合される負の入力とを含む。結果として、符号
デコード信号は半加算器セルの各々に与えられる。
【００１９】半加算器セルの各々はまたキャリ出力６０
ｂ、６２ｂ、６４ｂ、６６ｂ、６８ｂ、７０ｂ、７２ｂ
および７４ｂをそれぞれ含む。半加算器セルのキャリ出
力は次のより高いオーダの半加算器セルのキャリ入力に
キャリ信号を与える。その目的のために、半加算器セル
はまたキャリ入力６０ｃ、６２ｃ、６４ｃ、６６ｃ、６
８ｃ、７０ｃ、７２ｃおよび７４ｃをそれぞれ含む。図
２で半加算器セル６０のキャリ入力６０ｃは負の制御ラ
イン３３に結合されることが図２で認められるであろ
う。この構成の結果として、半加算器セル６０−７４は
昇順に直列関係で、かつ半加算器セルによって受けられ
た符号付大きさの２進数のビットに従って結合される。
【００２０】半加算器セル６０−７４の各々はまた強制
キャリ入力６０ｄ、６２ｄ、６４ｄ、６６ｄ、６８ｄ、
７０ｄ、７２ｄおよび７４ｄを含む。図２に示されるよ
うに、強制キャリ入力の各々はシフトデコーダ１８から
異なるシフトデコード信号を受けるように配置される。
たとえばもし８−ビットの２の補数表示の２進数が右方
へ１０桁シフトされるとすれば、半加算器セル６４はそ
の入力６４ｄで強制キャリ信号を受けるであろう。これ
は半加算器セル６４がその出力６４ｂでキャリ信号を与
えることを引起こし、キャリ信号はそのキャリ入力６６
ｃで次のより高いオーダのセル６６に与えられる。
【００２１】最後に、半加算器セルの各々は出力６０
ｅ、６２ｅ、６４ｅ、６６ｅ、６８ｅ、７０ｅ、７２ｅ
および７４ｅをそれぞれ含む。これらの出力は図１で示
される出力３６を形成する。
【００２２】ここで図３を参照して、これは概略の回路
図の形式で変換手段２０の半加算器セル６０−７４の各
々の回路を例示する。半加算器セルのすべては好ましく
は同一であるので、図３の半加算器セルを図２で示され
た半加算器セル６０と呼ぶことにする。
【００２３】半加算器セル６０の入力６０ａはインバー
タ８２を介して転送ゲート８０へ結合され、かつまた他
の転送ゲート８４へ直接結合される。負の入力６０ｆは
インバータ８６によって転送ゲート８０の反転入力に結
合され、かつ転送ゲート８０の非反転入力に直接結合さ
れる。正の入力６０ｇはインバータ８８を介して転送ゲ
ート８４の反転入力に結合され、かつ転送ゲート８４の
非反転入力に直接結合される。転送ゲート８０および８
４の出力は一体結合されかつ転送ゲート９０の入力に結
合される。強制キャリ入力６０ｄは転送ゲート９０の反
転入力およびｎチャネル電界効果トランジスタ９４のゲ
ートに直接結合される。強制キャリ入力６０ｄはまたイ
ンバータ９２を介して転送ゲート９０の非反転入力、ｐ
チャネル電界効果トランジスタ９６のゲートおよびｎチ
ャネル電界効果トランジスタ９８のゲートにも結合され
る。
【００２４】転送ゲート９０の出力は転送ゲート１００
の非反転入力と、ｎチャネル電界効果トランジスタ９４
のドレインと、インバータ１０２の出力と、インバータ
１０４の入力とに結合される。ｎチャネル電界効果トラ
ンジスタ９４のソースは接地に結合され、かつ転送ゲー
ト１００の出力はキャリ出力６０ｂに結合される。
【００２５】インバータ１０２の入力と出力１０４との
共通の接合は転送ゲート１００の反転入力と、ｎチャネ
ル電界効果トランジスタ１１０のゲートと、転送ゲート
１０６の非反転入力と、転送ゲート１０８の反転入力と
に結合される。転送ゲート９０の出力はまた転送ゲート
１０６の反転入力と転送ゲート１０８の非反転入力とに
結合される。
【００２６】ｎチャネル電界効果トランジスタ１１０の
ドレインはｎチャネル電界効果トランジスタ９８のソー
スに結合される。キャリ入力６０ｃはまたインバータ１
１２を介して転送ゲート１０６の入力と、インバータ１
１２および他のインバータ１１４を介して転送ゲート１
０８の入力とに結合される。転送ゲート１０６および１
０８の出力は一体結合されかつインバータ１１６を介し
て出力６０ｅに結合される。最後に、ｐチャネル電界効
果トランジスタ９６のソースは正電圧ソースに結合され
かつそのドレインはキャリ出力６０ｂに結合される。ト
ランジスタ９８のドレインは接地に結合される。
【００２７】半加算器セル６０の動作を次に要約する。
もし正の入力６０ｇがアクティブハイであれば、出力６
０ｅは入力６０ａのレベルをとるであろう。これは２の
補数表示への変換なしに正の符号付大きさの２進数を変
換手段２０の中を通過させるためである。負の入力６０
ｆがアクティブハイで、既知の半加算器セルでのときの
ように２の補数表示の変換を必要とする時は、もし入力
がローでキャリ入力がローであれば、出力はハイにかつ
キャリ出力はローになるであろう。もし入力がローでか
つキャリ入力がハイであれば、出力はローにかつキャリ
出力はハイになるであろう。もし入力がハイでかつキャ
リ入力がハイであれば、出力はハイにかつキャリ出力は
ローになるであろう。最後に、もし入力がハイでかつキ
ャリ入力がローであれば、出力はローにかつキャリ出力
はローになるであろう。
【００２８】強制キャリ入力６０ｄがアクティブハイの
レベルをとればそのときはいつでも、転送ゲート９０は
オフにされ、トランジスタ９４は転送ゲート１００をオ
フにするためにオンにされ、トランジスタ９６はオンに
され、かつトランジスタ９８はオフにされるであろう。
トランジスタ９６がオンにされかつトランジスタ９８が
オフにされた状態で、キャリ出力６０ｂはトランジスタ
９６を介して高い出力へプルアップされるであろう。
【００２９】上記から、この発明は符号付大きさの多重
ビット数を多重ビットの２の補数表示の２進数に変換す
るための新しくかつ改良された示すを提供することが理
解される。より具体的には、この発明は浮動小数点ｎ−
ビット符号付大きさの２進数をｍ個（ｍはｎよりも大き
い）のビットを有する固定小数点の２の補数表示の２進
数に変換するための新しくかつ改良されたシステムを提
供する。２の補数表示への変換はシフタでのスケーリン
グの前に達成されるので、先行技術におけるよりも少な
い数の半加算器が必要とされる。このように、結果とし
て、この変換はより少ないハードウェアを必要とするだ
けではなく、それに加えて変換を完了するためのより少
ない時間を必要とする。
【００３０】この発明の特定の実施例が示されかつ説明
されてきたが、修正が行なわれてもよく、かつしたがっ
て、この発明の真の精神および範囲に入るすべてのかか
る変化および修正を前掲の特許請求の範囲でカバーする
ことが意図される。
【図面の簡単な説明】
【図１】乗算システムでの使用のためのこの発明を実施
する２の補数表示の変換システムを示すブロック図であ
る。
【図２】この発明に従って配列された複数個の半加算器
セルを含む図１で示された２の補数表示への変換の詳細
な概略図である。
【図３】図２で示されかつこの発明を実施する半加算器
セルの各々の回路を表わす詳細な概略回路図である。
【符号の説明】
１０ 乗算システム １２ ２の補数システム １４ 乗算器 １６ 符号デコーダ １８ シフトデコーダ ２０ ２の補数への変換 ２２ 左右シフタ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 浮動小数点ｎ−ビット符号付大きさの２
    進数を、固定小数点ｍ−ビット（ｍはｎよりも大きい）
    の２の補数表示の２進数に変換するためのシステムであ
    って、 前記ｎ−ビット符号付大きさの２進数を対応するｎ−ビ
    ット２の補数表示の２進数に変換するための変換手段を
    含み、前記変換手段は前記ｎ−ビット符号付大きさの２
    進数を受けるための入力と前記対応するｎ−ビット２の
    補数表示の２進数を与えるための出力とを含み、さらに
    受けたシフトデコード信号に応答して前記ｎ−ビット２
    の補数表示の２進数を左方または右方へシフトするため
    のシフト手段を含み、前記シフト手段は前記ｎ−ビット
    ２の補数表示の２進数を受けるための入力と前記固定小
    数点ｍ−ビット２の補数表示の２進数を与えるための出
    力とを含む、システム。
  2. 【請求項２】 前記変換手段は複数個の半加算器セルを
    含み、各前記半加算器セルは前記ｎ−ビット符号付大き
    さの２進数の前記ビットのそれぞれ異なる１つを受ける
    ための入力を含む、請求項１に記載のシステム。
  3. 【請求項３】 前記半加算器セルは前記ビットのオーダ
    で直列に結合され、前記半加算器セルはさらに次のより
    高いオーダの半加算器セルにキャリ信号をあたえるため
    のキャリ出力を含み、かつ前記半加算器セルは強制キャ
    リ信号を受信するための強制キャリ入力と、前記ｎ−ビ
    ット２の補数表示の２進数がｍマイナスｎ個より多いビ
    ット分シフトされるべきであるとき、受けられた強制キ
    ャリ信号に応答して前記次のより高いオーダの半加算器
    セルにキャリ信号を与えるための手段とをさらに含む、
    請求項２に記載のシステム。
  4. 【請求項４】 前記シフトデコード信号は、前記シフト
    手段が前記ｎ−ビット２の補数表示の２進数を左方また
    は右方へシフトすることを引起こすための方向制御信号
    と、前記シフト手段が前記ｎ−ビット２の補数表示の２
    進数を予め定められた数のビットにシフトすることを引
    起こすための前記強制キャリ信号を含むシフト制御信号
    とを含む、請求項３に記載のシステム。
  5. 【請求項５】 前記変換手段は符号デコード信号に応答
    して前記ｎ−ビット符号付大きさの２進数を前記ｎ−ビ
    ット２の補数表示の２進数に変換する、請求項４に記載
    のシステム。
  6. 【請求項６】 前記符号デコード信号は、正の符号制御
    信号と負の符号制御信号とを含み、かつ前記変換手段は
    前記負の符号制御信号に応答して前記ｎ−ビット符号付
    大きさの２進数を前記ｎ−ビット２の補数表示の２進数
    に変換する、請求項５に記載のシステム。
  7. 【請求項７】 前記シフト手段は前記負の符号制御信号
    を受けるための、かつ受けた負の符号制御信号に応答し
    て前記最終の固定小数点ｍ−ビット２の補数表示の２進
    数のより高いオーダのビットにおいて符号を拡張するた
    めの符号入力をさらに含む、請求項６に記載のシステ
    ム。
  8. 【請求項８】 浮動小数点ｎ−ビット符号付大きさの２
    進数を固定小数点ｍ−ビット２の補数表示の２進数に変
    換するためのシステムであって、ｍはｎより大きく、前
    記システムは、第１および第２のオペランドの大きさを
    乗算して前記ｎ−ビット符号付大きさの２進数を与える
    ための乗算器と、前記オペランドの符号に応答して符号
    制御信号を与えるための符号デコーダと、前記オペラン
    ドの指数に応答して強制キャリ信号を含むシフトデコー
    ド信号を与えるためのシフトデコーダとを含む浮動小数
    点乗算システムで使用するためのものであって、 前記符号付大きさのｎ−ビット２進数を対応する２の補
    数表示のｎ−ビット２進数に変換するための変換手段を
    含み、前記変換手段は前記ｎ−ビット符号付大きさの２
    進数の前記ｎ個のビットのオーダで直列関係で結合され
    た複数個の半加算器セルを含み、かつ各々は次のより高
    いオーダの半加算器セルにキャリ信号を与えるためのキ
    ャリ出力を含み、各前記半加算器セルは前記符号付大き
    さのｎ−ビット２進数の前記ｎ個のビットのそれぞれ異
    なる１つを受けるための入力と、強制キャリ信号を受け
    ることに応答して次のより高いオーダの半加算器セルに
    前記キャリ信号を与えるための前記強制キャリ信号を受
    けるための強制キャリ入力とをさらに含み、各前記半加
    算器セルは前記対応するｎ−ビット２の補数表示の２進
    数の前記ビットのそれぞれ所与の１つを与えるための出
    力をさらに含み、さらに前記対応するｎ−ビット２の補
    数表示の２進数を受けるための前記半加算器セル出力に
    結合され、前記ｍ−ビット固定小数点の２の補数表示の
    ２進数を与えるための出力に結合され、かつ前記シフト
    デコード信号に応答して、前記対応するｎ−ビット２の
    補数表示の２進数を選択された数のビット分シフトし
    て、前記ｍ−ビット固定小数点２の補数表示の２進数を
    発生するための、かつ前記符号制御信号に応答して前記
    ｍ−ビット固定小数点２の補数表示の２進数のより高い
    オーダのビットに符号を拡張するためのシフト手段を含
    む、システム。
  9. 【請求項９】 前記半加算器セルは、前記半加算器セル
    の１つが前記強制キャリ信号を受け、かつ前記対応する
    ｎ−ビット２の補数表示の２進数が多数のビットがｍ−
    ｎ個より多い数のビット分右方へシフトされるべきと
    き、その次のより高いオーダのセルに前記キャリ信号を
    与えるように構成される、請求項８に記載のシステム。
  10. 【請求項１０】 前記符号制御信号は正の符号制御信号
    と負の符号制御信号とを含み、前記変換手段は前記負の
    符号制御信号に応答して前記ｎ−ビット符号付大きさの
    ２進数を前記対応する２の補数表示の２進数に変換す
    る、請求項９に記載のシステム。
  11. 【請求項１１】 前記シフトデコード信号は、前記シフ
    ト手段が前記対応するｎ−ビット２の補数表示の２進数
    を左方または右方へシフトすることを引起こすための方
    向制御信号と、前記シフト手段が前記対応するｎ−ビッ
    ト２の補数表示の２進数を前記選択された数のビット分
    シフトすることを引起こすための前記強制キャリ信号を
    含むシフト制御信号とを含む、請求項１０に記載のシス
    テム。
  12. 【請求項１２】 前記シフト手段は前記負の符号制御信
    号に応答して、符号を前記浮動小数点ｍ−ビット２の補
    数表示の２進数のより高いオーダのビットに拡張する、
    請求項１１に記載のシステム。
JP4247759A 1991-09-26 1992-09-17 浮動小数点ｎ−ビット符号付大きさの２進数を固定小数点ｍ−ビット２の補数表示の２進数に変換するためのシステム Withdrawn JPH05224883A (ja)

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