JPH05224921A - データ処理システム - Google Patents

データ処理システム

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JPH05224921A
JPH05224921A JP4293599A JP29359992A JPH05224921A JP H05224921 A JPH05224921 A JP H05224921A JP 4293599 A JP4293599 A JP 4293599A JP 29359992 A JP29359992 A JP 29359992A JP H05224921 A JPH05224921 A JP H05224921A
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JP
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instructions
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processing system
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Nicholas P Holt
ピーター ホルト ニコラス
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Abstract

(57)【要約】 【目的】 待ち時間による処理性能全体に対する影響が
少なく、キャッシュミスレートの低い高速で高性能の処
理が可能なデータ処理システムを提供する。 【構成】 システムは、相当数のインストラクションス
トリームからインストラクションをスケジュールし、そ
れらインストラクションを相当数の実行ユニットへ割り
当てるスケジューリングユニットを具備する。終了ユニ
ットは、実行結果を受信してスケジューリングユニット
へどのオペランドが有効かを伝える。スケジューリング
ユニットは、インストラクションのスケジューリングを
制御するためオペランド使用可能性情報を使用する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、データ処理システムに
関する。
【０００２】
【従来の技術】データ処理ユニットの性能は、メインメ
モリ(RAM) 記憶容量が増大化する速度よりも速い速度で
改善されている。メモリアクセスに必要な待ち時間(lat
ency)は、通常はインストラクションの平均的な実行時
間の数倍となるため、処理性能を大幅に低下させること
となる。その一方で、この待ち時間は、通常はメモリが
アクセスされている間に異なる処理を実行すべくスイッ
チングを行なうのに十分な時間とはいえない。
【０００３】データの処理性能におけるメモリ待ち時間
の影響はメインメモリへのアクセス数を減少させること
によって減少させることが可能である。これは、例えば
大容量の、おそらくはマルチレベルのキャッシュ(multi
-level cache) を用いることによって可能となる。しか
し、幾つかのタイプのアプリケーションについては、キ
ャッシュミスの割合(cache miss rate) を５乃至１０％
以下に減少させることは殆ど不可能であるため、そのよ
うな場合におけるメモリアクセス時間は依然として処理
性能全体を左右し得るものである。例えば、大規模なデ
ータベースのアプリケーションは、通常、メモリのギガ
バイトの容量内で分配され得るレコードに対するランダ
ムアクセスなプロファイル(profiles)を示し、このよう
な場合にはキャッシュミスの割合が非常に高くなる。
【０００４】
【発明が解決しようとする課題】本発明は、このような
問題を解決し又は軽減する新規なデータ処理システムの
アーキテクチャを提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明によれば、(a) 複
数の独立したインストラクションストリームからのイン
ストラクションに対してバッファ動作を行なう複数のイ
ンストラクションバッファ、(b) インストラクションを
実行する複数の実行ユニット、(c) 実行ユニットからの
実行の結果を受信し、実行結果によってそのオペランド
が使用可能とされる指示(indication)を生成する終了ユ
ニット(termination unit)、及び(d) 終了ユニットから
の指示に応答し、インストラクションバッファにおける
どのインストラクションが全て使用可能なオペランドを
有しているか決定し、そしてそれらインストラクション
を実行のため実行ユニットに割り当てるスケジューリン
グユニットを具備するデータ処理システムが提供され
る。
【０００６】これにより、本発明は、多重独立データ駆
動のインストラクションストリーム(multiple independ
ent data-driven instruction streams)をランさせる能
力を持つことが分かる。このストリームは夫々独立なの
で、１つのストリームからのインストラクションがメモ
リアクセスによって停止(hold up) された場合でも、別
のストリームの処理を継続させることが一般的に可能で
あり、それゆえメモリ待ち時間(memory latency)の影響
はなくなる。
【０００７】これによる１つの特有かつ有効な結果とし
て、メモリ設計において少ない待ち時間用のメモリ帯域
を利用することが可能となる。高メモリ帯域は、例えば
分割された(pertitioned) 又はインターリーブされた(i
nterleaved) メモリを使用することによって、比較的低
価格で実現することが可能である。一方、少ない待ち時
間用のメモリは、より高速用の技術の使用を必要とし、
その結果一般には高コストで小規模なものとなる。
【０００８】
【実施例】以下、本発明による１つのデータ処理システ
ムについて、図面を参照しつつその例を示す。
【０００９】本システムは、複数の独立した処理を同時
に扱うよう設計されている。これらの処理の各々は、そ
れに割り当てられた唯一つのコンテクスト(context) 番
号を有し、そして独立したインストラクションのストリ
ーム(stream)から構成されている。
【００１０】図において、本システムは、データ（オペ
ランド）及びインストラクションの双方を収容するメイ
ンメモリ１０を有している。直前に使用されたインスト
ラクションのコピーはインストラクションキャッシュ１
２に収容され、また直前に使用されたオペランドのコピ
ーはデータキャッシュ１４に収容される。キャッシュ１
２及び１４はメインメモリ１０に対して小型で高速であ
り、それらキャッシュ内で使用され得るインストラクシ
ョンやオペランドが迅速にアクセスされ得るようになっ
ている。キャッシュにおける各エントリー(entry) は、
それが関連する処理のコンテクスト番号によって番号付
け(tag) される。
【００１１】本システムは、また複数のインストラクシ
ョンプリフェッチ(prefetch)・バッファユニット１６を
有し、各ユニットは相当数の独立したインストラクショ
ンストリームの各々に対するものである。これらユニッ
ト１６の各々は、特定のインストラクションストリーム
に対し一連のインストラクションを、要求されたインス
トラクションがそのキャッシュ内にある場合はインスト
ラクションキャッシュ１２から、そうでなければメイン
メモリ１０からプリフェッチする。プリフェッチされた
インストラクションはファースト・イン・ファースト・
アウト待ち行列(first-in-first-out queue)に入れられ
る。尚、その待ち行列には処理コンテクスト番号が各イ
ンストラクションに沿って記憶されている。インストラ
クションフェッチ・バッファユニットは、また分岐予測
(branch prediction) 及び理論的分岐フェッチ(specula
tive branch fetch)を行なう。
【００１２】本システムは、更に、複数のレジスタリネ
ームユニット(register renamingunits)１８を有してい
る。各ユニットは複数の独立したインストラクションス
トリームの各々に対するものである。これらユニットは
レジスタリネーム動作（レジスタに新しく名前付けをす
る動作）を行ない、それによりアーキテクチャにおいて
規定される処理状態のレジスタ（例えば、スタックフロ
ントレジスタ(stackfront register) 、アキュームレー
タ(accumulator) 及びディスクリプタレジスタ(descrip
tor register) 等）をレジスタファイル２０中の相当数
の物理的レジスタ上にマッピングする。リネームユニッ
ト１８は、各処理のリネーム状態のトラック(track) を
保持するが、全体にわたって唯一の方法でレジスタをス
トリームに割り当てるため共通のレジスタ割り当て理論
（ユニット）２２を有する。
【００１３】プリフェッチ・バッファユニット１６から
のインストラクションはレジスタリネームユニット１８
を経由してインストラクションスケジューラ２４へ供給
される。インストラクションスケジューラは、相当数の
実行ユニット２６の１つ及び／又は相当数のメモリアド
レス発生ユニット２８の１つに対する実行及びパス(exe
cution and passes)のインストラクションをスケジュー
ルする。スケジューラ２４の操作機能については以下で
更に詳しく説明する。
【００１４】実行ユニット２６は、並行して同時に相当
数の独立したインストラクションの実行が可能である。
いずれか１つのインストラクションストリームからのイ
ンストラクションはいずれか１つの実行ユニットについ
てスケジュールされることができる。実行ユニットは、
それらが行なう仕事の前後処理について知る必要はな
い。同様に、アドレス発生ユニット２８は、相当数の独
立したインストラクションのメモリアドレスを同時に且
つ並行して発生することが可能である。実行ユニット２
６及びアドレス発生ユニット２８は、レジスタファイル
が適正なレジスタを読み出し更新できるようにするた
め、共にレジスタファイル２０に対するアクセスを有す
る。
【００１５】アドレス発生ユニット２８の出力は、特定
のオペランドをフェッチするため、データキャッシュ１
４又はメインメモリ１０をアクセスする共通メモリアク
セスユニット３０へ供給される。
【００１６】実行ユニット２６及びメモリアクセスユニ
ット３０からの結果は終了ユニット３２へ送られる。各
処理について、終了ユニット３２はその処理の最も直前
に保証された正しい状態(most recent guaranteed corr
ect state)の記録を維持し、例外ケースにおいて処理が
回復できるようにする。上記処理を達成するため、終了
ユニット３２は、各終了のためのインストラクションと
関係する処理コンテクスト番号を使用して状態テーブル
(state table) のインデックス動作を行ない、それによ
り問題となっている処理の状態を更新する。
【００１７】インストラクションが首尾よく終了した場
合には、その結果は、この結果を入力オペランドとして
要求するどのようなインストラクションに対しても使用
可能となる。以下に説明するように、終了ユニット３２
は、終了インストラクションの結果を、どのインストラ
クションがスケジュールを行なうか決定する際のスケジ
ューラによる使用のため、スケジューラ２４へフィード
バックする。
【００１８】物理的レジスタに対し関連し得る全てのイ
ンストラクションが首尾よく終了した場合、レジスタフ
ァイル２０における物理的レジスタはフリー(free)とな
り、再使用に適するものとなる。終了ユニット３２はこ
れを検知し、フリーレジスタの識別見出し(identity)を
レジスタ割り当てユニット２２へ戻し、その結果再割り
当てが可能となる。
【００１９】次に、スケジューリングユニット２４の動
作について詳細に説明する。スケジューリングユニット
２４は、インストラクションバッファ１６からのインス
トラクションを受信し、これらのうちどれが（終了ステ
ージからの結果により示されるように）全て使用可能な
オペランドを持つか決定し、そしてそれにより即時の実
行に対し適合できることとなる。１以上のインストラク
ションが適格な場合、そのうち１つは所定のスケジュー
リング処理(scheduling policy) に基づいて選択され
る。例えば、その処理は所定の優先順位を基礎とするス
ケジューリングを含むものであってもよい。
【００２０】その後、選択されたインストラクション
は、要求された処理を行うため、実行ユニット及び／又
はメモリアドレス発生ユニットのうちの使用可能ないず
れか１つに送られる。
【００２１】
【発明の効果】以上のように、本発明によれば、待ち時
間による処理性能全体に対する影響が少なく、キャッシ
ュミスレートの低い高速且つ高性能の処理が可能とな
る。
【図面の簡単な説明】
【図１】本発明を具体化したデータ処理システムのブロ
ック図である。
【符号の説明】
１０ メインメモリ １２ インストラクションキャッシュ １４ データキャッシュ １６ インストラクションバッファ １８ レジスタリネームユニット ２０ レジスタファイル ２２ レジスタ割り当てユニット ２４ スケジューラ ２６ 実行ユニット ２８ メモリアドレス発生ユニット ３０ メモリアクセスユニット ３２ 終了ユニット

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 データ処理システムにおいて、前記シス
    テムが (a) 複数の独立したインストラクションストリームから
    のインストラクションに対しバッファ動作を行なう複数
    のインストラクションバッファ（１６）、 (b) インストラクションを実行する複数の実行ユニット
    （２６）、 (c) 前記実行ユニットからの実行の結果を受信し、そし
    て前記実行の結果によりそのオペランドが使用可能とさ
    れる指示を生成する終了ユニット（３２）、及び (d) 前記終了ユニットからの前記指示に応答して、前記
    インストラクションバッファにおけるどのインストラク
    ションが全ての使用可能なオペランドを有するか決定
    し、そしてそれらインストラクションを実行のため前記
    実行ユニットに割り当てるスケジューリングユニット
    （２４）を具備することを特徴とするデータ処理システ
    ム。
  2. 【請求項２】 請求項１に記載のデータ処理システムに
    おいて、更に、複数の物理的レジスタを保持するレジス
    タファイル（２０）、及び各インストラクションストリ
    ームからの論理的レジスタの見出しを前記物理的レジス
    タ上にマッピングする複数のレジスタリネームユニット
    （１８）を具備することを特徴とするデータ処理システ
    ム。
  3. 【請求項３】 請求項２に記載のデータ処理システムに
    おいて、更に、全ての前記レジスタリネームユニットに
    共通し、フリーの物理的レジスタを論理的レジスタへ割
    り当てるレジスタ割り当てユニット（２２）を具備する
    ことを特徴とするデータ処理システム。
  4. 【請求項４】 請求項３に記載のデータ処理システムに
    おいて、前記終了ユニット（３２）は、物理的レジスタ
    がフリーとなった時を検出してそのレジスタについての
    識別子を前記レジスタ割り当てユニットへ送る手段を具
    備することを特徴とするデータ処理システム。
  5. 【請求項５】 請求項１、２、３又は４に記載のデータ
    処理システムにおいて、更に、メインメモリ（１０）、
    及び前記メインメモリからのインストラクションのコピ
    ーを保持するインストラクションキャッシュ（１２）を
    具備し、そして前記インストラクションキャッシュは全
    ての前記インストラクションバッファ（１６）にインス
    トラクションを供給するよう接続されていることを特徴
    とするデータ処理システム。
  6. 【請求項６】 データ処理方法において、前記方法が (a) 複数のインストラクションバッファにおける複数の
    独立したインストラクションストリームからのインスト
    ラクションに対するバッファ動作を行うステップ、 (b) バッファからのインストラクションを、実行のため
    複数の実行ユニットに対してスケジューリングするステ
    ップ、 (c) オペランド使用可能性情報を生成するため実行ユニ
    ットからの実行の結果を使用するステップ、及び (d) インストラクションのスケジューリングを制御する
    ためオペランド使用可能性情報を使用するステップを具
    備することを特徴とするデータ処理方法。
JP4293599A 1991-11-02 1992-11-02 データ処理システム Withdrawn JPH05224921A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB9123271.0 1991-11-02
GB919123271A GB9123271D0 (en) 1991-11-02 1991-11-02 Data processing system

Publications (1)

Publication Number Publication Date
JPH05224921A true JPH05224921A (ja) 1993-09-03

Family

ID=10703953

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4293599A Withdrawn JPH05224921A (ja) 1991-11-02 1992-11-02 データ処理システム

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US (1) US5530816A (ja)
EP (1) EP0541216B1 (ja)
JP (1) JPH05224921A (ja)
AU (1) AU2744992A (ja)
DE (1) DE69225195T2 (ja)
GB (1) GB9123271D0 (ja)
ZA (1) ZA926505B (ja)

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