JPH05225162A - 複数ｃｐｕシステムの暴走検出方式 - Google Patents
複数ｃｐｕシステムの暴走検出方式Info
- Publication number
- JPH05225162A JPH05225162A JP4024972A JP2497292A JPH05225162A JP H05225162 A JPH05225162 A JP H05225162A JP 4024972 A JP4024972 A JP 4024972A JP 2497292 A JP2497292 A JP 2497292A JP H05225162 A JPH05225162 A JP H05225162A
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- Japan
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- 238000001514 detection method Methods 0.000 claims description 11
- 238000012544 monitoring process Methods 0.000 claims description 6
- 238000011084 recovery Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000004891 communication Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【目的】複数ＣＰＵシステムにおいて、暴走ＣＰＵを早
期に検出・正常復帰させる。 【構成】基準ＣＰＵ２を定周期リセットパルス発生部１
により定周期リセットシーケンスにより動作させる。基
準ＣＰＵ２は、インターフェイス部３およびバス７を介
して複数の一般ＣＰＵ４ａ〜４ｎに定められたプログラ
ムを実行させ、一般ＣＰＵ４の暴走を検出する。ＣＰＵ
２がＣＰＵ４のうちに暴走を検出すると、リセットパル
ス発生部５にそのＣＰＵ４を初期化するリセットパルス
９を発生させ、暴走ＣＰＵ４を正常化する。
期に検出・正常復帰させる。 【構成】基準ＣＰＵ２を定周期リセットパルス発生部１
により定周期リセットシーケンスにより動作させる。基
準ＣＰＵ２は、インターフェイス部３およびバス７を介
して複数の一般ＣＰＵ４ａ〜４ｎに定められたプログラ
ムを実行させ、一般ＣＰＵ４の暴走を検出する。ＣＰＵ
２がＣＰＵ４のうちに暴走を検出すると、リセットパル
ス発生部５にそのＣＰＵ４を初期化するリセットパルス
９を発生させ、暴走ＣＰＵ４を正常化する。
Description
【０００１】
【産業上の利用分野】本発明は複数のＣＰＵを使用した
システムにおいて各ＣＰＵの暴走を監視するとともに上
記暴走の検出時には上記暴走ＣＰＵを早期に正常化する
複数ＣＰＵシステムの暴走検出方式に関する。
システムにおいて各ＣＰＵの暴走を監視するとともに上
記暴走の検出時には上記暴走ＣＰＵを早期に正常化する
複数ＣＰＵシステムの暴走検出方式に関する。
【０００２】
【従来の技術】従来のこの種の複数ＣＰＵシステムの暴
走検出方式について、図２のブロック図を参照して説明
する。
走検出方式について、図２のブロック図を参照して説明
する。
【０００３】この複数ＣＰＵシステムの暴走検出方式
は、インターフェイス部２１およびバス２４を介して相
互に接続されたｎ（ｎは整数）個のＣＰＵ部２２ａ，２
２ｂ，…，２２ｎが、それぞれウォッチ・ドックタイマ
などのカウンタ２３ａ，２３ｂ，…，２３ｎを独立に持
っていた。そして、ＣＰＵ部２２ａ，２２ｂ，…，２２
ｎのそれぞれは、暴走時には、内蔵するプログラムによ
りこれらカウンタ２３ａ，２３ｂ，…，２３ｎを定めら
れた時間内にクリアパルス２５によりクリアすることに
より、カウンタ２３ａ，２３ｂ，…，２３ｎそれぞれか
らのリセットパルス２６の発生を禁止していた。
は、インターフェイス部２１およびバス２４を介して相
互に接続されたｎ（ｎは整数）個のＣＰＵ部２２ａ，２
２ｂ，…，２２ｎが、それぞれウォッチ・ドックタイマ
などのカウンタ２３ａ，２３ｂ，…，２３ｎを独立に持
っていた。そして、ＣＰＵ部２２ａ，２２ｂ，…，２２
ｎのそれぞれは、暴走時には、内蔵するプログラムによ
りこれらカウンタ２３ａ，２３ｂ，…，２３ｎを定めら
れた時間内にクリアパルス２５によりクリアすることに
より、カウンタ２３ａ，２３ｂ，…，２３ｎそれぞれか
らのリセットパルス２６の発生を禁止していた。
【０００４】
【発明が解決しようとする課題】この従来の複数ＣＰＵ
システムの暴走検出方式においては、各ＣＰＵが独立に
暴走検出システムを持っていたが、このシステムはプロ
グラムにより制御されており、ＣＰＵの暴走時にこれら
の暴走検出システムが必らずしも正常に動作するとは限
らない。そして、この場合には基準となるＣＰＵがない
ため、暴走ＣＰＵの検出は不可能となる。従って、この
暴走検出システムを正常に戻すためには一旦電源を切る
必要があった。
システムの暴走検出方式においては、各ＣＰＵが独立に
暴走検出システムを持っていたが、このシステムはプロ
グラムにより制御されており、ＣＰＵの暴走時にこれら
の暴走検出システムが必らずしも正常に動作するとは限
らない。そして、この場合には基準となるＣＰＵがない
ため、暴走ＣＰＵの検出は不可能となる。従って、この
暴走検出システムを正常に戻すためには一旦電源を切る
必要があった。
【０００５】
【課題を解決するための手段】本発明の複数ＣＰＵシス
テムの暴走検出方式は、一定周期のリセットパルスを発
生する定周期リセットパルス発生器と、前記一定周期リ
セットパルスにより初期化される基準ＣＰＵと、複数の
一般ＣＰＵと、前記基準ＣＰＵおよび前記複数の一般Ｃ
ＰＵとを相互に接続するインターフェイス部と、前記基
準ＣＰＵ部の指示により前記一般ＣＰＵにリセットパル
スを送出するリセットパルス発生部とを有し、前記基準
ＣＰＵが、前記一般ＣＰＵのそれぞれに定められたシー
ケンスのプログラムを実行させることにより前記一般Ｃ
ＰＵの暴走を監視する暴走監視手段と、前記監視手段が
暴走ＣＰＵを発見したときには前記リセットパルス発生
部に前記暴走ＣＰＵに対して前記リセットパルスを送出
させるリセットパルス送出指示手段とを備えている。
テムの暴走検出方式は、一定周期のリセットパルスを発
生する定周期リセットパルス発生器と、前記一定周期リ
セットパルスにより初期化される基準ＣＰＵと、複数の
一般ＣＰＵと、前記基準ＣＰＵおよび前記複数の一般Ｃ
ＰＵとを相互に接続するインターフェイス部と、前記基
準ＣＰＵ部の指示により前記一般ＣＰＵにリセットパル
スを送出するリセットパルス発生部とを有し、前記基準
ＣＰＵが、前記一般ＣＰＵのそれぞれに定められたシー
ケンスのプログラムを実行させることにより前記一般Ｃ
ＰＵの暴走を監視する暴走監視手段と、前記監視手段が
暴走ＣＰＵを発見したときには前記リセットパルス発生
部に前記暴走ＣＰＵに対して前記リセットパルスを送出
させるリセットパルス送出指示手段とを備えている。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。
る。図１は本発明の一実施例のブロック図である。
【０００７】ＣＰＵ部２は定周期リセットパルス発生部
１の供給する一定周期のリセットパルス６で絶えず初期
化されている。このＣＰＵ部２とｎ個のＣＰＵ部４ａ，
…，４ｎとは、インターフェイス部３およびバス７，８
ａ，…，８ｎを介して互いに接続されている。また、Ｃ
ＰＵ部２はバス７を介してリセットパルス発生部５を制
御する。リセットパルス発生部５は、ＣＰＵ部２の指示
によってＣＰＵ部４ａ，…，４ｎにそれぞれリセットパ
ルス９ａ，…，９ｎを送出する機能を持っている。そし
て、ＣＰＵ部２を基準ＣＰＵとし、このＣＰＵ部２によ
って一般ＣＰＵとされるＣＰＵ部４ａ，…，４ｎを監視
することになる。
１の供給する一定周期のリセットパルス６で絶えず初期
化されている。このＣＰＵ部２とｎ個のＣＰＵ部４ａ，
…，４ｎとは、インターフェイス部３およびバス７，８
ａ，…，８ｎを介して互いに接続されている。また、Ｃ
ＰＵ部２はバス７を介してリセットパルス発生部５を制
御する。リセットパルス発生部５は、ＣＰＵ部２の指示
によってＣＰＵ部４ａ，…，４ｎにそれぞれリセットパ
ルス９ａ，…，９ｎを送出する機能を持っている。そし
て、ＣＰＵ部２を基準ＣＰＵとし、このＣＰＵ部２によ
って一般ＣＰＵとされるＣＰＵ部４ａ，…，４ｎを監視
することになる。
【０００８】即ち、ＣＰＵ部２はＣＰＵ部４ａ〜４ｎに
定められたシーケンスのプログラムを実行させる。そし
てＣＰＵ部２は、正常なプログラム実行が行われないＣ
ＰＵ部２ｘを検出し，例えばＣＰＵ部４ｎが正常なプロ
グラム実行をしていなければこのＣＰＵ部４ｎを暴走し
ているとみなし、リセットパルス発生部５を制御してリ
セットパルス９ｎをＣＰＵ部４ｎに送出する。すると、
ＣＰＵ部４ｎは初期化されて正常状態に戻ることにな
る。この暴走から正常復帰までの時間はリセットパルス
６の周期によって決定される。
定められたシーケンスのプログラムを実行させる。そし
てＣＰＵ部２は、正常なプログラム実行が行われないＣ
ＰＵ部２ｘを検出し，例えばＣＰＵ部４ｎが正常なプロ
グラム実行をしていなければこのＣＰＵ部４ｎを暴走し
ているとみなし、リセットパルス発生部５を制御してリ
セットパルス９ｎをＣＰＵ部４ｎに送出する。すると、
ＣＰＵ部４ｎは初期化されて正常状態に戻ることにな
る。この暴走から正常復帰までの時間はリセットパルス
６の周期によって決定される。
【０００９】
【発明の効果】以上説明したように本発明は、複数のＣ
ＰＵのうちのあるＣＰＵの暴走によるシステムの誤動作
を基準ＣＰＵを定めてこの基準ＣＰＵの制御により定期
的に一般ＣＰＵの診断を行うことにより、暴走ＣＰＵを
早期に正常復帰させることができる効果がある。従っ
て、この複数ＣＰＵシステムの暴走検出方式は、複数Ｃ
ＰＵを使用する通信機器等のシステムにおいて特に有効
である。
ＰＵのうちのあるＣＰＵの暴走によるシステムの誤動作
を基準ＣＰＵを定めてこの基準ＣＰＵの制御により定期
的に一般ＣＰＵの診断を行うことにより、暴走ＣＰＵを
早期に正常復帰させることができる効果がある。従っ
て、この複数ＣＰＵシステムの暴走検出方式は、複数Ｃ
ＰＵを使用する通信機器等のシステムにおいて特に有効
である。
【図１】本発明の一実施例のブロック図である。
【図２】従来の複数ＣＰＵシステムの暴走検出方式のブ
ロック図である。
ロック図である。
【符号の説明】 １ 定周期リセットパルス発生部 ２，４ａ，４ｎ，２２ａ，２２ｂ，２２ｎ ＣＰＵ部 ３，２１ インターフェイス部 ５ リセットパルス発生部 ６，９ａ，９ｎ，２６ リセットパルス ７，８ａ，８ｎ，２４ バス ２３ａ，２３ｂ，２３ｎ カウンタ ２５ リセットパルス
Claims (1)
- 【請求項１】 一定周期のリセットパルスを発生する定
周期リセットパルス発生器と、前記一定周期リセットパ
ルスにより初期化される基準ＣＰＵと、複数の一般ＣＰ
Ｕと、前記基準ＣＰＵおよび前記複数の一般ＣＰＵとを
相互に接続するインターフェイス部と、前記基準ＣＰＵ
部の指示により前記一般ＣＰＵにリセットパルスを送出
するリセットパルス発生部とを有し、前記基準ＣＰＵ
が、前記一般ＣＰＵのそれぞれに定められたシーケンス
のプログラムを実行させることにより前記一般ＣＰＵの
暴走を監視する暴走監視手段と、前記監視手段が暴走Ｃ
ＰＵを発見したときには前記リセットパルス発生部に前
記暴走ＣＰＵに対して前記リセットパルスを送出させる
リセットパルス送出指示手段とを備えていることを特徴
とする複数ＣＰＵシステムの暴走検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4024972A JPH05225162A (ja) | 1992-02-12 | 1992-02-12 | 複数ｃｐｕシステムの暴走検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4024972A JPH05225162A (ja) | 1992-02-12 | 1992-02-12 | 複数ｃｐｕシステムの暴走検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05225162A true JPH05225162A (ja) | 1993-09-03 |
Family
ID=12152889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4024972A Withdrawn JPH05225162A (ja) | 1992-02-12 | 1992-02-12 | 複数ｃｐｕシステムの暴走検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05225162A (ja) |
-
1992
- 1992-02-12 JP JP4024972A patent/JPH05225162A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |