JPH05235645A - 高速バッファ - Google Patents
高速バッファInfo
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- JPH05235645A JPH05235645A JP4153178A JP15317892A JPH05235645A JP H05235645 A JPH05235645 A JP H05235645A JP 4153178 A JP4153178 A JP 4153178A JP 15317892 A JP15317892 A JP 15317892A JP H05235645 A JPH05235645 A JP H05235645A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
- H03F3/505—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower with field-effect devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3076—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with symmetrical driving of the end stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/50—Amplifiers in which input is applied to, or output is derived from, an impedance common to input and output circuits of the amplifying element, e.g. cathode follower
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 本発明は、オープンループ型エミッタホロワ
及び演算乃至は作動増幅器タイプの、改良された高速の
バッファ回路を提供するものである。 【構成】 バッファ回路が、入力信号を受取るべく接続
された入力増幅器３０と、出力信号を供給すべく接続さ
れた出力増幅器３１とを有している。該入力及び出力信
号を受取り且つ該入力及び出力信号の間に所望の関係を
維持するために該信号間の差異に関係した出力を供給す
る差動増幅器３３が接続されている。本バッファ回路
は、差動増幅器からの信号が入力又は出力バッファの何
れかへ供給されるように構成することが可能であり、且
つバイポーラ又はＢＩＣＭＯＳ技術の何れかで実現する
ことが可能である。オープンループと差動型バッファ増
幅器の結合が、両方の最良の特徴を維持し、オープンル
ープ回路の優秀な速度性能が得られると共に、差動増幅
器回路の向上した精度が得られる。
及び演算乃至は作動増幅器タイプの、改良された高速の
バッファ回路を提供するものである。 【構成】 バッファ回路が、入力信号を受取るべく接続
された入力増幅器３０と、出力信号を供給すべく接続さ
れた出力増幅器３１とを有している。該入力及び出力信
号を受取り且つ該入力及び出力信号の間に所望の関係を
維持するために該信号間の差異に関係した出力を供給す
る差動増幅器３３が接続されている。本バッファ回路
は、差動増幅器からの信号が入力又は出力バッファの何
れかへ供給されるように構成することが可能であり、且
つバイポーラ又はＢＩＣＭＯＳ技術の何れかで実現する
ことが可能である。オープンループと差動型バッファ増
幅器の結合が、両方の最良の特徴を維持し、オープンル
ープ回路の優秀な速度性能が得られると共に、差動増幅
器回路の向上した精度が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、バッファ回路の改良に
関するものであって、更に詳細には、オープンループ型
エミッタホロワ及び演算乃至は差動増幅器タイプのバッ
ファ回路における改良に関するものである。
関するものであって、更に詳細には、オープンループ型
エミッタホロワ及び演算乃至は差動増幅器タイプのバッ
ファ回路における改良に関するものである。
【０００２】
【従来の技術】バッファ増幅器は広い適用範囲を有して
おり、例えば、信号経路を分離したり、一つの段から別
の段に適切な信号レベルを確保するなどである。一つの
広く使用されているバッファ回路５を図１に示してあ
る。図１のバッファ回路５は「ダイヤモンド形態」バッ
ファ回路とも呼ばれ、二つのエミッタホロワ入力段１０
及び１１と一つの出力増幅器段１２を有している。第一
のエミッタホロワエミッタ段１０は、ＮＰＮトランジス
タ１５及びそのエミッタと直列に接続された電流源１６
を有している。同様に、第二のエミッタホロワ回路１１
は、ＰＮＰトランジスタ１８とそのエミッタに直列接続
した電流源１９を有している。出力増幅器段１２は、Ｎ
ＰＮトランジスタ２１及びＰＮＰトランジスタ２２を有
しており、図示した如くそれらのエミッタ・コレクタ経
路は直列接続されている。ＶINとして示した本回路への
入力信号はＮＰＮトランジスタ１５及びＰＮＰトランジ
スタ１８のベースへ供給され、且つＶOUT として示した
本回路の出力はＮＰＮトランジスタ２１とＰＮＰトラン
ジスタ２２のエミッタ間の出力ノード接続部において発
生される。
おり、例えば、信号経路を分離したり、一つの段から別
の段に適切な信号レベルを確保するなどである。一つの
広く使用されているバッファ回路５を図１に示してあ
る。図１のバッファ回路５は「ダイヤモンド形態」バッ
ファ回路とも呼ばれ、二つのエミッタホロワ入力段１０
及び１１と一つの出力増幅器段１２を有している。第一
のエミッタホロワエミッタ段１０は、ＮＰＮトランジス
タ１５及びそのエミッタと直列に接続された電流源１６
を有している。同様に、第二のエミッタホロワ回路１１
は、ＰＮＰトランジスタ１８とそのエミッタに直列接続
した電流源１９を有している。出力増幅器段１２は、Ｎ
ＰＮトランジスタ２１及びＰＮＰトランジスタ２２を有
しており、図示した如くそれらのエミッタ・コレクタ経
路は直列接続されている。ＶINとして示した本回路への
入力信号はＮＰＮトランジスタ１５及びＰＮＰトランジ
スタ１８のベースへ供給され、且つＶOUT として示した
本回路の出力はＮＰＮトランジスタ２１とＰＮＰトラン
ジスタ２２のエミッタ間の出力ノード接続部において発
生される。
【０００３】理解される如く、図１のバッファ回路５は
「オープンループ」増幅器であり、即ち、それは、その
入力信号をほとんど遅延なしで即ち位相シフトなしで出
力ノードへその入力信号を指向させ、基本的に信号のフ
ィードバックは存在しない。従って、回路５は比較的高
速であり、広い帯域幅性能を有し、且つ良好なスリュー
レートを有している。しかしながら、この様な回路は、
通常オフセット問題を有しており、これらの回路は通常
非常に低い出力インピーダンスを有しているので、それ
らの出力装置は、通常、非常に高い電流でバイアスさせ
ることが必要である。
「オープンループ」増幅器であり、即ち、それは、その
入力信号をほとんど遅延なしで即ち位相シフトなしで出
力ノードへその入力信号を指向させ、基本的に信号のフ
ィードバックは存在しない。従って、回路５は比較的高
速であり、広い帯域幅性能を有し、且つ良好なスリュー
レートを有している。しかしながら、この様な回路は、
通常オフセット問題を有しており、これらの回路は通常
非常に低い出力インピーダンスを有しているので、それ
らの出力装置は、通常、非常に高い電流でバイアスさせ
ることが必要である。
【０００４】別のタイプの広く使用されているバッファ
は「演算増幅器（オペアンプ）」又は「差動増幅器」型
のバッファ回路２５でありそれの具体例を図２に示して
ある。図示した如く、回路２５は、演算増幅器即ちオペ
アンプ２６を有しており、そのフィードバック経路２７
は出力端ＶOUT と負即ち反転用入力端子との間に接続さ
れている。入力信号ＶINが演算増幅器２６の正即ち非反
転入力端子へ供給される。
は「演算増幅器（オペアンプ）」又は「差動増幅器」型
のバッファ回路２５でありそれの具体例を図２に示して
ある。図示した如く、回路２５は、演算増幅器即ちオペ
アンプ２６を有しており、そのフィードバック経路２７
は出力端ＶOUT と負即ち反転用入力端子との間に接続さ
れている。入力信号ＶINが演算増幅器２６の正即ち非反
転入力端子へ供給される。
【０００５】図１に示したタイプの「ダイヤモンド形
態」バッファと比較して、図２に示したタイプの演算増
幅器バッファは、良好な精度を有しており且つオフセッ
ト及び出力インピーダンスが低い。演算増幅器型バッフ
ァは、それらの出力端においてＶINの良好なレプリカを
発生するために演算増幅器の高利得に依存している。そ
の欠点は、演算増幅器は、バッファの全体的な所望の周
波数範囲に亘り使用可能な利得を有するものでなければ
ならないという点である。実際上、演算増幅器バッファ
は、しばしば、上述したオープンループバッファと同様
のバッファを有しているので、フィードバックループを
有する二段配列におけるその出力が演算増幅器の周りに
閉じられると、該演算増幅器はオープンループタイプバ
ッファよりも必然的に低速となる。
態」バッファと比較して、図２に示したタイプの演算増
幅器バッファは、良好な精度を有しており且つオフセッ
ト及び出力インピーダンスが低い。演算増幅器型バッフ
ァは、それらの出力端においてＶINの良好なレプリカを
発生するために演算増幅器の高利得に依存している。そ
の欠点は、演算増幅器は、バッファの全体的な所望の周
波数範囲に亘り使用可能な利得を有するものでなければ
ならないという点である。実際上、演算増幅器バッファ
は、しばしば、上述したオープンループバッファと同様
のバッファを有しているので、フィードバックループを
有する二段配列におけるその出力が演算増幅器の周りに
閉じられると、該演算増幅器はオープンループタイプバ
ッファよりも必然的に低速となる。
【０００６】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、改良した高速のバッファ回路を提供するこ
とを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、改良した高速のバッファ回路を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】本発明の一実施例によれ
ば、バッファ回路が提供され、その場合に、演算増幅器
即ちオペアンプがオープンループタイプ増幅器と結合し
て使用されており、その場合に、演算増幅器がオープン
ループ増幅器本来の利点を損なうことなしに、オープン
ループ増幅器内からの信号を制御する。従って、その結
合は、オープンループ増幅器と演算増幅器タイプバッフ
ァの両方の最もよい特徴を結合したものである。その結
果得られるバッファ回路は、両方の利点を有しており、
即ちオープンループ回路の良好な速度性能と演算増幅器
型回路の向上した精度である。
ば、バッファ回路が提供され、その場合に、演算増幅器
即ちオペアンプがオープンループタイプ増幅器と結合し
て使用されており、その場合に、演算増幅器がオープン
ループ増幅器本来の利点を損なうことなしに、オープン
ループ増幅器内からの信号を制御する。従って、その結
合は、オープンループ増幅器と演算増幅器タイプバッフ
ァの両方の最もよい特徴を結合したものである。その結
果得られるバッファ回路は、両方の利点を有しており、
即ちオープンループ回路の良好な速度性能と演算増幅器
型回路の向上した精度である。
【０００８】本発明のバッファの利点のうちの一つは、
バッファの全帯域幅に亘り利得を与えるために付加的な
フィードバック経路が必要とされることがないという点
である。別の言い方をすれば、該増幅器の帯域幅は本回
路の演算増幅器部分の帯域幅により制限されるものでは
ない。例えば、演算増幅器の所要の利得は、所望とされ
る全てのことが増加させたＤＣ性能である場合には、単
に小さな帯域幅を有することを必要とするに過ぎない場
合がある。更に、本発明に基づいて製造されるバッファ
は、例えば演算増幅器バッファのみの場合よりも高い容
量性負荷を受入れることが可能であると考えられる。
バッファの全帯域幅に亘り利得を与えるために付加的な
フィードバック経路が必要とされることがないという点
である。別の言い方をすれば、該増幅器の帯域幅は本回
路の演算増幅器部分の帯域幅により制限されるものでは
ない。例えば、演算増幅器の所要の利得は、所望とされ
る全てのことが増加させたＤＣ性能である場合には、単
に小さな帯域幅を有することを必要とするに過ぎない場
合がある。更に、本発明に基づいて製造されるバッファ
は、例えば演算増幅器バッファのみの場合よりも高い容
量性負荷を受入れることが可能であると考えられる。
【０００９】後に明らかになる如く、本発明の好適実施
例の概念は異なった形態でも良好に実現することが可能
であり、例えば、本回路は、電界効果トランジスタ（Ｆ
ＥＴ）、バイポーラトランジスタ、又はバイポーラと電
界効果トランジスタ技術の結合において、各々の利点を
伴った状態で製造することが可能である。例えば、ＢＩ
ＣＭＯＳ実施例を、バイポーラ装置により与えることの
可能な比較的大きな駆動電流を必要とする出力回路と共
に、ＦＥＴ装置により容易に構成することの可能な感応
性容量入力回路と関連してＢＩＣＭＯＳ実施例を使用す
ることが可能である。
例の概念は異なった形態でも良好に実現することが可能
であり、例えば、本回路は、電界効果トランジスタ（Ｆ
ＥＴ）、バイポーラトランジスタ、又はバイポーラと電
界効果トランジスタ技術の結合において、各々の利点を
伴った状態で製造することが可能である。例えば、ＢＩ
ＣＭＯＳ実施例を、バイポーラ装置により与えることの
可能な比較的大きな駆動電流を必要とする出力回路と共
に、ＦＥＴ装置により容易に構成することの可能な感応
性容量入力回路と関連してＢＩＣＭＯＳ実施例を使用す
ることが可能である。
【００１０】従って、本発明の広義の側面によれば、入
力信号を受取るべく接続された入力増幅器と出力信号を
供給すべく接続された出力増幅器とを有するバッファ回
路が提供される。入力及び出力信号の間に所望の関係を
維持するために供給される入力及び出力信号の間の差に
関係した出力を供給するために入力及び出力信号を受取
るべく差動増幅器が接続されている。本バッファ回路
は、差動増幅器からの出力信号が入力又は出力増幅器の
何れかへ供給されるように構成することが可能であり、
且つバイポーラ又はＢＩＣＭＯＳ技術の何れかで達成す
ることが可能である。
力信号を受取るべく接続された入力増幅器と出力信号を
供給すべく接続された出力増幅器とを有するバッファ回
路が提供される。入力及び出力信号の間に所望の関係を
維持するために供給される入力及び出力信号の間の差に
関係した出力を供給するために入力及び出力信号を受取
るべく差動増幅器が接続されている。本バッファ回路
は、差動増幅器からの出力信号が入力又は出力増幅器の
何れかへ供給されるように構成することが可能であり、
且つバイポーラ又はＢＩＣＭＯＳ技術の何れかで達成す
ることが可能である。
【００１１】
【実施例】本発明の一実施例によれば、オープンループ
型バッファの周りにフィードバック回路を付加すること
により、その性能を改善することが可能であることが判
明した。更に、本バッファは、オフセットを減少させ、
且つ出力インピーダンスを低下させることが可能であ
る。本発明に基づく回路においては、オープンループ型
入力増幅器の広い単位利得帯域幅を付加したフィードバ
ック経路内の利得ロールオフにより阻害されることなく
信号を増幅するために使用することが可能であるような
態様でエキストラなシャント直列フィードバックループ
が導入されている。この様に、極めて広い帯域幅を維持
しながらバッファの精度を改善することが可能である。
型バッファの周りにフィードバック回路を付加すること
により、その性能を改善することが可能であることが判
明した。更に、本バッファは、オフセットを減少させ、
且つ出力インピーダンスを低下させることが可能であ
る。本発明に基づく回路においては、オープンループ型
入力増幅器の広い単位利得帯域幅を付加したフィードバ
ック経路内の利得ロールオフにより阻害されることなく
信号を増幅するために使用することが可能であるような
態様でエキストラなシャント直列フィードバックループ
が導入されている。この様に、極めて広い帯域幅を維持
しながらバッファの精度を改善することが可能である。
【００１２】概念的には、図３に示した如く、本発明の
一実施例に基づくバッファ回路は、入力増幅器３０と出
力増幅器３１とを有している。差動入力／出力利得ブロ
ック３３が、入力ループ３５及び出力ループ３６と共
に、設けられている。該入力ループ３５はａ1 の利得を
有しており且つその入力端においてＶINを有する入力増
幅器３０を有している。入力信号ＶINは差動入力／出力
利得ブロック３３の非反転入力端子へ供給され、且つそ
の増幅器の出力端は差動入力／出力利得ブロック３３の
反転端子へ接続している。
一実施例に基づくバッファ回路は、入力増幅器３０と出
力増幅器３１とを有している。差動入力／出力利得ブロ
ック３３が、入力ループ３５及び出力ループ３６と共
に、設けられている。該入力ループ３５はａ1 の利得を
有しており且つその入力端においてＶINを有する入力増
幅器３０を有している。入力信号ＶINは差動入力／出力
利得ブロック３３の非反転入力端子へ供給され、且つそ
の増幅器の出力端は差動入力／出力利得ブロック３３の
反転端子へ接続している。
【００１３】一方、出力電流ループ３６は増幅器３１の
出力端へ接続しており、増幅器３１は利得ａ2 を有して
おり、出力信号ＶOUT を供給する。増幅器３１の出力
は、更に、差動入力／出力利得ブロック３３の反転入力
端へ供給される。差動入力／出力利得ブロック３３の非
反転出力は増幅器３１の入力端へ供給されて電流経路を
完成している。
出力端へ接続しており、増幅器３１は利得ａ2 を有して
おり、出力信号ＶOUT を供給する。増幅器３１の出力
は、更に、差動入力／出力利得ブロック３３の反転入力
端へ供給される。差動入力／出力利得ブロック３３の非
反転出力は増幅器３１の入力端へ供給されて電流経路を
完成している。
【００１４】差動入力／出力利得ブロック３３は、入力
信号ＶINと出力信号ＶOUT との間に等値性又はその他の
所望の関係を維持すべく作用する伝達関数を有してい
る。
信号ＶINと出力信号ＶOUT との間に等値性又はその他の
所望の関係を維持すべく作用する伝達関数を有してい
る。
【００１５】この回路をバイポーラトランジスタで実現
することが可能な一つの態様を図４に示してある。従っ
て、「ダイヤモンド形態」増幅器が２個のエミッタホロ
ワ入力増幅器４０及び４１と出力増幅器４２の形態で実
現される。第一入力増幅器４０はＮＰＮトランジスタ４
５を有しており、そのコレクタ・エミッタ経路はＶCCと
電流源４６及びＶEEとの間に直列接続されている。第二
入力増幅器４１はＰＮＰトランジスタ４８を有してお
り、そのエミッタ・コレクタ経路は電流源４９及び抵抗
５０と共に、ＶCCとＶEEとの間に直列接続されている。
電流源４６及び４９の各々は電流Ｉ1 を供給する。
することが可能な一つの態様を図４に示してある。従っ
て、「ダイヤモンド形態」増幅器が２個のエミッタホロ
ワ入力増幅器４０及び４１と出力増幅器４２の形態で実
現される。第一入力増幅器４０はＮＰＮトランジスタ４
５を有しており、そのコレクタ・エミッタ経路はＶCCと
電流源４６及びＶEEとの間に直列接続されている。第二
入力増幅器４１はＰＮＰトランジスタ４８を有してお
り、そのエミッタ・コレクタ経路は電流源４９及び抵抗
５０と共に、ＶCCとＶEEとの間に直列接続されている。
電流源４６及び４９の各々は電流Ｉ1 を供給する。
【００１６】出力増幅器４２は、ＮＰＮトランジスタ５
４とＰＮＰトランジスタ５５とを有しており、それらの
エミッタ・コレクタ経路は、図示した如く、ＶCCとＶEE
との間に直列接続されている。抵抗５６は、必要に応
じ、出力ノード５７とトランジスタ５５のエミッタとの
間に電圧降下を与えるべく設けることが可能である。図
示した如く、入力信号ＶINは入力トランジスタ４５及び
４８のベースへ供給され、且つその出力信号ＶOUT は出
力増幅器４２のノード５７において発生される。出力ト
ランジスタ５４及び５５のベースへの入力は、以下に説
明する如く、それぞれのエミッタホロワ入力増幅器４１
及び４０の出力端からのものである。
４とＰＮＰトランジスタ５５とを有しており、それらの
エミッタ・コレクタ経路は、図示した如く、ＶCCとＶEE
との間に直列接続されている。抵抗５６は、必要に応
じ、出力ノード５７とトランジスタ５５のエミッタとの
間に電圧降下を与えるべく設けることが可能である。図
示した如く、入力信号ＶINは入力トランジスタ４５及び
４８のベースへ供給され、且つその出力信号ＶOUT は出
力増幅器４２のノード５７において発生される。出力ト
ランジスタ５４及び５５のベースへの入力は、以下に説
明する如く、それぞれのエミッタホロワ入力増幅器４１
及び４０の出力端からのものである。
【００１７】差動入力／出力利得ブロックの機能は差動
対増幅器６０により与えられる。差動対増幅器６０は２
個のＮＰＮトランジスタ６１及び６２を有している。Ｎ
ＰＮトランジスタ６１は、そのコレクタ・エミッタ経路
をエミッタホロワ増幅器４１の出力端と電流源６４との
間に接続している。一方、ＮＰＮトランジスタ６２は、
そのコレクタ・エミッタ経路を、例えば図示した如くト
ランジスタ５４のベースなどのような該出力トランジス
タの一方の入力端と電流源６４との間に接続している。
第二電流源６５が、抵抗５０及び６７を介して差動対ト
ランジスタ６１及び６２へ電流を供給するために設けら
れている。第一信号ＶINが第一差動対トランジスタ６１
のベースへ供給され、且つ出力ノード５７が第二差動対
トランジスタ６２のベースへ接続されている。電流源６
４及び６５の各々は電流Ｉ2 を供給する。
対増幅器６０により与えられる。差動対増幅器６０は２
個のＮＰＮトランジスタ６１及び６２を有している。Ｎ
ＰＮトランジスタ６１は、そのコレクタ・エミッタ経路
をエミッタホロワ増幅器４１の出力端と電流源６４との
間に接続している。一方、ＮＰＮトランジスタ６２は、
そのコレクタ・エミッタ経路を、例えば図示した如くト
ランジスタ５４のベースなどのような該出力トランジス
タの一方の入力端と電流源６４との間に接続している。
第二電流源６５が、抵抗５０及び６７を介して差動対ト
ランジスタ６１及び６２へ電流を供給するために設けら
れている。第一信号ＶINが第一差動対トランジスタ６１
のベースへ供給され、且つ出力ノード５７が第二差動対
トランジスタ６２のベースへ接続されている。電流源６
４及び６５の各々は電流Ｉ2 を供給する。
【００１８】動作について説明すると、前述した如く、
トランジスタ４５，４８，５４，５５は「ダイヤモンド
形態」バッファとして機能する。差動対トランジスタ６
１及び６２は、入力及び出力信号ＶINとＶOUT との間の
差を増幅し且つ増幅した差をトランジスタ５４のベース
において本回路内に加算させる。これは、ＶOUT とＶIN
との間の差を減少させる効果を有している。前述した如
く、トランジスタ５４及び５５のバイアス電流に大きな
変化を発生することなしにトランジスタ６１及び６２が
ＶOUT に影響を与えることが可能であるようにするため
に抵抗５６を使用することが可能である。理解される如
く、差動パワー段の利得はゼロに近付くことが可能であ
り、且つ尚且つＶOUT に対して広い帯域の信号経路が存
在する。理解される如く、本発明のバイポーラ実施例を
あるＮＰＮ及びＰＮＰ型のトランジスタに関して説明し
たが、それは、本発明の構成を図示したタイプの導電型
のトランジスタにのみ制限する意図をもってなされたも
のではなく、当業者にとって明らかな如く、異なったタ
イプの導電型のトランジスタに置換することが可能であ
り、その際にバイアス電圧を適宜変化することが可能で
ある。
トランジスタ４５，４８，５４，５５は「ダイヤモンド
形態」バッファとして機能する。差動対トランジスタ６
１及び６２は、入力及び出力信号ＶINとＶOUT との間の
差を増幅し且つ増幅した差をトランジスタ５４のベース
において本回路内に加算させる。これは、ＶOUT とＶIN
との間の差を減少させる効果を有している。前述した如
く、トランジスタ５４及び５５のバイアス電流に大きな
変化を発生することなしにトランジスタ６１及び６２が
ＶOUT に影響を与えることが可能であるようにするため
に抵抗５６を使用することが可能である。理解される如
く、差動パワー段の利得はゼロに近付くことが可能であ
り、且つ尚且つＶOUT に対して広い帯域の信号経路が存
在する。理解される如く、本発明のバイポーラ実施例を
あるＮＰＮ及びＰＮＰ型のトランジスタに関して説明し
たが、それは、本発明の構成を図示したタイプの導電型
のトランジスタにのみ制限する意図をもってなされたも
のではなく、当業者にとって明らかな如く、異なったタ
イプの導電型のトランジスタに置換することが可能であ
り、その際にバイアス電圧を適宜変化することが可能で
ある。
【００１９】更に、本発明は、所望の適用に依存して、
バイポーラ装置のみで製造するもの以外の回路で実現す
ることが可能である。例えば、入力信号がコンデンサを
不当に放電することなしに容量性装置から派生される環
境においては、例えば図５に示した如くＢＩＣＭＯＳ実
施例を使用することが可能である。図示した回路８０
は、例えば、当該技術分野において公知のＢＩＣＭＯＳ
タイプのプロセスにおいて実現することが可能である。
バイポーラ装置のみで製造するもの以外の回路で実現す
ることが可能である。例えば、入力信号がコンデンサを
不当に放電することなしに容量性装置から派生される環
境においては、例えば図５に示した如くＢＩＣＭＯＳ実
施例を使用することが可能である。図示した回路８０
は、例えば、当該技術分野において公知のＢＩＣＭＯＳ
タイプのプロセスにおいて実現することが可能である。
【００２０】図５の回路８０は、ＦＥＴ入力増幅器段８
２を有しており、それはＮチャンネルトランジスタ８３
とＰチャンネルトランジスタ８４とを有している。入力
信号ＶINはＮチャンネルトランジスタ８３のゲートへ印
加され、その際に回路８０に対して高インピーダンス入
力を与える。トランジスタ８３のソース上の出力が抵抗
８６を介してＰＮＰ出力トランジスタ８５のベースへ供
給され、その際に回路８０に対する高電流出力能力をイ
ネーブルさせる。トランジスタ８３のドレイン上に発生
された信号はＰチャンネルトランジスタ９４及び９５の
ゲートへ供給される。コンデンサ９６がＶCCとトランジ
スタ９４のゲートとの間に接続されており、必要に応
じ、差動フィードバック増幅器に対しコンデンサ補償を
与える。該ＦＥＴ回路に対するバイアスはＮＰＮトラン
ジスタ回路網８８により与えられる。
２を有しており、それはＮチャンネルトランジスタ８３
とＰチャンネルトランジスタ８４とを有している。入力
信号ＶINはＮチャンネルトランジスタ８３のゲートへ印
加され、その際に回路８０に対して高インピーダンス入
力を与える。トランジスタ８３のソース上の出力が抵抗
８６を介してＰＮＰ出力トランジスタ８５のベースへ供
給され、その際に回路８０に対する高電流出力能力をイ
ネーブルさせる。トランジスタ８３のドレイン上に発生
された信号はＰチャンネルトランジスタ９４及び９５の
ゲートへ供給される。コンデンサ９６がＶCCとトランジ
スタ９４のゲートとの間に接続されており、必要に応
じ、差動フィードバック増幅器に対しコンデンサ補償を
与える。該ＦＥＴ回路に対するバイアスはＮＰＮトラン
ジスタ回路網８８により与えられる。
【００２１】一方、Ｎチャンネルトランジスタ９１とＰ
チャンネルトランジスタ９２とを有する増幅器９０が、
トランジスタ９１のゲート上への出力ノード９５からの
出力電圧を受取るべく接続されている。従って、理解さ
れる如く、入力及び出力信号を受取る増幅器８２及び９
０は、トランジスタ９４と一体的に作用して、上述した
バイポーラ実施例と同一の態様で機能するために出力Ｐ
ＮＰトランジスタ８５のベースへ印加するために抵抗８
６を横断して入力及び出力信号の間の差の信号を発生さ
せる。注意すべきことであるが、図５の回路実施例にお
いては、入力端から出力端への信号経路は、二つのトラ
ンジスタ装置、即ちトランジスタ８３及び８５のみを介
して直接的に与えられている。従って、本回路の速度、
帯域幅及びスリューレートは、オープンループ増幅器回
路のみの場合と類似した態様で維持されている。
チャンネルトランジスタ９２とを有する増幅器９０が、
トランジスタ９１のゲート上への出力ノード９５からの
出力電圧を受取るべく接続されている。従って、理解さ
れる如く、入力及び出力信号を受取る増幅器８２及び９
０は、トランジスタ９４と一体的に作用して、上述した
バイポーラ実施例と同一の態様で機能するために出力Ｐ
ＮＰトランジスタ８５のベースへ印加するために抵抗８
６を横断して入力及び出力信号の間の差の信号を発生さ
せる。注意すべきことであるが、図５の回路実施例にお
いては、入力端から出力端への信号経路は、二つのトラ
ンジスタ装置、即ちトランジスタ８３及び８５のみを介
して直接的に与えられている。従って、本回路の速度、
帯域幅及びスリューレートは、オープンループ増幅器回
路のみの場合と類似した態様で維持されている。
【００２２】本発明の別の好適実施例を図６に示してあ
る。この場合にも、図６の回路１００は、当該技術分野
において公知のＢＩＣＭＯＳ技術を使用して実現するこ
とが可能であり、図５の実施例に関して上述したのと同
一の利点を達成することが可能である。図５と６の回路
の間の主要な差異は、ダイヤモンド形態バイポーラバッ
ファ回路１０８を駆動するために条件付けした入力信号
を供給するためにＦＥＴ入力及び差動段１０３及び１０
４に続いて付加的なバイポーラエミッタホロワ増幅器回
路１０１を設けた点である。
る。この場合にも、図６の回路１００は、当該技術分野
において公知のＢＩＣＭＯＳ技術を使用して実現するこ
とが可能であり、図５の実施例に関して上述したのと同
一の利点を達成することが可能である。図５と６の回路
の間の主要な差異は、ダイヤモンド形態バイポーラバッ
ファ回路１０８を駆動するために条件付けした入力信号
を供給するためにＦＥＴ入力及び差動段１０３及び１０
４に続いて付加的なバイポーラエミッタホロワ増幅器回
路１０１を設けた点である。
【００２３】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 従来技術のオープンループ即ち「ダイヤモン
ド形態」バッファ増幅器を示した概略図。
ド形態」バッファ増幅器を示した概略図。
【図２】 従来技術の演算増幅器フィードバック型バッ
ファ増幅器を示した概略図。
ファ増幅器を示した概略図。
【図３】 本発明の原理を示したバッファ増幅器の概略
ブロック図。
ブロック図。
【図４】 バイポーラトランジスタで製造した本発明の
好適実施例に基づくバッファ増幅器を示した概略図。
好適実施例に基づくバッファ増幅器を示した概略図。
【図５】 出力増幅器装置を制御するためのフィードバ
ックを示した本発明の別の好適実施例に基づいて構成さ
れたＢＩＣＭＯＳバッファ増幅器を示した概略図。
ックを示した本発明の別の好適実施例に基づいて構成さ
れたＢＩＣＭＯＳバッファ増幅器を示した概略図。
【図６】 入力増幅器装置を制御するためのフィードバ
ックを示した本発明の更に別の好適実施例に基づいて構
成したＢＩＣＭＯＳバッファ増幅器を示した概略図。
ックを示した本発明の更に別の好適実施例に基づいて構
成したＢＩＣＭＯＳバッファ増幅器を示した概略図。
３０ 入力増幅器 ３１ 出力増幅器 ３３ 差動入力／出力利得ブロック ３５ 入力ループ ３６ 出力ループ
Claims (23)
- 【請求項１】 バッファ回路において、入力信号を受取
るべく接続された入力増幅器が設けられており、前記入
力増幅器により発生された信号から出力信号を供給すべ
く接続された出力増幅器が設けられており、前記入力及
び出力信号を受取り且つ前記入力信号と出力信号との間
の差に関連した出力を供給すべく接続されており前記入
力信号と出力信号との間に所望の利得関係を維持する差
動増幅器が設けられていることを特徴とするバッファ回
路。 - 【請求項２】 請求項１において、前記差動増幅器から
の出力信号が前記出力増幅器へ供給されることを特徴と
するバッファ回路。 - 【請求項３】 請求項１において、前記差動増幅器から
の出力信号が前記入力増幅器からの信号と結合されるこ
とを特徴とするバッファ回路。 - 【請求項４】 請求項１において、前記差動増幅器が前
記入力信号及び出力信号を等しくさせるための出力を供
給することを特徴とするバッファ回路。 - 【請求項５】 請求項１において、前記入力／出力及び
差動増幅器がバイポーラトランジスタを有することを特
徴とするバッファ回路。 - 【請求項６】 請求項１において、前記入力増幅器がＦ
ＥＴを有することを特徴とするバッファ回路。 - 【請求項７】 請求項６において、前記差動増幅器がＦ
ＥＴを有することを特徴とするバッファ回路。 - 【請求項８】 請求項７において、前記出力増幅器がバ
イポーラトランジスタを有することを特徴とするバッフ
ァ回路。 - 【請求項９】 請求項１において、前記入力信号と出力
信号との間の所望の利得関係が単位利得であることを特
徴とするバッファ回路。 - 【請求項１０】 バッファ回路において、入力電圧信号
を受取るべく接続されており各々が前記入力電圧信号を
表わす信号を発生する一対の入力増幅器が設けられてお
り、それぞれのベース上において前記それぞれの対の入
力増幅器から前記入力電圧信号を表わす前記信号を受取
るべく接続されており且つそれらの間の相互接続ノード
上に出力電圧を供給する反対導電型の一対の出力トラン
ジスタが設けられており、前記入力及び出力電圧の間の
差に関連した出力を発生し且つその差を前記出力トラン
ジスタの一方のベースへ印加すべく接続されている差動
増幅器が設けられていることを特徴とするバッファ回
路。 - 【請求項１１】 請求項１０において、前記差動増幅器
が、それぞれ、その入力端子上で入力及び出力信号を受
取るべく接続された２個のトランジスタと、抵抗手段と
を有しており、前記抵抗を横断して、前記トランジスタ
の出力端が、前記一方の出力トランジスタのベースへ印
加するための差信号を発生すべく接続されていることを
特徴とするバッファ回路。 - 【請求項１２】 請求項１０において、前記一対の入力
増幅器の各々が電流源と直列な１個のトランジスタを有
しており、前記トランジスタがエミッタホロワ形態に接
続されており、且つそれに対して前記入力信号がそのそ
れぞれのベースへ印加されることを特徴とするバッファ
回路。 - 【請求項１３】 請求項１０において、前記回路が単位
利得を有することを特徴とするバッファ回路。 - 【請求項１４】 バッファ回路において、入力信号を受
取り且つそれから出力信号を発生すべく接続されたダイ
ヤモンド形態バッファ回路が設けられており、前記入力
及び出力信号を受取り且つ前記入力及び出力信号の間の
差に関連した出力を供給すべく接続された演算増幅器が
設けられており、前記演算増幅器が前記入力及び出力信
号の間に所望の利得関係を維持するために、前記ダイヤ
モンド形態バッファ回路へ接続されていることを特徴と
するバッファ回路。 - 【請求項１５】 請求項１４において、前記演算増幅器
が前記入力及び出力信号の間に単位利得関係を維持する
ことを特徴とするバッファ回路。 - 【請求項１６】 請求項１５において、前記演算増幅器
がトランジスタの差動対であり、一方のトランジスタが
前記入力信号を受取り且つ他方のトランジスタが前記出
力信号を受取るものであることを特徴とするバッファ回
路。 - 【請求項１７】 バッファ回路において、入力信号を受
取るべく接続された入力増幅器と出力信号を供給する出
力増幅器とを具備するダイヤモンド形態バッファ回路が
設けられており、前記入力及び出力信号の間の差信号を
発生する回路が設けられており、前記入力及び出力信号
を実質的に等しくさせるために前記ダイヤモンド形態バ
ッファ回路へ前記差信号を印加する手段が設けられてい
ることを特徴とするバッファ回路。 - 【請求項１８】 請求項１７において、前記差信号が前
記出力増幅器の入力端へ印加されることを特徴とするバ
ッファ回路。 - 【請求項１９】 請求項１８において、更に、前記入力
増幅器の一方の出力端と前記出力増幅器の入力端との間
に接続されており前記入力増幅器の前記一方のものの出
力と共に前記出力増幅器へ前記差信号を印加するために
抵抗が設けられていることを特徴とするバッファ回路。 - 【請求項２０】 バッファ回路において、入力信号を受
取り且つ前記入力信号を表わす出力信号を発生すべく接
続されたＦＥＴ入力増幅器が設けられており、前記入力
増幅器からの前記出力信号を受取り且つ回路出力信号を
発生すべく接続されておりＦＥＴ及びバイポーラトラン
ジスタを有する出力増幅器が設けられており、前記入力
及び出力信号の間の差に関係した出力を発生し且つその
差を前記バイポーラトランジスタのベースへ印加すべく
接続されたＦＥＴトランジスタを有する差動増幅器が設
けられていることを特徴とするバッファ回路。 - 【請求項２１】 請求項２０において、更に、前記ＦＥ
Ｔ入力増幅器からの前記入力信号を表わす前記出力信号
が印加される抵抗が設けられており、前記抵抗は前記出
力増幅器のバイポーラトランジスタのベースへ接続され
ており、且つそれを横断して、前記差動増幅器により発
生された入力及び出力信号の間の差に関係する出力が発
生されることを特徴とするバッファ回路。 - 【請求項２２】 バッファ回路において、バイポーラト
ランジスタからなる入力及び出力増幅器を有するダイヤ
モンド形態バッファ回路が設けられており、入力信号電
圧を受取り且つ前記入力信号電圧を表わす信号を発生す
べく接続された信号入力増幅器が設けられており、前記
信号入力増幅器は少なくとも１個の電界効果トランジス
タを有しており、それぞれのゲート上で前記信号入力増
幅器の出力及び前記ダイヤモンド形態バッファ回路の出
力を受取る一対の電界効果トランジスタが設けられてお
り、両側において前記一対の電界効果トランジスタから
の出力信号を受取り前記入力及び出力信号の間の差を表
わす信号を発生し且つ前記信号入力増幅器からの出力を
受取るべく接続された抵抗が設けられており、前記ダイ
ヤモンド形態バッファ回路の入力部分へ信号を供給すべ
く接続されたバイポーラトランジスタが設けられてお
り、前記バイポーラトランジスタのベースが前記抵抗へ
接続されていることを特徴とするバッファ回路。 - 【請求項２３】 請求項２２において、前記ダイヤモン
ド形態バッファ回路の入力部分へ信号を供給すべく接続
されたバイポーラトランジスタがエミッタホロワ形態に
接続されていることを特徴とするバッファ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/713,800 US5170134A (en) | 1991-06-12 | 1991-06-12 | Fast buffer |
| US713800 | 1996-09-13 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235645A true JPH05235645A (ja) | 1993-09-10 |
Family
ID=24867594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4153178A Pending JPH05235645A (ja) | 1991-06-12 | 1992-06-12 | 高速バッファ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5170134A (ja) |
| EP (3) | EP0841746A3 (ja) |
| JP (1) | JPH05235645A (ja) |
| DE (1) | DE69228450T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5410273A (en) * | 1993-11-01 | 1995-04-25 | Advanced Micro Devices | Low distortion operational amplifier |
| US5477190A (en) * | 1994-12-16 | 1995-12-19 | Advanced Micro Devices, Inc. | Low voltage linear output buffer operational amplifier |
| US6788123B2 (en) * | 2003-01-08 | 2004-09-07 | N Microsystems, Inc. | Unity gain interpolator for delay locked loops |
| US9444434B1 (en) * | 2014-04-30 | 2016-09-13 | Maxim Integrated Products, Inc. | Systems, methods and apparatus for voltage clamping |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3619798A (en) * | 1969-11-20 | 1971-11-09 | Canadian Patents Dev | Three-port electrical network |
| DE2509013B2 (de) * | 1975-03-01 | 1977-09-22 | Robert Bosch Gmbh, 7000 Stuttgart | Transistorschaltung mit hoher eingangsimpedanz und kleinem eingangsstrom |
| JPS5535543A (en) * | 1978-09-05 | 1980-03-12 | Toshiba Corp | Output buffer circuit |
| US4178559A (en) * | 1978-09-11 | 1979-12-11 | Rockwell International Corporation | Amplifier distortion reduction apparatus |
| US4335355A (en) * | 1979-09-28 | 1982-06-15 | American Microsystems, Inc. | CMOS Operational amplifier with reduced power dissipation |
| FR2493069A1 (fr) * | 1980-10-23 | 1982-04-30 | Efcis | Amplificateur integre en classe ab en technologie cmos |
| JPS5975708A (ja) * | 1982-10-12 | 1984-04-28 | テクトロニクス・インコ−ポレイテツド | 緩衝増幅器 |
| JPS60127805A (ja) * | 1983-12-14 | 1985-07-08 | Nippon Gakki Seizo Kk | 歪打消増幅回路 |
| US4954769A (en) * | 1989-02-08 | 1990-09-04 | Burr-Brown Corporation | CMOS voltage reference and buffer circuit |
| US5003269A (en) * | 1989-05-12 | 1991-03-26 | Burr-Brown Corporation | Unity gain amplifier with high slew rate and high bandwidth |
-
1991
- 1991-06-12 US US07/713,800 patent/US5170134A/en not_active Expired - Lifetime
-
1992
- 1992-06-11 EP EP98102648A patent/EP0841746A3/en not_active Withdrawn
- 1992-06-11 DE DE69228450T patent/DE69228450T2/de not_active Expired - Fee Related
- 1992-06-11 EP EP98102649A patent/EP0841747A3/en not_active Withdrawn
- 1992-06-11 EP EP92305380A patent/EP0518673B1/en not_active Expired - Lifetime
- 1992-06-12 JP JP4153178A patent/JPH05235645A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0841747A2 (en) | 1998-05-13 |
| DE69228450T2 (de) | 1999-07-22 |
| EP0841747A3 (en) | 1998-05-27 |
| EP0518673B1 (en) | 1999-02-24 |
| DE69228450D1 (de) | 1999-04-01 |
| EP0841746A3 (en) | 1998-05-20 |
| EP0841746A2 (en) | 1998-05-13 |
| EP0518673A1 (en) | 1992-12-16 |
| US5170134A (en) | 1992-12-08 |
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