JPH05236033A - デジタルデータの直列ビットに応答して変調基底帯域アナログ信号を発生するためのシステム - Google Patents

デジタルデータの直列ビットに応答して変調基底帯域アナログ信号を発生するためのシステム

Info

Publication number
JPH05236033A
JPH05236033A JP4233788A JP23378892A JPH05236033A JP H05236033 A JPH05236033 A JP H05236033A JP 4233788 A JP4233788 A JP 4233788A JP 23378892 A JP23378892 A JP 23378892A JP H05236033 A JPH05236033 A JP H05236033A
Authority
JP
Japan
Prior art keywords
memory
bit
addressing
digital data
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP4233788A
Other languages
English (en)
Inventor
Alfredo R Linz
アルフレッド・アール・リンツ
Alan F Hendrickson
アラン・エフ・ヘンドリックソン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JPH05236033A publication Critical patent/JPH05236033A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
    • H04L27/20—Modulator circuits; Transmitter circuits
    • H04L27/2003—Modulator circuits; Transmitter circuits for continuous phase modulation
    • H04L27/2007—Modulator circuits; Transmitter circuits for continuous phase modulation in which the phase change within each symbol period is constrained
    • H04L27/2017—Modulator circuits; Transmitter circuits for continuous phase modulation in which the phase change within each symbol period is constrained in which the phase changes are non-linear, e.g. generalized and Gaussian minimum shift keying, tamed frequency modulation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03828—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties
    • H04L25/03834—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties using pulse shaping
    • H04L25/03859—Arrangements for spectral shaping; Arrangements for providing signals with specified spectral properties using pulse shaping shaping using look up tables for partial waveforms

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Transmitters (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

(57)【要約】 （修正有） 【目的】デジタルデータの直列ビットに応答してＧＭＳ
Ｋ変調で使用するためのＩおよびＱ基底帯域アナログ変
調信号を与える。 【構成】デジタルデータの直列ビットを受信するための
入力手段４２、ＩおよびＱ変調基底帯域アナログ信号の
波形振幅を表わすデータを記憶するためのアドレス指定
可能なメモリ場所を含むメモリ手段４４、およびデジタ
ルデータの直列ビットに応答してメモリ場所のうちの選
択されたものをアドレス指定するためのアドレス発生器
７２を含む。さらにメモリに結合されて、アドレス発生
器によってアドレス指定されたメモリ場所で記憶された
データを受信するための、かつＩおよびＱ変調基底帯域
アナログ信号へデータを変換するためのデジタル・アナ
ログ変換手段４８を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明は一般にデジタルデータの直列
ビットに応答して基底帯域アナログ変調信号を発生する
ためのシステムおよび方法に関する。この発明はより特
定的にガウス（Ｇａｕｓｓｉａｎ） 最小シフトキーイ
ング（ＧＭＳＫ）で使用するための同相（Ｉ）および直
角位相（Ｑ）基底帯域アナログ変調信号を発生する際に
使用するためのかかるシステムおよび方法に関する。
【０００２】ＧＭＳＫ変調は当該技術分野において周知
である。それは周波数シフトキーイング（ＦＳＫ）変調
の特別な場合である。それはより狭いスペクトルを有す
るという利点を有し、そのために無線通信で役立つ。
【０００３】ＦＳＫ変調において、出力周波数ｆ（ｔ）
はスペクトルが値ｆm 、つまり変調周波数分上下にシフ
トされた搬送波周波数ｆc である。かかるＦＳＫ変調は
以下の態様でデジタルシステムにおいて発生される。
【０００４】デジタル２進データストリームｂ（ｎ）が
与えられれば、継続期間Ｔおよび＋１または−１の値を
有する直列の矩形パルスｐ（ｔ）が作りだされ得る。パ
ルスｐ（ｔ）は以下の等式によって表わされ得る。
【０００５】 ｐ（ｔ）＝Σｂ′（ｎ）Ｐ（ｔ−ｎＴ），ｎ＝０，・・・ ここでＰ（ｔ）はｔ＝０に中心を置く振幅１および幅Ｔ
の単位パルスであり、ｂ′（ｎ）はもしｂ（ｎ）が１に
等しければ＋１であり、さらにｂ′（ｎ）はもしｂ
（ｎ）が０に等しければ−１に等しい。
【０００６】波形ｐ（ｔ）は周波数ｆc の正弦搬送波の
瞬時周波数を変調するために使用される。瞬時角周波数
は位相の時間導関数であり、それで搬送波の位相はΦ
（ｔ）＝（２πｆc ）ｔ＋２πｆm ∫ｐ（ｔ）ｄｔに等
しくされる。その時間導関数は ｗ（ｔ）＝ｄΦ（ｔ）／ｄｔ＝２πｆ（ｔ）＝２πｆc ＋２ｘπ ｆm ｐ（ｔ） であると理解される。
【０００７】瞬時周波数ｆ（ｔ）はこのように中心周波
数ｆc のあたりの＋または−ｆm の量だけ変動すると考
えられ得る。発生された波形はもしｐ（ｔ）の積分が連
続であれば位相連続であろう。しかしながら、ビット境
界での波形の勾配は連続ではなく、かつスペクトルが不
十分に制限されることを引き起こす。無線通信におい
て、これは主要スペクトルローブの外側のエネルギが隣
接するチャネルに干渉するであろうことを意味し、それ
は一般に所望されない。
【０００８】周波数シフトキーイングのスペクトルの幅
を低減するために、最少シフトキーイング（ＭＳＫ）が
開発されてきた。ここで、２つの周波数ｆc ＋ｆm およ
びｆ c −ｆm はできるだけ接近するように選択される
が、１ビット間隔Ｔにわたって直交の波形を依然として
与える。これは間隔Ｔが周波数ｆc −ｆm の波形のＮサ
イクルおよび周波数ｆc ＋ｆm の波形のＮ＋１／２サイ
クルを含むことを必要とする。周波数数差は以下に与え
られる。
【０００９】 Δｆ＝ｆ２−ｆ１＝２ ｆm ＝（Ｎ＋１／２）／Ｔ−Ｎ／Ｔ＝１／（２Ｔ） 上述の関係は任意の中心周波数ｆc に対して成立し、か
つＴの値にのみ依存する。たとえば、もしＴが秒あたり
７２０００ビットの信号速度に対応すれば、これは１８
キロヘルツに等しい変調周波数という結果になる。この
場合、継続期間Ｔのビット間隔の間の位相変化はｐ
（ｔ）＝＋または−１に対してそれぞれ＋または−π／
２である。
【００１０】コードレス電話のようなある無線通信応用
に対して、周波数領域のチャネル幅は１００キロヘルツ
である。残念ながら、最小シフトキーイングは最小周波
数差を伴っても、ｆc ＋５０キロヘルツより上およびｆ
c −５０キロヘルツより下の周波数範囲で、隣接するチ
ャネル領域における容認できないほどに高いエネルギを
依然として含むスペクトルを発生する。この効果をさら
に低減するために、抑えられた周波数変調（ＴＭＦ）が
開発され、２進のデジタル直列データｐ（ｔ）はローパ
スフィルタリングされる。ガウス最小シフトキーイング
は抑えられた周波数変調の形式であり、かつローパスフ
ィルタのためにガウスフィルタを使用する。かかるフィ
ルタはガウスインパルス応答を有し、かつまたインパル
ス応答のＲＭＳ継続期間とＲＭＳスペクトル幅との積を
最小限にするガウススペクトルを有する。これは最も狭
い幅のスペクトルを発生する一方で時間領域においてよ
り速い信号送りを可能にする。当該技術分野において周
知であるように、ガウスフィルタは典型的な８のオーダ
を伴って線形位相（ベッセル（Bessel））フィルタによ
って近似され、かつ典型的に１／Ｔのビット速度の．４
倍から１．０倍のあたりの遮断周波数を有する。
【００１１】ガウス最小シフトキーイングにおいて、搬
送波の位相は以下の等式によって表わされるようにΦ
（ｔ）と等しくされる。
【００１２】 Φ（ｔ）＝２πｆc ｔ＋２πｆm ∫ｇ（ｔ）ｄｔ ここでｇ（ｔ）はｐ（ｔ）のローパスフィルタリングさ
れたバージョンである。
【００１３】ガウス最小シフトキーイングにおいて、ビ
ット間隔Ｔの間の位相変化はその間隔の間のｇ（ｔ）の
形状に依存し、かつもし間隔のすべての間ｇ（ｔ）か１
または−１に等しければ＋または−π／２であろう。
【００１４】ガウス最小シフトキーイングを実行するた
めに、変調された信号は以下の等式によって表わされて
もよい。
【００１５】 ｙ（ｔ）＝ｃｏｓ［Φ（ｔ）］＝ｃｏｓ［２πｆc ｔ＋２πｆm ∫ｇ（ｔ）ｄ ｔ］ 変調された信号はΦ（ｔ）の値を発生することによっ
て、かつその値を対応する余弦値を含むリードオンリメ
モリ（ＲＯＭ）テーブルのようなルックアップテーブル
で使用することによって直接発生され得る。これは２π
ｆm ｇ（ｔ）を表わす量だけ時間で変更される２πｆc
に対応する一定の位相増分を統合することを必要とす
る。このアプローチは先行技術において実行され、かつ
ｆc ＋ｆm の２倍を越えなければならないサンプリング
速度があまりにも高い場合に重要な問題を示してきた。
この実現化例に伴う他の問題はＲＯＭの必要とされる大
きなサイズであった。
【００１６】上に述べられたサンプリング速度およびＲ
ＯＭの大きさの問題を克服するために、等価の基底帯域
信号（Ｉ−Ｑ）方法が開発された。ここで、搬送波およ
び変調周波数は以下に示されるｙ（ｔ）に関する三角恒
等式を使用して分離される。
【００１７】 ｙ（ｔ）＝ｃｏｓ［２πｆc ｔ］ｃｏｓ［２πｆm ∫ｇ（ｔ）ｄｔ］−ｓｉｎ ［２πｆc ｔ］ｓｉｎ［２πｆm ∫ｇ（ｔ）ｄｔ］ ｙ（ｔ）＝−Ｑ（ｔ） ｓｉｎ［２πｆc ｔ］＋Ｉ（ｔ） ｃｏｓ［２πｆc ｔ］ 上から理解されるように、搬送波および変調周波数は分
離された。Ｉ成分およびＱ成分は以下のように表わされ
得る。
【００１８】 Ｉ（ｔ）＝ｃｏｓ［２πｆm ∫ｇ（ｔ）ｄｔ］ Ｑ（ｔ）＝ｓｉｎ［２πｆm ∫ｇ（ｔ）ｄｔ］ Ｉ（ｔ）は当該技術分野において同相成分と呼ばれ、Ｑ
（ｔ）は当該技術分野において変調信号の直角位相成分
と呼ばれ、かつ共に等価の基底帯域信号として既知であ
る。当該技術分野において周知であるように、ミキシン
グがｙ（ｔ）を得るためにアナログ領域で次に行なわれ
得る。ＩおよびＱは位相を得るために変調信号を統合す
るおよびスケーリングすることによって、ならびにそれ
からたとえばＲＯＭのルックアップテーブルを使用する
ことによって位相の余弦および正弦を見つけることによ
って発生されてきた。これはデジタル合成の観点から前
に述べられた方法より実質的に便利である、なぜなら位
相波形は相対的に低い周波数を有するからである。以下
により詳細に説明されるように、ＲＯＭの大きさは問題
を提起し続けている。もしより小さなＲＯＭが使用され
れば、出力スペクトルに跡（ｓｐｕｒ）として表われる
誤差を発生する位相の切捨てが必要とされる。この効果
を修正する技術は既知であるが、いくかの応用において
実現するのが必ずしも実務的とは限らない乗法演算を含
む。この方法に伴う他の問題は、２進波形ｐ（ｔ）が依
然として実のデジタルフィルタとしてか、またはＲＯＭ
を使用するフィルタリングされた波形シンセサイザとし
てのいずれかで実現化されるローパスフィルタを使用し
て、フィルタリングされなければならないことである。
しかしながら、フィルタ特性をシミュレートするために
ＲＯＭを使用することは、いくらかの時間および振幅量
子化の許容（ｔｏｌｅｒａｔｉｏｎ）を必要とするかも
しれない。
【００１９】以下でわかるように、この発明はフィルタ
リングを積分ならびに正弦および余弦計算から分離する
ＩおよびＱアナログ基底帯域変調信号を発生する際に、
先行技術の方法によって生じる誤差を回避する。以下に
述べられるように、かつこの発明に従って、ＩおよびＱ
変調基底帯域アナログ信号の波形振幅を表わすデータは
ＲＯＭに記憶され、かつハードウェアでＩおよびＱ信号
の直接合成のためにアクセスされる。ＲＯＭは各場所が
６ビットサンプル語を記憶している状態で、２５６のオ
ーダでアドレス指定可能なメモリ場所を含む非常に経済
的な大きさであり得る。加えて、制御論理は極端に複雑
でないようにされる。
【００２０】
【発明の概要】したがってこの発明はデジタルデータの
直列ビットに応答して変調基底帯域アナログ信号を発生
するためのシステムを提供する。このシステムはデジタ
ルデータの直列ビットを受信するための入力手段、アド
レス指定可能なメモリ場所を含み、変調基底帯域アナロ
グ信号の波形振幅を表わすデータ記憶するためのメモリ
手段、およびデジタルデータの直列ビットに応答して選
択されたメモリ場所をアドレス指定するためのアドレス
指定手段を含む。このシステムはさらにメモリ手段に結
合されてアドレス指定手段によってアドレス指定された
メモリ場所に記憶されたデータを受信し、かつそのデー
タを変調基底帯域アナログ信号に変換するためのデジタ
ル・アナログ変換手段を含む。
【００２１】この発明はデジタルデータの直列ビットに
応答してＧＭＳＫ変調で使用するためのＩおよびＱ基底
帯域アナログ変調信号を与えるためのシステムをより特
定的に提供し、Ｉ基底帯域変調信号はＩ（ｔ）＝ｃｏｓ
［２πｆm ∫ｇ（ｔ）ｄｔ］によって表わされ、Ｑ基
底帯域変調信号はＱ（ｔ）＝ｓｉｎ ［２πｆm ∫ｇ
（ｔ）ｄｔ］によって表わされ、かつｆm は変調周波数
であり、ｇ（ｔ）はデジタルデータｐ（ｔ）の直列ビッ
トのフィルタリングされたバージョンである。このシス
テムはデジタルデータの直列ビットを受信するための入
力手段、アドレス指定可能なメモリ場所を含み、Ｉおよ
びＱ変調基底帯域アナログ信号の波形振幅を表わすデー
タを記憶するためのメモリ手段、およびデジタルデータ
の直列ビットに応答してメモリ場所のうちの選択された
ものをアドレス指定するためのアドレス指定手段を含
む。このシステムはさらにメモリ手段に結合されてアド
レス指定手段によってアドレス指定されたメモリ場所で
記憶されたデータを受信し、かつそのデータをＩおよび
Ｑ変調基底帯域アナログ信号に変換するためのデジタル
・アナログ変換手段を含む。
【００２２】ＩおよびＱ変調基底帯域アナログ信号は、
各セグメントが長さで１ビット期間に対応する状態で有
限の数の波形セグメントに分割可能である。メモリ手段
は各メモリ部分が波形セグメントのそれぞれのものを表
わすデータを記憶している状態で複数個のメモリ部分を
含む。このシステムはさらに、アドレス指定手段が各ビ
ット期間の間、デジタルデータの直列ビットに応答し
て、Ｉ信号に対してメモリ部分のうちの１つのメモリ場
所にアドレス指定し、かつＱ信号に対してメモリ部分の
うちの１つのメモリ場所にアドレス指定することを引き
起こすための波形セグメント選択手段を含む。好ましく
は、波形セグメント選択手段はデジタルデータの直列ビ
ットの最後の３つのビットに応答して、アドレス指定手
段がメモリ部分のメモリ場所をアドレス指定することを
引き起こす。
【００２３】記憶されなければならない波形セグメント
の数を低減するために、このシステムはさらにアドレス
指定手段がビット期間のうちの選択されたものの間、逆
の順序でアドレス指定可能なメモリをアドレス指定する
ことを引き起こすための読出方向制御手段と、波形セグ
メントの極性がビット期間のうちの選択されたものの間
に反転されることを引き起こすための極性制御手段とを
含む。
【００２４】この発明はさらにデジタルデータの直列ビ
ットに応答して変調基底帯域アナログ信号を発生する方
法を提供する。この方法はアドレス指定可能なメモリ場
所を含むメモリを与えるステップと、変調基底帯域アナ
ログ信号の波形振幅を表わすデータをメモリに記憶する
ステップと、さらにデジタルデータの直列ビットを受信
するステップとを含む。この方法はさらにデジタルデー
タの直列ビットに応答してメモリ場所のうちの選択され
たものをアドレス指定するステップと、アドレス指定さ
れたメモリ場所で記憶されたデータをアナログ形式に変
換して変調基底帯域アナログ信号を与えるステップとを
含む。
【００２５】この発明はさらにデジタルデータの直列ビ
ットに応答してＧＭＳＫ変調で使用するためのＩおよび
Ｑ基底帯域アナログ変調信号を与えるための方法を提供
する。Ｉ基底帯域変調信号はＩ（ｔ）＝ｃｏｓ ［２π
ｆm ∫ｇ（ｔ）ｄｔ］によって表わされ、かつＱ基底帯
域変調信号はＱ（ｔ）＝ｓｉｎ ［２πｆm ∫ｇ（ｔ）
ｄｔ］によって表わされ、ここでｆm は変調周波数であ
り、かつｇ（ｔ）はデジタルデータの直列ビットのフィ
ルタリングされたバージョンである。この方法はデジタ
ルデータの直列ビットを受信するステップ、アドレス指
定可能なメモリ場所を含むメモリを与えるステップ、な
らびにＩおよびＱ変調基底帯域アナログ信号の波形振幅
を表わすデータをメモリに記憶するステップを含む。こ
の方法はさらにデジタルデータの直列ビットに応答して
メモリ場所のうちの選択されたものをアドレス指定する
ステップと、アドレス指定されたメモリ場所に記憶され
たデータをアナログ形式に変換して、ＩおよびＱ変調基
底帯域アナログ信号を発生するステップとを含む。
【００２６】新規であると考えられるこの発明の特徴は
前掲の特許請求の範囲で詳細に述べられる。この発明
は、そのさらなる目的および利点とともに、添付の図面
に関連して行なわれる以下の説明を参照することによっ
て最もよく理解され、そのいくつかの図面において類似
の参照記号は同一のエレメントを示す。
【００２７】
【好ましい実施例の詳細な説明】ここで図１を参照し
て、図１はブロック図の形式で、デジタルデータｐ
（ｔ）の直列ビットに応答してＩおよびＱ基底帯域変調
信号を発生するための先行技術の配列を例示する。図１
に例示される配列２０はローパスフィルタ２２、積分器
２４、乗算器２６、正弦ＲＯＭ２８、余弦ＲＯＭ３０、
第１のデジタル・アナログコンバータ３２、第２のデジ
タル・アナログコンバータ３４ならびに第１および第２
のローパスフィルタ３６および３８それぞれを含む。ロ
ーパスフィルタ３６の出力はＱ信号を与え、ローパスフ
ィルタ３８の出力はＩ信号を与える。
【００２８】ローパスフィルタ２２は実のデジタルフィ
ルタかまたはＲＯＭを使用するフィルタリングされた波
形シンセサイザのいずれかとして実現化され得る。後者
のアプローチはより柔軟性がある、なぜならそれは様々
なフィルタリングされた特性をシミュレートできるから
であり、かつもしいくらかの時間および振幅量子化が許
容されればより経済的であるからである。ローパスフィ
ルタ２２の出力は長さがＢ１−ビットのデータ語からな
る。積分器２４は位相を表わす出力を有するアキュムレ
ータとして実現化され得る。それはＢ２−ビットの加算
器およびアキュムレータを必要とする。Ｂ２−ビットの
大きさはアキュムレータが０から２πを表わす数字まで
をカウントしてそれから０に戻らなければならないとい
う事実によって決定される。これは最大値の大きさのサ
ンプルＢ１−ビットに対して発生する。たとえば、もし
ビット時間Ｔあたり６４のサンプルが使用されれば、か
つ最大位相変化がビットあたりπ／２であれば、サイズ
および最大値においてＢ１−ビットの２５６のサンプル
が結果としてオーバフロー（Ｂ２＝Ｂ１＋８）をもたら
すはずである。もし５−ビットのみが相対的に粗の量子
化であるＢ１のために使用されれば、Ｂ２は１３に等し
いであろう。これらの１３−ビットのうち、２つの最上
位ビットが象限および極性符号を決定するために使用さ
れ、ＲＯＭをアドレス指定するために１１−ビットを残
す。たとえＲＯＭが符号波の４分の１に対するサンプル
を含みされすればよいとしても、もし１つのサンプルが
各必要とされる位相値ごとに記憶されれば、２０４８ワ
ードＲＯＭが必要とされるであろう。この問題はＢ２よ
り少ないＲＯＭをアドレス指定するための多数のビット
Ｂ３のみをたとえば使用するように、ＲＯＭにより少な
い値を記憶することによって回避可能である。これは前
述のように出力スペクトルの跡として現われる誤差を発
生する位相の切捨てを必要とする。π／２Ｔによる乗算
は積分器動作において暗黙であり、それはアキュムレー
タを４Ｔごとにオーバフローさせることによって達成さ
れる。
【００２９】図１から理解されるように、先行技術の配
列において、ローパスフィルタ２２、積分器２４および
乗算器２６は位相を計算するために一体結合される。位
相はそれからＱ信号およびＩ信号に対する正弦および余
弦をそれぞれ決定するために使用される。正弦ＲＯＭ２
８および余弦ＲＯＭ３０からのサンプルはデジタル・ア
ナログコンバータ３２および３４によってそれぞれアナ
ログ形式に変換され、最後にローパスフィルタ３６およ
び３８によってそれぞれフィルタリングされてＱおよび
Ｉ基底帯域変調信号を発生する。
【００３０】次に図２を参照して、図２はブロック図の
形式でこの発明の好ましい実施例に従ってＩおよびＱ基
底帯域アナログ変調信号を発生するためにこの発明を実
施するシステム４０を例示する。システム４０は一般に
入力手段４２、メモリ４４、アドレス指定手段４６、お
よびデジタル・アナログ変換手段４８を含む。以下から
わかるように、メモリ手段４４はＩおよびＱ変調基底帯
域アナログ信号の波形振幅を表わすデータまたはサンプ
ルを記憶する。以下からやはりわかるように、Ｉおよび
Ｑ信号の４つの波形セグメントまたはカーブのみがメモ
リ手段４４に記憶される必要がある。各波形セグメント
に対してメモリ手段４４に記憶されたサンプルの数およ
びメモリ手段４４のサンプリング速度は、データ入力５
０で入力手段４２によって受信されるデジタルデータの
直列ビットの１つのビット期間に長さで対応するメモリ
手段４４に記憶された各波形セグメントを結果としても
たらす。
【００３１】アドレス指定手段４６は、入力５０で受信
されたデジタルデータの直列ビットに応答して、各ビッ
ト期間の間メモリ手段４４で記憶された適切な波形サン
プルをアドレス指定する。デジタル・アナログ変換手段
４８は、アドレス指定手段によってアドレス指定された
メモリ手段４４のメモリ場所に記憶されたデータまたは
サンプルを受信し、かつアドレス指定されたデジタルＩ
およびＱサンプルを出力５２および５４で与えられるＩ
およびＱ基底帯域アナログ変調信号に変換する。
【００３２】前述からわかるように、この発明を実施す
るシステム４０はＩおよびＱ基底帯域アナログ変調信号
を直接合成し、かつ先行技術によって必要とされるロー
パスフィルタ、積分器、乗算器ならびに正弦および余弦
ＲＯＭを必要としない。
【００３３】メモリ手段１４は好ましくは４つのメモリ
部分、つまりメモリ部分５８、６０、６２および６４に
区分されるリードオンリメモリ（ＲＯＭ）５６である。
各メモリ部分はＩおよびＱ波形セグメントのそれぞれの
所与の１つを表わすサンプルを記憶する。その目的のた
めに、メモリ部分５８は第１の波形セグメントを表わす
サンプルを記憶することが可能であり、メモリ部分６０
は第２の波形セグメントを表わすサンプルを記憶するこ
とが可能であり、メモリ部分６２は第３の波形セグメン
トを表わすサンプルを記憶することが可能であり、かつ
メモリ部分６４は第４の波形セグメントを表わすサンプ
ルを記憶することが可能である。好ましくは、各メモリ
部分は各サンプルが６−ビットを含む状態でそのそれぞ
れの波形セグメントの６４のサンプルを記憶する。ＲＯ
Ｍ５６において２５６のメモリ場所が必要とされるの
で、ＲＯＭは８−ビットアドレスバス６６を介してアド
レス指定手段４６によって与えられる８−ビットアドレ
スによってアドレス指定され得る。結果としてＲＯＭ５
６に記憶された各サンプルはそれ自体の独特のアドレス
を有する。
【００３４】ＲＯＭ５６に記憶された４つの波形セグメ
ントのアナログ表示は図３に示される。波形セグメント
の各々は０と１との間の振幅を有するようにスケーリン
グされた。また、波形セグメントは１ビット期間Ｔの間
延在するように例示される。
【００３５】再び図２を参照して、アドレス指定手段４
６は、各ビット期間の間、適切なＩ信号波形セグメント
およびＱ信号波形セグメントに対して適切なメモリ部分
をアドレス指定することを波形セグメントまたはカーブ
セレクタ７０によって引き起こされる。アドレス指定手
段４６は好ましくは連続オーダで適切なメモリ部分のメ
モリ場所をアドレス指定するアドレス発生器７２によっ
て形成される。カーブセレクタ７０は、各ビット期間の
間、アドレス発生器７２にアドレス発生器７２が適切な
Ｑ信号波形セグメントに対して適切なメモリ部分をアド
レス指定することを引き起こすために出力７４および７
６で２−ビット表示（ＳＳ０、ＳＳ１）を与え、かつア
ドレス発生器７２が適切なＩ信号波形セグメントに対し
て適切なメモリ部分をアドレス指定することを引き起こ
すために出力７８および８０で２−ビット表示（ＣＳ
０、ＣＳ１）を与える。
【００３６】波形セグメント選択信号ＳＳ０、ＳＳ１お
よびＣＳ０、ＣＳ１は、０、０の２進表示で始まる選択
された波形セグメントの２−ビット２進表示である。結
果として、選択された波形セグメントの２−ビット２進
表示は波形セグメント１に対して０、０であり、波形セ
グメント２に対して０、１であり、波形セグメント３に
対して１、０であり、かつ波形セグメント４に対して
１、１である。
【００３７】ＲＯＭ５６に記憶されなければならない波
形セグメントの数を４つの波形セグメントに低減するた
めに、アドレス発生器７２はまた読出方向制御８２に結
合される。各新しいビット期間の始めに、読出方向制御
は一対の制御信号をアドレス発生器７２にその出力８４
および８６から与える。出力８４および８６で与えられ
た読出方向制御信号は、アドレス発生器７２が昇順（前
方向）または降順（後方向）でメモリ部分５８、６０、
６２または６４のメモリ場所をアドレス指定することを
引き起こす。アドレス発生器７２が後方向でＱ信号に対
する波形セグメントを読出すべき場合、読出方向制御８
２は出力８４で論理１レベルを有する制御信号（ＴQ ）
を与えるであろう。もしアドレス発生器が前方向で読出
すべきであれば、制御信号ＴQ は論理０であるであろ
う。同様に、もしアドレス発生器７２が逆の順序でＩ信
号に対する波形セグメントを読出すべきであれば、読出
方向制御８２は出力８６で論理１レベルである制御信号
ＴI を与えるであろう。もしアドレス発生器７２が前方
向で波形セグメントを読出すべきであれば、制御信号Ｔ
I は論理０であろう。
【００３８】ＲＯＭ５６に４つの波形セグメントのみを
記憶する必要性を許容するためにも、システム４０はさ
らに算術符号制御８８を含む。符号制御８８はデジタル
・アナログ変換手段４８に結合される出力９０を含む。
Ｑ信号のためのＳQ およびＩ信号のためのＳI の一対の
符号信号を介する符号制御８８は、デジタル・アナログ
変換手段４８が、以下により完全に説明される態様で、
ビット期間のうちの選択されたものの間にそのアナログ
出力を符号反転することを引き起こす。
【００３９】デジタル・アナログ変換手段４８は第１の
デジタル・アナログコンバータ９２および第２のデジタ
ル・アナログコンバータ９４を含む。第１のデジタル・
アナログコンバータ９２は波形セグメントのデジタルサ
ンプルをＩ信号のためにアナログ形式に変換し、かつデ
ジタル・アナログコンバータ９４はＱ信号のために波形
セグメントのデジタルサンプルを変換する。符号制御８
８の出力９０は符号制御信号ＳI およびＳQ をデジタル
・アナログコンバータ９２および９４に与える２−ビッ
ト出力である。符号制御信号ＳI はデジタル・アナログ
コンバータ９２に与えられ、かつ符号制御信号ＳQ はデ
ジタル・アナログコンバータ９４に与えられる。符号制
御信号が論理１である場合、デジタル・アナログコンバ
ータ９２および９４はアナログ信号の極性を符号反転す
る。
【００４０】このように理解されるように、合計１６の
波形セグメントは通常ＩおよびＱ基底帯域アナログ変調
信号を合成するために必要とされるであろう。しかしな
がら、読出方向制御８２によって与えられる時間の逆転
および符号制御８８による符号反転のために、４つの波
形セグメントしかＲＯＭ５６に記憶される必要がない。
【００４１】波形セグメントセレクタ７９、読出方向制
御８２および符号制御８８はすべて、この好ましい実施
例に従って、発生されつつあるＩおよびＱ信号の幾何象
限に関する情報を必要とする。この目的のために、シス
テム４０はさらに象限カウンタ９６の形式で象限決定手
段を含む。象限カウンタ９６の特定の実現化例を以下に
説明する。この好ましい実施例に従う象限カウンタ９６
はモジュロ４、２−ビットカウンタである。象限カウン
タ９６はＩおよびＱ信号の象限の２−ビット表示（Ｑ
１、Ｑ０）を与える。その出力９８および１００で象限
カウンタ９６によって与えられる２−ビット象限表示は 象限１（０≦Φ（ｔ）≦９０°）に対して０、０ 象限２（９０°≦Φ（ｔ）≦１８０°）に対して０、１ 象限３（１８０°≦Φ（ｔ）≦２７０°）に対して１、
０、および 象限４（２７０°≦Φ（ｔ）≦３６０°）に対して１、
１である。
【００４２】アドレス発生器７２がリードオンリメモリ
５６の適切なメモリ部分をアドレス指定することを引き
起こす際に、波形セグメントセレクタ７０は、入力５０
で受信されたデジタルデータの直列ビットの最後の３つ
のビット、および象限カウンタ９６からの最下位ビット
（Ｑ０）に応答する。波形セグメントセレクト７０にデ
ジタルデータの直列ビットの最後の３つのビットを与え
るために、入力手段４２は第１の遅延１０２および第２
の遅延１０４を含む。遅延１０２、１０４は例示される
ように直列に結合され、受信された２進データビットを
１ビット期間Ｔだけ遅延させる。結果として、遅延１０
４の出力は２進ビットｂ（ｎ−１）を与え、遅延１０２
の出力は２進ビットｂ（ｎ）を与え、かつ入力５０は最
後に受信された２進ビットｂ（ｎ＋１）を与える。
【００４３】波形セレクタ７０のための特定の実現化例
を次に説明する。しかしながら、波形セグメントセレク
タ７０によって実行される論理は以下の論理等式によっ
て要約され得る。
【００４４】 ＳＳ０＝ＣＳ０＝ｂ（ｎ−１） ＸＯＲ ｂ（ｎ＋１） ＳＳ１＝Ｅ ［ｂ（ｎ） ＸＯＲ ｂ（ｎ−１）］ ＋Ｅ＊ ｂ（ｎ＋１） ＸＯＲ ｂ（ｎ）］ ＣＳ１＝Ｅ＊ ［ｂ（ｎ） ＸＯＲ ｂ（ｎ−１）］ ＋ Ｅ ［ｂ（ｎ＋１ ） ＸＯＲ ｂ（ｎ）］ Ｅ＝Ｑ0 ＸＯＲ ｂ（ｎ） 読出方向制御８２によって行なわれる論理は以下の論理
等式によって要約され得る。
【００４５】Ｅ＝Ｑ0 ＸＯＲ ｂ（ｎ） ＴQ ＝Ｅ＊ ＴI ＝Ｅ この好ましい実施例に従う符号制御８８の特定の実現化
例を続いて説明する。しかしながら、符号制御８８によ
って与えられる論理関数は以下の論理等式によって以下
に要約される。
【００４６】ＳQ ＝Ｑ1 ＳI ＝Ｑ0 ＸＯＲ Ｑ1 上述の論理等式から注目されるように、Ｑ信号の算術符
号はＱ信号が第３または第４の象限内に入る場合に反転
される。Ｉ信号の符号はＩ信号が第２または第３の象限
内に入る場合に反転される。
【００４７】以下の表１および表２はデジタルデータの
直列ビットの最後の３つのビットに応答して上に与えら
れる論理等式の実現化例から生じたものである。
【００４８】
【表１】
【００４９】
【表２】
【００５０】上の表１および表２を参照して、システム
４０によって受信されたデジタルデータの最後の３つの
ビットはｂ（ｎ−１）に対して０、ｂ（ｎ）に対して
０、およびｂ（ｎ＋１）に対して１であり、かつＩ信号
の象限は第２の象限であると仮定する。波形セグメント
セレクト７０は、アドレス発生器７２がＱ信号に対して
第２の波形セグメントの振幅を表わす６４のデジタルサ
ンプルを記憶する第２のメモリ部分６０のデジタルサン
プルをアドレス指定することを引き起こすであろうこと
が理解されるであろう。デジタル・アナログコンバータ
９４は第２の波形セグメントの極性を反転することはな
く、かつアドレス発生器は昇順または前方向で第２のメ
モリ部分６０のメモリ場所をアドレス指定することもま
た理解されるかもしれない。Ｉ信号に関して、波形セグ
メントセレクト７０はアドレス発生器７２が第４の波形
セグメントの振幅を表わす６４のサンプルを記憶するリ
ードオンリメモリ５６の第４のメモリ部分６４をアドレ
ス指定することを引き起こすことが理解され得る。デジ
タル・アナログコンバータ９２は第４の波形セグメント
の極性を反転し、かつアドレス発生器７２は降順または
後方向に第４のメモリ部分６４のメモリ場所をアドレス
指定することもまた理解され得る。
【００５１】第２のメモリ部分６０の６４のサンプルお
よび第４のメモリ部分６４の６４のサンプルは、すべて
現在のビット期間内にアドレス指定される。アドレス発
生器７２は好ましくは交互のアクセスの間ＩおよびＱ信
号に対するメモリ場所をアドレス指定し、かつ結果とし
て、この例に従って、交互のアクセスの間第２および第
４のメモリ部分６０および６４のメモリ場所をアドレス
指定する。Ｉ信号に対するデジタルサンプルは、第１の
トランスファゲート１０６および遅延１０７を介してデ
ジタル・アナログコンバータ９２に与えられる。Ｑ信号
に対するデジタルサンプルは、第２のトランスファゲー
ト１０８を介してデジタル・アナログコンバータ９４に
与えられる。第１および第２のトランスファゲート１０
６および１０８は、出力１１０からアドレス発生器によ
って制御される。遅延１０７はＩおよびＱ信号に対する
デジタルサンプルが適切なアライメントでデジタル・ア
ナログコンバータ９２および９４によって受信されるよ
うに、１つのアクセスサイクルだけＩ信号デジタルサン
プルを遅延させるために与えられる。
【００５２】結果として生じるＩおよびＱ波形は、デジ
タル・アナログコンバータ９２および９４それぞれによ
るデジタル対アナログ変換の後、第１および第２のロー
パスフィルタ１１２および１１４それぞれによってフィ
ルタリングされる。結果として、ＩおよびＱ基底帯域ア
ナログ変調信号は出力５２および５４で与えられる。Ｉ
およびＱ波形はそれから最終的な変調された信号を得る
ために周知の態様でミキシングされてもよい。この好ま
しい実施例に従って、デジタルデータの直列ビットのデ
ータ速度は、１／７２，０００秒のビット期間を結果と
してもたらす７２キロヘルツである。各ビット期間の
間、リードオンリメモリ５６の１２８のメモリ場所はＩ
信号に対して６４メモリ場所、およびＱ信号に対して６
４メモリ場所、アドレス発生器７２によってアドレス指
定される。
【００５３】次に図４を参照して、図４は、概略の回路
図の形式で、波形セグメントセレクタ７０に関して前に
与えられた論理関数を実現化するための図２に例示され
たシステム４０の波形セグメントセレクタ７０を例示す
る。波形セグメントセレクタ７０は一般に排他的ＯＲゲ
ート１２０、１２２、１２４、および１２６、トランス
ファゲート１２８、１３０、１３２および１３４、なら
びにインバータ１３６を含む。トランスファゲート１２
８、１３０、１３２および１３４は好ましくは当該技術
分野で周知の型のＣＭＯＳトランスファゲートである。
【００５４】排他的ＯＲゲート１２０は２−ビット波形
選択信号の最下位ビットＣＳ０およびＳＳ０を発生す
る。その目的のために、排他的ＯＲゲート１２０は、直
列ビットストリームのｂ（ｎ−１）ビットを受信するた
めの第１の入力１３８、および直列ビットストリームの
ｂ（ｎ＋１）ビットを受信するための入力１４０を含
む。図で注目されるように、ＩおよびＱ信号双方に対す
る波形セグメント選択信号の最下位ビットは同一の値を
有するが、図２と矛盾しないようにブレークアウト（ｂ
ｒｏｋｅｎ ｏｕｔ）される。したがって、ＣＳ０は出
力７８で与えられ、ＳＳ０は出力７４で与えられる。
【００５５】排他的ＯＲゲート１２２はｂ（ｎ）ビット
を受信するための第１の入力１４２、およびｂ（ｎ−
１）ビットを受信するための第２の入力１４４を含む。
排他的ＯＲゲート１２４はｂ（ｎ＋１）ビットを受信す
るための第１の入力１４６、およびｂ（ｎ）ビットを受
信するための第２の入力１４８を含む。排他的ＯＲゲー
ト１２２はトランスファゲート１２８の入力１５２およ
びトランスファゲート１３４の入力１５４に結合される
出力１５０を有する。排他的ＯＲゲート１２４はトラン
スファゲート１３０の入力１５８およびトランスファゲ
ート１３２の入力１６０に結合される出力１５６を含
む。
【００５６】イネーブル制御信号Ｅを発生するために、
排他的ＯＲゲート１２６はｂ（ｎ）ビットを受信するた
めの第１の入力１６２、および象限の２−ビット表示の
最下位ビット（Ｑ０）を受信するための第２の入力１６
４を有する。排他的ＯＲゲート１２６はイネーブル制御
信号Ｅの値を与えるための出力１６６を有する。インバ
ータ１３６は排他的ＯＲゲート１２６の出力１６６に結
合され、かつイネーブル制御信号の補数（Ｅ＊）を出力
１６８で与える。
【００５７】イネーブル制御信号Ｅはトランスファゲー
ト１２８の制御入力１７０およびトランスファゲート１
３２の制御入力１７２に与えられる。イネーブル制御信
号の補数Ｅ＊はトランスファゲート１３０の制御入力１
７４およびトランスファゲート１３４の制御入力１７６
に与えられる。
【００５８】最上位ビットＳＳ１はトランスファゲート
１２８および１３０それぞれの出力１７８および１８０
から出力７６に与えられる。最上位ビットＣＳ１はトラ
ンスファゲート１３２および１３４それぞれの出力１８
２および１８４から出力８０で与えられる。
【００５９】次に図５を参照して、図５は概略の回路図
の形式で、読出方向制御８２を例示する。読出方向制御
８２は排他的ＯＲゲート１９０およびインバータ１９２
を含む。排他的ＯＲゲート１９０は象限Ｑ０の最下位ビ
ットを受信するための第１の入力１９４、およびデータ
の直列ビットのビットｂ（ｎ）を受信するための第２の
入力１９６を有する。排他的ＯＲゲート１９０の出力１
９８はＩ信号ＴI に読出方向制御信号を与え、かつこの
信号もまたイネーブル制御信号Ｅに等しいこともまた理
解され得る。インバータ１９２の出力２００は読出方向
制御信号の値をＱ信号ＴQ に与える。ＴQ はイネーブル
制御信号の補数またはＥ＊に等しいこともまた注目され
るであろう。
【００６０】別個の読出方向制御８２は図２に例示さ
れ、かつ図５に詳細に例示されるが、この発明を実現化
する際に、別個の読出方向制御は、Ｅ（ＴI ）およびＥ
＊（Ｔ Q ）信号が図４のカーブセレクタ７０で発生され
るので、省略され得ることは当業者によって理解される
であろう。ゆえに読出方向制御はハードウェアの重複を
回避するためにカーブセレクタ７０内に組込まれ得る。
別個の読出方向制御はこの発明のよりよい理解を与える
目的のためのみに例示された。
【００６１】表で認められるように、Ｅの値は交互のビ
ット期間の間変化する。結果として、読出方向制御８２
はアドレス発生器７２がＩ信号およびＱ信号の双方に対
するビット期間のうちの交互の期間の間、逆の順序でリ
ードオンリメモリ５６のメモリ部分をアドレス指定する
ことを引き起こす。アドレス発生器７２が前方向にＩ信
号のためのメモリ場所をアドレス指定した場合、アドレ
ス発生器はまた逆方向にＱ信号のためのメモリ場所をア
ドレス指定しており、かつ逆もまた同様である。また、
以下からわかるように、このシステムは、動作の第１の
ビット期間の間アドレス指定手段がＩ信号のためにメモ
リ場所を逆の順序でアドレス指定するように、初期化さ
れ得る。結果として、アドレス指定手段は奇数の番号を
付けられたビット期間の間Ｉ信号のために、かつ偶数の
番号を付けられたビット期間の間Ｑ信号のために逆の順
序でメモリ場所をアドレス指定するであろう。
【００６２】次に図６を参照して、図６は概略の回路図
の形式で、符号制御８８を例示する。符号制御８８は排
他的ＯＲゲート２０２を含む。排他的ＯＲゲート２０２
は最下位象限ビットＱ０を受信するための第１の入力２
０４、および最上位象限ビットＱ１を受信するための第
２の入力２０６を含む。排他的ＯＲゲート２０２の出力
２０８はＩ信号のための符号信号を与え、Ｑ信号のため
の符号信号はＱ１に等しいので、排他的ＯＲゲート２０
２の入力２０６は直接ＳQ の値を与える。
【００６３】次に図７を参照して、図７は概略の回路図
の形式で、象限カウンタ９６を例示する。象限カウンタ
９６は、前述のように、ＡＮＤゲート２１０および２１
２、インバータ２１４および２１６、ならびにカウンタ
２１８を含むモジュロ４、２−ビットカウンタを含む。
カウンタは象限の最上位ビットと最下位ビットとを与え
るための出力９８および１００を有する。
【００６４】ＡＮＤゲート２１０はｂ（ｎ）ビットを受
信するための第１の入力２２０、およびデータの直列ビ
ットのｂ（ｎ＋１）を受信するための第２の入力２２２
を含む。ＡＮＤゲート２１０の入力２２０はインバータ
２１４の入力に結合され、かつＡＮＤゲート２１０の入
力２２２はインバータ２１６の入力に結合される。イン
バータ２１４および２１６の出力はＡＮＤゲート２１２
の入力２２４および２２６に結合される。ＡＮＤゲート
２１０の出力２２８はカウンタ２１８の「アップ」入力
２３０に結合される。ＡＮＤゲート２１２の出力２３２
はカウンタ２１８の「ダウン」入力２３４に結合され
る。
【００６５】カウンタ２１８はまた、データの入来する
直列ビットのデータ速度に対応する速度で、クロックタ
イミングパルスを与えるシステムクロックに結合される
べきクロック入力２３６を含む。カウンタ２１８はまた
システムがｔ＝０で初期化された場合ある初期状態に出
力９８および１００をリセットするためのリセット入力
２３８を含む。
【００６６】象限カウンタの初期値は以下のように選択
される。伝送されるべき第１のビットが到着した場合、
それはｂ（ｎ）であると仮定され、かつｂ（ｎ−１）は
それと等しくなるように強制される。このｂ（ｎ）に対
する波形はｂ（ｎ＋１）が到着するとすぐ次のビット間
隔で発生されるであろう。現在のビット間隔は後で説明
されるようにスタートアップするために使用される。象
限カウンタはもしｂ（ｎ）＝０であれば（１、１）（象
限４）に初期設定され、もしｂ（ｎ）＝１であれば
（０、０）（象限１）に初期設定される。次のビットｂ
（ｎ＋１）が到着した場合、ｂ（ｎ）に対応するカーブ
が発生される。以下の場合が存在する。
【００６７】
【表３】
【００６８】Ｉ信号のためのこの初期化を伴って、波形
セグメント１または４は後方向にかつ正の符号を伴って
読出される、つまりそれはつねに＋１で始まる。Ｑ信号
に対して、波形セグメント１または２は前方向に、＋ま
たは−符号を伴って読出される、つまりそれは常に０で
始まる。
【００６９】Ｑ１およびＱ０はビットｂ（ｎ）に対する
記号間隔に対応する象限番号を与える。その間隔の終わ
りで、クロックはカウンタがｂ（ｎ＋１）に対する記号
間隔（Ｔ）に対応するものである新しい象限番号に変化
することを許容する。ゆえに、１つの記号遅延が存在す
る、なぜならｂ（ｎ＋１）はｂ（ｎ）に対応する出力が
発生される前に既知でなければならないからである。カ
ウンタ２１８がシステムの初期化に基づいてリセットさ
れる状態で、アドレス発生器７２は奇数の番号を付けら
れたビット期間の間Ｉ信号に対して、かつ偶数の番号を
付けられたビット期間の間Ｑ信号に対して、逆の順序で
メモリ場所をアドレス指定することを引き起こされるで
あろうことが理解されるであろう。
【００７０】代替の実施例として、図２に例示された象
限カウンタ９６を必要とすることなく、ＩおよびＱ基底
帯域アナログ変調信号を発生するために必要な論理関数
のすべてを実行することが可能である。かかる代替の実
施例に従って、イネーブル制御信号Ｅの値はビット期間
ごとに状態を変えるトグルフリップフロップから入手さ
れ得る、なぜなら図２の実施例において、イネーブル制
御信号Ｅの値は交互のビット期間の間状態を実際変える
からである。トグルフリップフロップは０かまたは１の
いずれかに初期設定されることが可能であり、かつもし
論理１に初期設定されれば、アドレス発生器は奇数の番
号が付けられたビット期間の間Ｉ信号に対して、かつ偶
数の番号が付けられたビット期間の間Ｑ信号に対して、
逆の順序でメモリ場所をアドレス指定するであろう。
【００７１】読出方向制御信号は、トグルフリップフロ
ップによって与えられたイネーブル制御信号Ｅから直接
発生され得る。読出方向制御信号ＴI はトグルフリップ
フロップの出力から直接入手可能である。読出方向制御
信号ＴQ はトグルフリップフロップの出力に結合された
インバータを介して引き出され得る。
【００７２】符号制御信号はそのクロックがｂ（ｎ）
ＸＯＲ ｂ（ｎ＋１）によって抑止された状態で、トグ
ルフリップフロップを使用することによって発生され得
る。２つのかかる回路は、しかしながら、Ｉ信号に対し
て１つおよびＱ信号に対して１つ必要とされるであろ
う。これは余弦に対して符号変化は１つのビット期間分
正弦のそれより前であるので必要とされる。
【００７３】前述からわかるように、この発明は象限カ
ウンタなしに実現化され得る。しかしながら、双方の実
施例はほぼ同一の複雑さを有するであろう。
【００７４】線形位相フィルタはこの発明の好ましい実
施例に従って役立つように使用される重要な特性を有
し、ＩおよびＱ基底帯域アナログ変調波形が４つの記憶
された波形セグメントのみから合成されることを許容す
る。１つのかかる特性は、線形位相フィルタのインパル
ス応答ｈ（ｔ）がその中心点を中心に対称的であるとい
うことである。言い換えれば、もしインパルス応答がそ
の点でインパルス応答が最大である遅延ｔ０を有すれ
ば、インパルス応答はｔ０＋ｔおよびｔ０−ｔで等しい
であろう。図８に例示されるように、線形位相フィルタ
のステップ応答ａ（ｔ）もまた対称を所有する。もしス
テップ応答の最初および最後の値がそれぞれ０およびＡ
であれば、かつもしｔ０がステップ応答がＡ／２に等し
い時間であれば、ａ（ｔ０＋ｔ）＝Ａ−ａ（ｔ０−ｔ）
である。
【００７５】もしフィルタが２ビット期間（２Ｔ）より
少ない間に０からＡになるステップ応答を有すれば、幅
Ｔを有するパルスへの応答は３ビット期間（３Ｔ）より
少ない間続くであろうし、かつステップ応答の対称性の
ために、それは２つの内部ビット境界０およびＴ（フィ
ルタ遅延時間に対して調整される）でＡ／２に等しいで
あろう。これは図９に例示される。これはｇ（ｔ）、つ
まりｐ（ｔ）へのフィルタリングされた応答、が常にビ
ット境界で０、Ａ／２またはＡを通過することを保証す
るであろう。
【００７６】これら２組の３つの値の間に、８つの可能
性のある周波数軌道がある。図１０は８つの可能性のあ
る軌道を例示する、当該技術分野で周知の型の目型図を
例示する。これらの軌道はｇi （ｔ）、ｉ＝０、
１、．．．、７、と示され、ここでｉは軌道を規定する
ビットトリプレットの数の均等物に対応する。たとえ
ば、ｇ 5 （ｔ）は軌道１０１に対応する。２つの軌道、
１１１および０００は何も変化がないことに対応する。
２つの他の軌道、０１０および１０１は幅Ｔのパルスへ
の応答に対応し、かつ残りの４つ軌道は任意のパルスま
たはステップへの応答の一部である。変調された信号の
瞬時周波数ｆ（ｔ）はフィルタ応答ｇ（ｔ）に比例しな
ければならないので、ｆi （ｔ）と示され、ｉ＝０、
１、．．．、７であり得る１組の８つの「周波数軌道」
が存在し、それはｉが周波数軌道を規定するビットトリ
プレットの数の均等物に対応する状態で同一の態様で番
号を付けられ得る。８つの周波数軌道はそれらを変調周
波数（ｆm ）にスケーリングすることによって対応する
８つの軌道ｇi （ｔ）から入手され得る。図１０からわ
かるように、フィルタ応答ｇ（ｔ）は＋および−１に正
常化される。
【００７７】線形位相フィルタの他の重要な特性は、周
波数軌道の異なった部分の面積に関連する。位相は周波
数の積分であるので、図１０の目型図で所与の周波数軌
道下の面積（適切な符号を有する）は１つのビット間隔
の間の位相変化を表わす。
【００７８】再び図９を参照して、′１′、′２′、′
３′、および′４′と示されたカーブの各々に対する０
とＴとの間のフィルタステップ応答について以下のこと
が言われ、カーブ′１′はユニットステップｕ（ｔ）、
＝ａ（ｔ）＋ｔ０）（フィルタ遅延ｔ０に対して調整さ
れる）への応答であり、カーブ′２′はパルス応答＝ａ
（ｔ＋ｔ０）−ａ（ｔ＋ｔ０−Ｔ）であり、カーブ′
３′はＡ（定数）であり、さらにカーブ′４′はｕ（−
ｔ＋Ｔ）＝ａ（−ｔ＋Ｔ＋ｔ０）＝ａ（［Ｔ−ｔ］＋ｔ
０）＝Ａ−ａ（ｔ０＋［ｔ−Ｔ］）（対称による）への
応答である。
【００７９】′３′と′４′との間のおよび′１′と′
２′との間の差は′３′−′４′＝ａ（ｔ０＋［ｔ−
Ｔ］）、および′１′−′２′＝ａ（ｔ＋ｔ０−Ｔ）＝
ａ（ｔ０＋［ｔ−Ｔ］）である。
【００８０】もしΦ１によって′１′下の面積を示し、
Φ２によって′２′下の面積を示し、かつ′３′下の面
積をπ／２であることを思い出せば、Φ１−Φ２＝π／
２−Φ１であることが示された。Φ１−Φ２は図１１に
例示され、かつπ／２−Φ１は前述のより明らかな理解
を与えるために図１２に例示される。
【００８１】ビットパターンが変化する場合の位相のふ
るまいを調べることはここで可能である。もし３つの連
続するビットｂ（ｎ−１）、ｂ（ｎ）およびｂ（ｎ＋
１）を考えれば、これらのビットは図１０の周波数軌道
ｆｉ（ｔ）のうちの１つを特定する。位相Φ（ｔ）はｆ
（ｔ）の積分であり、かつまたビット間隔Ｔ内で８つの
可能性のある位相軌道Φi （ｔ）、ｉ＝０、
１、．．．、７に追従することが可能であり、それらは
ｆi （ｔ）の積分である。以下のように書くことができ
る。
【００８２】 ｎＴ＜＝ｔ＜＝（ｎ＋１）Ｔに対してΦ（ｔ）＝Φ（ｎＴ）＋∫ｆi （ｔ）＝ Φi （ｔ） 下付きの「ｉ」は位相経路の形状が周波数軌道ｆ
i （ｔ）に依存するという事実を強調する。初期条件Φ
（ｎＴ）はシフトのみを表わす。
【００８３】異なった可能性のある初期条件、Φ（ｎ
Ｔ）のために、これらの軌道は異なった定数量だけ変位
されるであろう。可能性のある初期条件は１ビット間隔
の間の可能性のある位相変化によって決定され、この変
化は周波数軌道曲線下の面積であり、かつ＋／−π／
２、＋／−Φ１および＋／−Φ２に制限される（対称性
のために、２対の曲線は同一の位相変化を生み出す）。
連続する位相変化はデータが変化することができる方法
によって制限される。たとえば、π／２の連続増分は直
列の１に対して可能であり、それは直列の（１１１）経
路を生み出すが、たとえばΦ２の連続増分は可能ではな
い、なぜなら０１０経路は１００または１０１が後に続
かなければならないからである。
【００８４】図１３は可能性のある軌道、およびそれら
に関連する位相変化を示すツリー図を含む。円は周波数
軌道に関連するビットトリプレットを表わす。トリプレ
ットにつながる矢印上の値は、ビット間隔が対応する周
波数軌道に沿って横断される場合の位相変化を表わす。
ツリーはトリプレットが図の他の場所で説明された場合
ストップする。たとえば、位相に対して０の初期値で出
発して、−π／２の位相変化を得るように（０００）で
出発してもよい。そこから再び（０００）かまたは（０
０１）のいずれかをとることが可能であり、それは−π
または−π／２−Φ１の最終位相を与える。ビット境界
で可能性のある位相値は数が有限である。それらはΦ
（ｎＴ）＝０、＋／−π、（＋／−π／２ ＋／−Φ
１）であり、ｎ＝偶数であり、さらにΦ（ｎＴ）＝＋／
−π／２、＋／−Φ１、＋／−（π−Φ１）であり、ｎ
＝奇数である。
【００８５】図１４は２つのビット間隔ごとに間に合っ
てそれをマッピングして０に戻し、かつその値を間隔
（−π、π）に戻す位相の目型図を示し、それは正弦お
よび余弦が期間２πを伴って周期的であるので実行され
得る。位相軌道は上に示されたように番号が付けられ
る。
【００８６】経路０、２、５および７はビット間隔の中
央に関して奇対称を有する、なぜならそれらは同一の点
に関して偶対称である図１０の周波数軌道０ （００
０）、２ （０１０）、５ （１０１）、および７
（１１１）を積分することに対応するからである。全体
の位相目型図は符号反転および／または時間逆転によっ
て、４つの基本経路のみを伴って構成され得ることもま
た注目できる。
【００８７】ＩおよびＱ信号を発生するために、継続的
に変化する位相関数の余弦および正弦が必要とされる。
それは有限の数のセグメントから構成されるので、これ
らのセグメントを正弦および余弦関数に従ってマッピン
グすることが可能であり、かつそれらのマッピングされ
たセグメントを使用してＩおよびＱ波形を合成すること
が可能である。図１５および図１６はかかるマッピング
の結果としてそれぞれＱおよびＩ波形の目型図を示す。
【００８８】所与の位相経路Φi （ｔ）は、図１４から
わかるように、異なった可能性のある初期条件を有する
ために４つの象限のうちの任意の１つに位置することが
可能であるので、そのマッピングされた対応物は一般に
各象限ごとに異なり得る。しかしながら存在する対称は
セグメントの数をわずか４に低減する。
【００８９】数学的に、ｉ＝２、３、６および７に対す
るｓｉｎΦi （ｔ）およびｃｏｓΦ i （ｔ）を計算する
ことが可能であり、たとえばそれらは図１４に例示され
た０とＴとの間、第１の記号間隔の第１の象限のセグメ
ントである。それから第１の記号間隔およびすべての奇
数の番号を付けられた記号間隔のすべての他のセグメン
トは、独立変数（ａｒｇｕｍｅｎｔ）を反転するおよび
／もしくはそれに＋または−πを加えることによって入
手される。すべてのこれらの動作は単に符号変化しか必
要としない。
【００９０】第２の記号間隔（Ｔと２Ｔとの間）、およ
びすべての偶数の番号を付けられた記号間隔のセグメン
トに対して、独立変数は＋／−π／２だけシフトし、か
ついくつかの場合に反転される。これは正弦および余弦
を交換することおよび／または符号を変えることを含
む。４つの基本位相経路の対称は正弦／余弦セグメント
の数を合計４に低減する。ゆえに、ＩおよびＱアナログ
基底帯域変調信号を発生するために、これらの信号は符
号を変え、かつ時間逆転を使用することによって、図３
に例示される波形セグメント１、２、３および４から発
生され得る。
【００９１】前述のように、波形セグメントの各々に対
してＲＯＭ４４に記憶されたサンプルは、長さで１ビッ
ト期間に対応する。しかしながら、もし記憶されたサン
プルが波形セグメントの一部分を表わせば、より少ない
メモリ空間が必要とされるであろう。これは、ガウスフ
ィルタの遮断周波数の値の範囲に対して、波形セグメン
ト１および２の第１の半分ならびに波形セグメント３お
よび４はほぼ同一の経路に従い、かつ波形セグメント１
および４の第２の半分ならびに波形セグメント２および
３はほぼ同一の経路に従うので可能である。６４のサン
プルはＩおよびＱ信号の各々に対する各ビット期間の間
依然として読出されるであろう。たとえば、ビット期間
の間波形セグメント１を読出すために、波形セグメント
１または２の第１の半分の３２のサンプルが読出され、
その後波形セグメント１または４の第２の半分の３２の
サンプルが読出され得る。
【００９２】前に説明されたように、伝送が始まると、
第１のデータビットはｂ（ｎ）としてとられ、かつビッ
トｂ（ｎ−１）はそれに等しくされる。象限カウンタは
もしｂ（ｎ）＝０であれば１、１（象限４）であり、ま
たはもしｂ（ｎ）＝１であれば０、０（象限１）である
ように初期設定される。伝送の直前の変調された信号ｙ
（ｔ）＝Ｉ（ｔ） ｃｏｓ （２πｆc ｔ） − Ｑ
（ｔ） ｓｉｎ （２πｆc ｔ）であるので、ｙ（ｔ）
は０に等しいであろう。しかしながら、伝送のごく初め
は、ｙ（ｔ）は＋１または−１のその最大包絡値に等し
いであろう。これは最大周波数微分が突然発生すること
を引き起こし、ひいては隣接するチャネルへの干渉を引
き起こすという結果を伴ってスペクトルスプラッシュを
作り出す。
【００９３】この問題を回避するために、図２のシステ
ムは入力５０およびアドレス発生器７２に結合されるラ
ンプ制御７３を含む。ランプ制御は、伝送の第１の実ビ
ット期間の前に、変調された信号包絡に０で始まり、徐
々に値＋１に増大するかまたは−１の値に減少すること
を強制するスタートアップビット期間が挿入されること
を引き起こす。同様の問題が伝送の終了で回避され、そ
こで伝送終了ビット期間は伝送終了ビット期間の間に変
調された信号包絡が、＋１から０に徐々に減少するか、
または−１から０に徐々に増大することを強制する最後
の実ビット期間の後、ランプ制御７３によって挿入され
る。これは以下の態様で達成される。
【００９４】入力５０で第１の直列パルスを検知するこ
とに応答して、ランプ制御７３はただちにアドレス発生
器７２がスタートアップビット期間の間Ｉ信号のための
波形セグメント１を読出すためにメモリ部分５８をアド
レス指定することを引き起こし、かつＱ信号のためのメ
モリ部分の任意のものをアドレス指定しないことを引き
起こす。結果として、スタートアップビット期間の間、
Ｑ信号はＯであり、Ｉ信号の絶対的大きさは徐々に０の
値から上昇するであろう。結果として生じる変調された
信号はｙ（ｔ）＝Ｉ（ｔ） ｃｏｓ （２πｆc ｔ）で
あるので、変調された信号包絡はスタートアップビット
期間の間０から徐々に出発してスペクトルスプラッシュ
を回避するであろう。スタートアップ期間の後、それか
ら初期設定されるシステムは、前に述べられたように、
ＩおよびＱ信号を生み出す。
【００９５】伝送の終了で、ランプ制御７３はアドレス
発生器７２がＩ信号に対して逆方向にメモリ部分５８を
アドレス指定することを引き起こし、かつ再びＱ信号に
対して任意のメモリ部分２をアドレス指定しないことを
引き起こし、それを徐々に０にする。結果として、付加
された伝送終了ビット期間の間、Ｑ信号は０であり、Ｉ
信号の絶対的大きさは徐々に０に減少し、かつ変調され
た信号包絡は再びスペクトルスプラッシュを回避するた
めに徐々に０に戻るであろう。これは伝送の偶数の数の
ビットに適用される。
【００９６】変調された信号がバーストで生み出される
応用において、各バーストがたとえば６６ビット期間と
いう時間の有限の予め定められた期間続いている状態
で、ランプ制御７３はシステムクロックに結合されるカ
ウンタを含み得る。６６ビット期間が入力５０での第１
のパルスの受信から経過した後、ランプ制御７３は伝送
終了ビット期間を挿入してスペクトルスプラッシュが生
じることなくバーストを完了する。
【００９７】この発明の特定の実施例を示しかつ説明し
てきたが、変更を行なうことは可能であり、したがって
この発明の真の精神および範囲内にあるすべてのかかる
変化および変更を前掲の特許請求の範囲で網羅すること
が意図される。
【図面の簡単な説明】
【図１】デジタルデータの直列ビットに応答してＩおよ
びＱ基底帯域変調信号を発生するための先行技術の配列
のブロック図である。
【図２】この発明の好ましい実施例に従って構成される
デジタルデータの直列ビットに応答してＩおよびＱ基底
帯域アナログ変調信号を発生するためのシステムのブロ
ック図である。
【図３】この発明に従ってＩおよびＱ基底帯域アナログ
変調信号を発生するために利用可能である４つの波形セ
グメントを例示する１組のカーブである。
【図４】図２のカーブセレクトの詳細な回路図である。
【図５】図２のシステムの読出方向制御の詳細な回路図
である。
【図６】図２のシステムの符号制御の詳細な回路図であ
る。
【図７】図２のシステムの象限カウンタの詳細な回路図
である。
【図８】ユニットステップｕ（ｔ）に応答する線形フィ
ルタのステップ応答ａ（ｔ）を例示する図である。
【図９】２つのビット期間にわたる線形フィルタのステ
ップ応答ａ（ｔ）を示す一連のカーブを例示する図であ
る。
【図１０】デジタルデータの３つの連続して受信された
ビットの８つの異なった組合せに応答して１つのビット
期間の間のローパスフィルタ対時間の出力を例示する目
型図である。
【図１１】一対の周波数軌道の間の位相差を計算する態
様を視覚化する際に利用され得る一連のカーブを示す図
である。
【図１２】図１１に類似し、かつさらなる位相差が計算
され得る態様を例示する図である。
【図１３】３−ビットパターンの変化から生じる可能性
のある位相変位を例示するツリー図である。
【図１４】図１０の目型図から生じる２つのビット期間
にわたる位相変化を例示する目型図である。
【図１５】Ｑ信号に対する２ビット期間にわたる８つの
可能性のある正弦曲線を例示する図である。
【図１６】Ｉ信号に対する２ビット期間にわたる８つの
可能性のある余弦曲線を例示する図である。
【符号の説明】
２０ 配列 ２２ ローパスフィルタ ２４ 積分器 ２６ 乗算器 ２８ 正弦ＲＯＭ ３０ 余弦ＲＯＭ ３２ 第１のデジタル・アナログコンバータ ３４ 第２のデジタル・アナログコンバータ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アラン・エフ・ヘンドリックソン アメリカ合衆国、78757 テキサス州、オ ースティン、カビリア・アベニュ、2710

Claims (69)

    【特許請求の範囲】
  1. 【請求項１】 デジタルデータの直列ビットに応答して
    変調基底帯域アナログ信号を発生するためのシステムで
    あって、 前記デジタルデータの直列ビットを受信するための入力
    手段と、 アドレス指定可能なメモリ場所を含み前記変調基底帯域
    アナログ信号の波形振幅を表わすデータを記憶するため
    のメモリ手段と、 前記デジタルデータの直列ビットに応答して前記メモリ
    場所のうちの選択されたものをアドレス指定するための
    アドレス指定手段と、さらに前記メモリ手段に結合され
    て前記アドレス指定手段によってアドレス指定された前
    記メモリ場所で記憶された前記データを受信するため
    の、かつ前記データを前記変調基底帯域アナログ信号に
    変換するためのデジタル・アナログ変換手段とを含む、
    システム。
  2. 【請求項２】 前記デジタルデータの直列ビットは各ビ
    ットが予め定められたビット期間続いている状態で予め
    定められた速度で前記入力手段で受信され、かつ前記ア
    ドレス指定手段は各前記ビット期間の間前記メモリ場所
    のうちの前記選択されたものをアドレス指定する、請求
    項１に記載のシステム。
  3. 【請求項３】 前記変調基底帯域アナログ信号は有限の
    数の波形セグメントに分割可能であり、各前記波形セグ
    メントは長さで前記ビット期間のうちの１つに対応し、
    前記メモリ手段に記憶された前記データは前記波形セグ
    メントの各々のためのデータを含み、かつ前記アドレス
    指定手段は各前記ビット期間の間前記波形セグメントの
    １つために前記メモリ場所をアドレス指定する、請求項
    ２に記載のシステム。
  4. 【請求項４】 前記メモリ手段は複数個のメモリ部分を
    含み、各前記部分は前記波形セグメントのそれぞれの１
    つを表わすデータを記憶し、かつ前記システムはさらに
    前記アドレス指定手段に結合されて、前記アドレス指定
    手段が各前記ビット期間の間前記デジタルデータの直列
    ビットに応答して、前記メモリ部分の１つのメモリ場所
    をアドレス指定することを引き起こすためのメモリ部分
    選択手段を含む、請求項３に記載のシステム。
  5. 【請求項５】 前記メモリ部分選択手段は前記デジタル
    データの直列ビットの最後の３つのビットに応答する、
    請求項４に記載のシステム。
  6. 【請求項６】 前記入力手段は第１の遅延手段および第
    ２の遅延手段を含み、前記第１および第２の遅延手段は
    直列に結合され、かつ前記デジタルデータの直列ビット
    を１つの前記ビット期間だけ遅延させるように配列さ
    れ、前記第１および第２の遅延手段はまた前記メモリ部
    分選択手段に結合され前記デジタルデータの直列ビット
    の前記最後の３つのビットを前記メモリ部分選択手段に
    与える、請求項５に記載のシステム。
  7. 【請求項７】 前記アドレス指定手段が前記ビット期間
    のうちの交互のものの間昇順および降順で前記メモリ場
    所をアドレス指定することを引き起こすための制御手段
    をさらに含む、請求項４に記載のシステム。
  8. 【請求項８】 前記デジタル・アナログ変換手段に結合
    されて、前記デジタル・アナログ変換手段が前記ビット
    期間のうちの選択されたものの間前記波形セグメントを
    符号反転することを引き起こすための制御手段をさらに
    含む、請求項４に記載のシステム。
  9. 【請求項９】 前記メモリ手段はリードオンリメモリを
    含む、請求項１に記載のシステム。
  10. 【請求項１０】 前記入力および前記アドレス指定手段
    に結合されたランプ制御手段をさらに含み、前記ランプ
    制御手段は前記デジタルデータの直列ビットの第１のも
    のに応答して、前記アドレス指定手段が前記メモリ場所
    のうちの予め定められたものをアドレス指定することを
    引き起こして、前記変調基底帯域アナログ信号の絶対的
    大きさが０の値から徐々に増大することを引き起こす、
    請求項１に記載のシステム。
  11. 【請求項１１】 前記ランプ制御手段は前記デジタルデ
    ータの直列ビットの最後の１つに応答して、前記アドレ
    ス指定手段が前記メモリ場所のうちの前記予め定められ
    たものをアドレス指定することを引き起こして、前記変
    調基底帯域アナログ信号の絶対的大きさが０の値から徐
    々に減少することを引き起こす、請求項１０に記載のシ
    ステム。
  12. 【請求項１２】 デジタルデータの直列ビットに応答し
    てＧＭＳＫ変調で使用するためのＩおよびＱ基底帯域ア
    ナログ変調信号を与えるためのシステムであって、前記
    Ｉ基底帯域変調信号はＩ（ｔ）＝ｃｏｓ［２πｆm ∫ｇ
    （ｔ）ｄｔ］によって表わされ、かつ前記Ｑ基底帯域変
    調信号はＱ（ｔ）＝ｓｉｎ［２πｆm∫ｇ（ｔ）ｄｔ］
    によって表わされ、ｆm は変調周波数であり、かつｇ
    （ｔ）は前記デジタルデータの直列ビットのフィルタリ
    ングされたバージョンであり、前記システムは前記デジ
    タルデータの直列ビットを受信するための入力手段と、 アドレス指定可能なメモリ場所を含み、前記ＩおよびＱ
    変調基底帯域アナログ信号の波形振幅を表わすデータを
    記憶するためのメモリ手段と、 前記デジタルデータの直列ビットに応答して前記メモリ
    場所のうちの選択されたものをアドレス指定するための
    アドレス指定手段と、さらに前記メモリ手段に結合され
    て前記アドレス指定手段によってアドレス指定された前
    記メモリ場所で記憶された前記データを受信するため
    の、かつ前記データを前記ＩおよびＱ変調基底帯域アナ
    ログ信号に変換するためのデジタル・アナログ変換手段
    とを含む、システム。
  13. 【請求項１３】 前記デジタルデータの直列ビットは、
    各ビットが予め定められたビット期間続いている状態で
    予め定められた速度で前記入力手段で受信され、かつ前
    記アドレス指定手段は各前記ビット期間の間前記Ｉおよ
    びＱ信号の双方のために前記メモリ場所のうちの前記選
    択されたものをアドレス指定する、請求項１２に記載の
    システム。
  14. 【請求項１４】 前記ＩおよびＱ変調基底帯域アナログ
    信号は有限の数の波形セグメントに分割可能であり、各
    前記波形セグメントは長さで前記ビット期間の１つに対
    応し、前記メモリ手段に記憶された前記データは前記波
    形セグメントの各々のためのデータを含み、かつ前記ア
    ドレス指定手段は各前記ビット期間の間前記Ｉ信号に対
    応する前記波形セグメントのうちの１つのために、かつ
    前記Ｑ信号に対応する前記波形セグメントのうちの１つ
    のために前記メモリ場所をアドレス指定する、請求項１
    ３に記載のシステム。
  15. 【請求項１５】 前記メモリ手段は複数個のメモリ部分
    を含み、各前記メモリ部分は前記波形セグメントのうち
    のそれぞれのものを表わすデータを記憶し、かつ前記シ
    ステムは前記アドレス指定手段が、各前記ビット期間の
    間前記デジタルデータの直列ビットに応答して、前記Ｉ
    信号のための前記メモリ部分のうちの１つの前記メモリ
    場所、および前記Ｑ信号のための前記メモリ部分のうち
    の１つのメモリ場所をアドレス指定することを引き起こ
    すための波形セグメント選択手段をさらに含む、請求項
    １４に記載のシステム。
  16. 【請求項１６】 前記波形セグメント選択手段は前記デ
    ジタルデータの直列ビットの最後の３つのビットに応答
    する、請求項１５に記載のシステム。
  17. 【請求項１７】 前記入力手段は第１の遅延手段および
    第２の遅延手段を含み、前記第１および第２の遅延手段
    は直列に結合されかつ前記デジタルデータの直列ビット
    を１つの前記ビット期間分遅延させるように配列され、
    前記第１および第２の遅延手段はまた前記波形セグメン
    ト選択手段に結合されて前記波形セグメント選択手段に
    前記デジタルデータの直列ビットの前記最後の３つのビ
    ットを与える、請求項１６に記載のシステム。
  18. 【請求項１８】 前記アドレス指定手段に結合されて前
    記アドレス指定手段が前記ビット期間のうちの交互のも
    のの間逆の順序で前記アドレス指定可能なメモリをアド
    レス指定することを引き起こすための読出方向制御手段
    をさらに含む、請求項１５に記載のシステム。
  19. 【請求項１９】 前記読出方向制御手段は前記アドレス
    手段が奇数の番号が付けられたビット期間の間前記Ｉ信
    号に対して、かつ偶数の番号が付けられたビット期間の
    間前記Ｑ信号に対して逆の順序で前記メモリ場所をアド
    レス指定することを引き起こす、請求項１８に記載のシ
    ステム。
  20. 【請求項２０】 前記波形セグメントの極性が前記ビッ
    ト期間のうちの選択されたものの間に反転されることを
    引き起こすための算術符号制御手段をさらに含む、請求
    項１８に記載のシステム。
  21. 【請求項２１】 前記符号制御手段は前記デジタル・ア
    ナログ変換手段に結合されて、前記デジタル・アナログ
    変換手段が前記ビット期間のうちの前記選択されたもの
    の間前記波形セグメントを符号反転することを引き起こ
    す、請求項２０に記載のシステム。
  22. 【請求項２２】 前記メモリ手段はリードオンリメモリ
    を含む、請求項２０に記載のシステム。
  23. 【請求項２３】 前記メモリ手段は４つの前記メモリ部
    分を含む、請求項２０に記載のシステム。
  24. 【請求項２４】 前記入力手段に結合されて各前記ビッ
    ト期間の間前記ＩおよびＱ波形セグメントの象限を決定
    するための象限決定手段をさらに含む、請求項１５に記
    載のシステム。
  25. 【請求項２５】 前記象限決定手段は第１の象限に対し
    て０、０、第２の象限に対して０、１、第３の象限に対
    して１、０および第４の象限に対して１、１を含む各前
    記象限に対して２ビット表示を与えるように配列され
    る、請求項２４に記載のシステム。
  26. 【請求項２６】 前記波形セグメント選択手段は前記デ
    ジタルデータの直列ビットの最後の３つのビットおよび
    前記象限決定手段によって与えられる前記２ビット象限
    表示の最下位ビットに応答する、請求項２５に記載のシ
    ステム。
  27. 【請求項２７】 前記象限決定手段は前記データの直列
    ビットの最後の２つのビットに応答して前記２ビット象
    限表示を与える、請求項２６に記載のシステム。
  28. 【請求項２８】 前記データの直列ビットの前記最後の
    ３つのビットはｂ（ｎ＋１）、ｂ（ｎ）、およびｂ（ｎ
    −１）であり、ビットｂ（ｎ＋１）は前記直列ビットの
    最後に受信されたビットであり、前記２ビット象限表示
    はＱ1 、Ｑ0であり、かつ前記システムは前記アドレス
    指定手段に結合されて、Ｑ0 ＸＯＲｂ（ｎ）が論理１
    に等しい場合、前記Ｉ信号に対して逆の順序で前記メモ
    リ場所をアドレス指定することを引き起こすための、か
    つＱ0 ＸＯＲ ｂ（ｎ）が論理０に等しい場合、前記Ｑ
    信号に対して逆の順序で前記メモリ場所をアドレス指定
    することを引き起こすための読出方向制御手段をさらに
    含む、請求項２５に記載のシステム。
  29. 【請求項２９】 前記デジタル・アナログ変換手段およ
    び前記象限決定手段に結合されて、前記デジタル・アナ
    ログ変換手段がＱ1 が論理１に等しい場合前記Ｑ信号を
    符号反転することを引き起こし、かつＱ0 ＸＯＲ Ｑ
    1 が論理１に等しい場合前記Ｉ信号波形セグメントを符
    号反転することを引き起こすための符号制御手段をさら
    に含む、請求項２８に記載のシステム。
  30. 【請求項３０】 前記象限決定手段は前記ｂ（ｎ）ビッ
    トを受信するための第１の入力、および前記ｂ（ｎ＋
    １）ビットを受信するための第２の入力を有するモジュ
    ロ４、２−ビットカウンタを含む、請求項２９に記載の
    システム。
  31. 【請求項３１】 前記メモリ手段は２５６のメモリ場所
    を含み、各前記メモリ部分は６４のメモリ場所を含み、
    かつ各前記メモリ場所は６のビットのデータを記憶す
    る、請求項１５に記載のシステム。
  32. 【請求項３２】 前記デジタル・アナログ変換手段は前
    記Ｉ信号を与えるための第１のデジタル・アナログコン
    バータ、および前記Ｑ信号を与えるための第２のデジタ
    ル・アナログコンバータを含む、請求項１５に記載のシ
    ステム。
  33. 【請求項３３】 前記アドレス指定手段は前記Ｉおよび
    Ｑ波形セグメントデータのために交互に前記メモリ手段
    をアドレス指定するように配列され、かつ前記システム
    は前記メモリ手段と前記第１および第２のデジタル・ア
    ナログコンバータとの間に結合されて、前記メモリ手段
    が前記Ｉ波形セグメントデータのためにアドレス指定さ
    れている場合前記第１のデジタル・アナログコンバータ
    に、かつ前記メモリ手段が前記Ｑ波形セグメントデータ
    のためにアドレス指定されている場合前記第２のデジタ
    ル・アナログコンバータに前記メモリ手段を選択的に結
    合するためのゲート手段をさらに含む、請求項３２に記
    載のシステム。
  34. 【請求項３４】 前記ゲート手段と前記第１または第
    ２のデジタル・アナログコンバータのうちの１つとの間
    に結合されて、前記ＩおよびＱ信号を整列させるための
    遅延手段をさらに含む、請求項３３に記載のシステム。
  35. 【請求項３５】 前記ゲート手段は前記アドレス指定
    手段に結合され、かつ前記選択的結合のために前記アド
    レス指定手段によって制御される、請求項３３に記載の
    システム。
  36. 【請求項３６】 前記ＩおよびＱ信号をそれぞれ与える
    ための第１および第２の出力、前記第１のデジタル・ア
    ナログコンバータを前記第１の出力に結合するための第
    １のフィルタ手段、および前記第２のデジタル・アナロ
    グコンバータを前記第２の出力に結合するための第２の
    フィルタ手段をさらに含む、請求項３５に記載のシステ
    ム。
  37. 【請求項３７】 前記第１および第２のフィルタ手段は
    各々ローパスフィルタを含む、請求項３６に記載のシス
    テム。
  38. 【請求項３８】 前記入力および前記アドレス指定手段
    に結合されるランプ制御手段をさらに含み、前記ランプ
    制御手段は前記デジタルデータの直列ビットの第１のも
    のに応答して、前記アドレス指定手段が前記メモリ場所
    のうちの予め定められたものをアドレス指定することを
    引き起こして、前記Ｉ変調基底帯域アナログ信号の絶対
    的大きさが０の値から徐々に増大することを引き起こ
    し、かつ前記Ｑ変調基底帯域アナログ信号が０の値を有
    することを引き起こす、請求項１２に記載のシステム。
  39. 【請求項３９】 前記ランプ制御手段は前記デジタルデ
    ータの直列ビットの最後のものに応答して、前記アドレ
    ス指定手段が前記メモリ場所のうちの前記予め定められ
    たものをアドレス指定することを引き起こして、前記Ｉ
    変調基底帯域アナログ信号の絶対的大きさが０の値に徐
    々に減少することを引き起こし、かつ前記Ｑ変調基底帯
    域アナログ信号が０の値を有することを引き起こす、請
    求項３８に記載のシステム。
  40. 【請求項４０】 デジタルデータの直列ビットに応答す
    る変調基底帯域アナログ信号を発生するための方法であ
    って、 アドレス指定可能なメモリ場所を含むメモリを与えるス
    テップと、 前記メモリの前記変調基底帯域アナログ信号の波形振幅
    を表わすデータを記憶するステップと、 前記デジタルデータの直列ビットを受信するステップ
    と、 前記デジタルデータの直列ビットに応答して前記メモリ
    場所のうちの選択されたものをアドレス指定するステッ
    プと、さらに前記アドレス指定されたメモリ場所で記憶
    された前記データをアナログ形式に変換して前記変調基
    底帯域アナログ信号を与えるステップとを含む、方法。
  41. 【請求項４１】 前記デジタルデータの直列ビットは各
    ビットが予め定められたビット期間続いている状態で予
    め定められた速度で受信され、かつ前記アドレス指定す
    るステップは各前記ビット期間の間前記メモリ場所のう
    ちの前記選択されたものをアドレス指定するステップを
    含む、請求項４０に記載の方法。
  42. 【請求項４２】 前記変調基底帯域アナログ信号は有限
    の数の波形セグメントに分割可能であり、各前記波形セ
    グメントは長さで前記ビット期間の１つに対応し、前記
    記憶するステップは前記波形セグメントの各々のために
    データを記憶するステップを含み、かつ前記アドレス指
    定するステップは各前記ビット期間の間前記波形セグメ
    ントのうちの１つのための前記メモリ場所をアドレス指
    定するステップを含む、請求項４１に記載の方法。
  43. 【請求項４３】 前記メモリ手段に複数個のメモリ部分
    を与えるステップ、各前記部分内に前記波形セグメント
    のそれぞれの１つを表わすデータを記憶するステップ、
    さらに各前記ビット期間の間前記デジタルデータの直列
    ビットに応答して前記メモリ部分のうちの選択されたも
    ののメモリ場所をアドレス指定することを引き起こすス
    テップをさらに含む、請求項４２に記載の方法。
  44. 【請求項４４】 前記選択されたメモリ部分は前記デジ
    タルデータの直列ビットの最後に受信された３つのビッ
    トに応答してアドレス指定される、請求項４３に記載の
    方法。
  45. 【請求項４５】 前記アドレス指定するステップは前記
    ビット期間のうちの交互のものの間昇順および降順で前
    記メモリ場所をアドレス指定するステップを含む、請求
    項４３に記載の方法。
  46. 【請求項４６】 前記ビット期間のうちの選択されたも
    のの間前記波形セグメントの符号を反転するステップを
    さらに含む、請求項４３に記載の方法。
  47. 【請求項４７】 前記メモリはリードオンリメモリを含
    む、請求項４２に記載の方法。
  48. 【請求項４８】 前記デジタルデータの直列ビットの第
    １のものを受信するステップと、その直後に前記変調基
    底帯域アナログ信号の絶対的大きさが０の値から徐々に
    上昇することを引き起こすように前記メモリ場所のうち
    の予め定められたものをアドレス指定するステップをさ
    らに含む、請求項４０に記載の方法。
  49. 【請求項４９】 前記デジタルデータの直列ビットの最
    後の１つを受信するステップと、その後前記変調基底帯
    域アナログ信号の絶対的大きさが０の値に徐々に減少す
    ることを引き起こすように前記メモリ場所のうちの前記
    予め定められた１つをアドレス指定するステップをさら
    に含む、請求項４８に記載の方法。
  50. 【請求項５０】 デジタルデータの直列ビットに応答し
    てＧＭＳＫ変調で使用するためのＩおよびＱ基底帯域ア
    ナログ変調信号を与えるための方法であって、前記Ｉ基
    底帯域変調信号はＩ（ｔ）＝ｃｏｓ［２πｆm ∫ｇ
    （ｔ）ｄｔ］によって表わされ、かつ前記Ｑ基底帯域変
    調信号はＱ（ｔ）＝ｓｉｎ［２πｆm ∫ｇ（ｔ）ｄｔ］
    によって表わされ、ｆm は変調周波数であり、かつｇ
    （ｔ）は前記デジタルデータの直列ビットのフィルタリ
    ングされたバージョンであり、前記方法は前記デジタル
    データの直列ビットを受信するステップと、 アドレス指定可能なメモリ場所を含むメモリを与えるス
    テップと、 前記メモリの前記ＩおよびＱ変調基底帯域アナログ信号
    の波形振幅を表わすデータを記憶するステップと、 前記デジタルデータの直列ビットに応答して前記メモリ
    場所のうちの選択されたものをアドレス指定するステッ
    プと、さらに前記アドレス指定されたメモリ場所で記憶
    された前記データをアナログ形式に変換して、前記Ｉお
    よびＱ変調基底帯域アナログ信号を与えるステップとを
    含む、方法。
  51. 【請求項５１】 前記デジタルデータの直列ビットは各
    ビットが予め定められたビット期間続いている状態で予
    め定められた速度で前記入力手段で受信され、かつ前記
    アドレス指定するステップは各前記ビット期間の間前記
    ＩおよびＱ信号双方のために前記メモリ場所のうちの前
    記選択されたものをアドレス指定するステップを含む、
    請求項５０に記載の方法。
  52. 【請求項５２】 前記ＩおよびＱ変調基底帯域アナログ
    信号は有限の数の波形セグメントに分割可能であり、各
    前記波形セグメントは長さで前記ビット期間の１つに対
    応し、前記記憶するステップは前記波形セグメントの各
    々のためのデータを前記メモリに記憶するステップを含
    み、かつ前記アドレス指定するステップは各前記ビット
    期間の間前記Ｉ信号に対応する前記波形セグメントのう
    ちの１つのための、かつ前記Ｑ信号に対応する前記波形
    セグメントのうちの１つのための前記メモリ場所をアド
    レス指定するステップを含む、請求項５１に記載の方
    法。
  53. 【請求項５３】 前記メモリに複数個のメモリ部分を与
    えるステップをさらに含み、各前記メモリ部分は前記波
    形セグメントのそれぞれの１つを表わすデータを記憶
    し、かつ各前記ビット期間の間前記デジタルデータの直
    列ビットに応答して前記Ｉ信号のための前記メモリ部分
    のうちの選択された１つのメモリ場所、および前記Ｑ信
    号のための前記メモリ部分のうちの選択された１つのメ
    モリ場所を前記アドレス指定手段がアドレス指定するこ
    とを引き起こす、請求項５２に記載の方法。
  54. 【請求項５４】 前記選択されたメモリ部分は前記デジ
    タルデータの直列ビットの最後の３つの受信されたビッ
    トに応答してアドレス指定される、請求項５３に記載の
    方法。
  55. 【請求項５５】 前記アドレス指定するステップは前記
    ビット期間のうちの交互のものの間逆の順序で前記アド
    レス指定可能なメモリ場所をアドレス指定するステップ
    を含む、請求項５３に記載の方法。
  56. 【請求項５６】 前記アドレス指定するステップは奇数
    の番号を付けられたビット期間の間前記Ｉ信号のため
    に、かつ偶数の番号を付けられたビット期間の間前記Ｑ
    信号のために逆の順序で前記メモリ場所をアドレス指定
    するステップをさらに含む、請求項５５に記載の方法。
  57. 【請求項５７】 前記ビット期間のうちの選択されたも
    のの間前記波形セグメントの符号を反転するステップを
    さらに含む、請求項５５に記載の方法。
  58. 【請求項５８】 前記反転するステップは前記アドレス
    指定されたデータがアナログ形式に変換されるとき実行
    される、請求項５７に記載の方法。
  59. 【請求項５９】 前記メモリはリードオンリメモリを含
    む、請求項５８に記載の方法。
  60. 【請求項６０】 前記メモリには４つの前記メモリ部分
    が設けられる、請求項５７に記載の方法。
  61. 【請求項６１】 各前記ビット期間の間前記ＩおよびＱ
    波形セグメントの象限を決定するステップをさらに含
    む、請求項５３に記載の方法。
  62. 【請求項６２】 前記決定するステップは第１の象限の
    ために０、０、第２の象限のために０、１、第３の象限
    のために１、０および第４の象限のために１、１を含む
    各前記象限に２ビット表示を与えるステップを含む、請
    求項６１に記載の方法。
  63. 【請求項６３】 前記アドレス指定するステップは前記
    デジタルデータの直列ビットの最後の３つの受信された
    ビット、および前記２ビット象限表示の最下位ビットに
    応答して前記選択されたメモリ部分をアドレス指定する
    ステップを含む、請求項６２に記載の方法。
  64. 【請求項６４】 前記象限表示は前記データの直列ビッ
    トの最後の２つの受信されたビットに応答して与えられ
    る、請求項６３に記載の方法。
  65. 【請求項６５】 前記データの直列ビットの最後の３つ
    の受信されたビットはｂ（ｎ＋１）、ｂ（ｎ）、および
    ｂ（ｎ−１）であり、ビットｂ（ｎ＋１）は前記直列ビ
    ットの最後に受信されたビットであり、前記２ビット象
    限表示はＱ1、Ｑ0 であり、かつ前記アドレス指定する
    ステップはＱ0 ＸＯＲ ｂ（ｎ）が論理１に等しい場
    合前記Ｉ信号のために逆の順序で前記メモリ場所をアド
    レス指定するステップと、Ｑ0 ＸＯＲ ｂ（ｎ）が論
    理０に等しい場合前記Ｑ信号のために逆の順序で前記メ
    モリ場所をアドレス指定するステップとを含む、請求項
    ６２に記載の方法。
  66. 【請求項６６】 Ｑ1 が論理１に等しい場合前記Ｑ信号
    波形セグメントの符号を反転するステップと、Ｑ0 Ｘ
    ＯＲ Ｑ1 が論理１に等しい場合前記Ｉ信号波形セグメ
    ントの符号を反転するステップとをさらに含む、請求項
    ６５に記載の方法。
  67. 【請求項６７】 前記アドレス指定するステップは前記
    ＩおよびＱ波形セグメントデータのための前記メモリ手
    段を交互にアドレス指定するステップを含む、請求項６
    ５に記載の方法。
  68. 【請求項６８】 前記デジタルデータの直列ビット最初
    のものを受信するステップと、さらにその直後前記メモ
    リ場所のうちの予め定められたものをアドレス指定し
    て、前記Ｉ変調基底帯域アナログ信号の絶対的大きさが
    ０の値から徐々に上昇することを引き起こし、かつ前記
    Ｑ変調基底帯域アナログ信号が０の値を有することを引
    き起こす、請求項５０に記載の方法。
  69. 【請求項６９】 前記デジタルデータの直列ビットの最
    後のものを受信するステップと、その後前記メモリ場所
    の前記予め定められたものをアドレス指定して、前記Ｉ
    変調基底帯域アナログ信号の絶対的大きさが０の値から
    徐々に減少することを引き起こし、かつ前記Ｑ変調基底
    帯域アナログ信号が０の値を有することを引き起こすス
    テップをさらに含む、請求項６８に記載の方法。
JP4233788A 1991-09-04 1992-09-01 デジタルデータの直列ビットに応答して変調基底帯域アナログ信号を発生するためのシステム Withdrawn JPH05236033A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US754644 1985-07-12
US07/754,644 US5237324A (en) 1991-09-04 1991-09-04 System and method for producing baseband analog modulation signals

Publications (1)

Publication Number Publication Date
JPH05236033A true JPH05236033A (ja) 1993-09-10

Family

ID=25035709

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4233788A Withdrawn JPH05236033A (ja) 1991-09-04 1992-09-01 デジタルデータの直列ビットに応答して変調基底帯域アナログ信号を発生するためのシステム

Country Status (5)

Country Link
US (1) US5237324A (ja)
EP (1) EP0531100B1 (ja)
JP (1) JPH05236033A (ja)
AT (1) ATE176973T1 (ja)
DE (1) DE69228456T2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4825229A (en) * 1986-03-20 1989-04-25 Tokyo Electric Company, Ltd. Method and apparatus for ink jet printing
WO1998049812A1 (fr) * 1997-04-25 1998-11-05 Hitachi, Ltd. Circuit de modulation et terminal radio

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5825820A (en) * 1993-06-25 1998-10-20 Matsushita Electric Industrial Co., Ltd. Waveform shaping method and equipment
US5764693A (en) * 1994-11-14 1998-06-09 Research In Motion Limited Wireless radio modem with minimal inter-device RF interference
US5619531A (en) * 1994-11-14 1997-04-08 Research In Motion Limited Wireless radio modem with minimal interdevice RF interference
US5644311A (en) * 1995-07-07 1997-07-01 Novatel Communications, Ltd. Pulse width modulation pulse shaper
SG79172A1 (en) * 1995-10-28 2001-03-20 Inst Of Microelectronics Method and system for generating arbitrary analog waveforms
US6487242B1 (en) * 1996-03-08 2002-11-26 Vlsi Technology, Inc. Method and apparatus for VCO modulation in a communication system
US5864585A (en) * 1996-10-07 1999-01-26 Erisman; David Cosine segment communications system
US6320914B1 (en) * 1996-12-18 2001-11-20 Ericsson Inc. Spectrally efficient modulation using overlapped GMSK
US6282236B1 (en) * 1997-04-03 2001-08-28 Lucent Technologies, Inc. Modem designs, and systems using the modem designs for communicating information between a number of remote locations and one or more central locations
US6035434A (en) * 1997-06-12 2000-03-07 Advanced Micro Devices, Inc. System and method for bit interleaving of half-rate speech data
US5945885A (en) * 1998-03-05 1999-08-31 Hewlett-Packard Company Digital baseband modulator adaptable to different modulation types
GB2335122A (en) * 1998-03-05 1999-09-08 Motorola Gmbh Transmitter adapted to reduce adjacent channel interference
TW418582B (en) * 1998-12-05 2001-01-11 Real Time Engineering Pte Ltd Data coding
US7542520B1 (en) * 1999-12-02 2009-06-02 Qualcomm Incorporated Apparatus and method for implementing a low complexity digital modulator
GB0010284D0 (en) * 2000-04-27 2000-06-14 Ifr Limited Signal generating methods and apparatus
GB2368244A (en) * 2000-10-10 2002-04-24 Seiko Epson Corp Signal processor with look-up table for modulating data

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2098528A5 (ja) * 1970-07-17 1972-03-10 Lannionnais Electronique
US3772681A (en) * 1970-10-14 1973-11-13 Post Office Frequency synthesiser
US3744050A (en) * 1970-11-23 1973-07-03 Lear Siegler Inc Apparatus for providing an analog output in response to a digital input
US3794995A (en) * 1972-08-02 1974-02-26 Raytheon Co Modulation signal generator and apparatus using such generator
US4039806A (en) * 1975-10-01 1977-08-02 Chevron Research Company Synthesizer for testing elements of a geophysical data acquisition system
US4160245A (en) * 1977-03-28 1979-07-03 Sperry Rand Corporation Apparatus for converting digital angular data into analog sine and cosine components
NL8402318A (nl) * 1984-07-23 1986-02-17 Philips Nv Inrichting voor het genereren van een hoekgemoduleerd draaggolfsignaal van constante amplitude in responsie op datasignalen.
US5121412A (en) * 1989-01-03 1992-06-09 Motorola, Inc. All-digital quadrature modulator
SE463390B (sv) * 1989-03-13 1990-11-12 Ericsson Telefon Ab L M Vaagformsgenerator
US5111202A (en) * 1991-03-28 1992-05-05 Itt Corporation Extended dynamic range quadrature detector with parallel channel arrangement

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4825229A (en) * 1986-03-20 1989-04-25 Tokyo Electric Company, Ltd. Method and apparatus for ink jet printing
WO1998049812A1 (fr) * 1997-04-25 1998-11-05 Hitachi, Ltd. Circuit de modulation et terminal radio

Also Published As

Publication number Publication date
EP0531100A2 (en) 1993-03-10
ATE176973T1 (de) 1999-03-15
EP0531100B1 (en) 1999-02-24
DE69228456D1 (de) 1999-04-01
EP0531100A3 (en) 1993-08-25
DE69228456T2 (de) 1999-10-07
US5237324A (en) 1993-08-17

Similar Documents

Publication Publication Date Title
JPH05236033A (ja) デジタルデータの直列ビットに応答して変調基底帯域アナログ信号を発生するためのシステム
US4613976A (en) Constant envelope offset QPSK modulator
EP0440187B1 (en) Arrangement for converting binary input signal into corresponding in-phase and quadrature phase signals
US6025758A (en) Method and apparatus for performing digital data signal modulation
JP3169714B2 (ja) ディジタル無線変調器
JPH0567101B2 (ja)
US5369378A (en) Digital DQPSK modulator
JPH05508282A (ja) デジタル変調回路
JPS5931267B2 (ja) 差動位相符号化されたデイジタルデ−タの変調器
US4580277A (en) Digital-based phase shift keying modulator
US5942955A (en) Quasi-GMSK modulator
US4617535A (en) PSK digital echo modulator with reduced memory capacity required
US5838208A (en) Modulation of transmission data signal in sychronous with transmission clock signal
EP0620667A1 (en) Pi/4 shift QPSK modulator
JPS62169554A (ja) 直交変調器の象限管理回路
JP3192803B2 (ja) ディジタル変調器
JP2905503B2 (ja) ディジタル式クロック発生装置
JPH0685535B2 (ja) ４相位相変調符号化装置
US20050157816A1 (en) Circuit and method for binary modulation
KR940004196B1 (ko) Gmsk디지틀 변조장치 및 방법
KR100487354B1 (ko) 디지털 엠에스케이 변조방법과 그 장치 및 이를 이용한 변조 시스템
KR0154087B1 (ko) Cpm 신호 생성 장치
JP3398989B2 (ja) Ｐｓｋ変調装置
SU1504809A1 (ru) Устройство для формирования ра· диосигнала, манипулированного минимальным сдвигом частоты
JP2002190839A (ja) Ｇｆｓｋ直交変調器と変調方法

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19991102